專利名稱：集成電路存儲(chǔ)器器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路器件和它的制造方法，尤其是涉及一種 集成電路存儲(chǔ)器器件和它的制造方法。
背景技術(shù)：
集成電路存儲(chǔ)器器件廣泛地用于許多消耗裝置、工業(yè)和其它應(yīng)用 中。如本領(lǐng)域的技術(shù)人員所公知的，集成電路存儲(chǔ)器器件通常包含一 個(gè)或多個(gè)大的存儲(chǔ)器單元陣列，所述一個(gè)或多個(gè)大的存儲(chǔ)器單元陣列 通常以行和列布置。隨著集成電路存儲(chǔ)器器件的集成密度不斷增加， 相鄰行和/或列會(huì)更緊密地?cái)D在一起。由于它們之間的各種不希望的耦 合，所以這樣擠在一起會(huì)在相鄰存儲(chǔ)器單元當(dāng)中產(chǎn)生干擾。

發(fā)明內(nèi)容
本發(fā)明的一些實(shí)施例提供了集成電路存儲(chǔ)器器件，該集成電路存 儲(chǔ)器器件包括集成電路襯底和遠(yuǎn)離襯底延伸的多個(gè)半導(dǎo)體基架。該半 導(dǎo)體基架具有遠(yuǎn)離襯底的半導(dǎo)體頂部。至少兩個(gè)相鄰半導(dǎo)體基架具有 不同高度，以便使所述至少兩個(gè)相鄰半導(dǎo)體基架的半導(dǎo)體頂部遠(yuǎn)離襯 底不同距離。在具有不同高度的至少兩個(gè)相鄰半導(dǎo)體基架中的每一個(gè) 上提供相應(yīng)的存儲(chǔ)器單元。雖然該集成電路存儲(chǔ)器器件具有高集成密 度，但是通過在具有不同高度的半導(dǎo)體基架上提供相鄰存儲(chǔ)器單元，
也能夠減小它們之間的耦合。
在一些實(shí)施例中，多個(gè)半導(dǎo)體基架包括遠(yuǎn)離襯底延伸的半導(dǎo)體基 架的第一和第二交織陣列。半導(dǎo)體基架具有遠(yuǎn)離襯底的半導(dǎo)體頂部。 第一陣列具有第一高度而第二陣列具有不同于第一高度的第二高度。
而且，在一些實(shí)施例中，存儲(chǔ)器單元包括NAND存儲(chǔ)器單元。在 一些實(shí)施例中，NAND存儲(chǔ)器單元包括其中的浮置柵極，且不同高度 是充分不同的以便使至少一個(gè)浮置柵極的底部比至少一個(gè)浮置柵極的 頂部更遠(yuǎn)離襯底。
同樣，在一些實(shí)施例中，多個(gè)基架限定了在它們之間的多個(gè)溝槽， 且在多個(gè)溝槽中提供隔離層。在一些實(shí)施例中，至少三個(gè)相鄰半導(dǎo)體 基架之間的隔離層遠(yuǎn)離襯底延伸相同距離。
根據(jù)本發(fā)明的各種實(shí)施例的NAND閃速存儲(chǔ)器器件包括多個(gè)交替 的奇數(shù)和偶數(shù)位線和閃速存儲(chǔ)器單元的多個(gè)奇數(shù)和偶數(shù)串，相應(yīng)的奇 數(shù)和偶數(shù)串串聯(lián)連接到相應(yīng)的奇數(shù)和偶數(shù)位線。還提供了多個(gè)交替的 奇數(shù)和偶數(shù)半導(dǎo)體基架。閃速存儲(chǔ)器單元的相應(yīng)的奇數(shù)串在相應(yīng)的奇 數(shù)半導(dǎo)體基架上且閃速存儲(chǔ)器單元的相應(yīng)的偶數(shù)串在相應(yīng)的偶數(shù)半導(dǎo) 體基架上。多個(gè)奇數(shù)半導(dǎo)體基架相比于多個(gè)偶數(shù)半導(dǎo)體基架而具有不 同高度。
在一些實(shí)施例中，閃速存儲(chǔ)器單元是浮置柵極NAND閃速存儲(chǔ)器 單元，該浮置柵極NAND閃速存儲(chǔ)器單元包括半導(dǎo)體基架上的隧道層、 該隧道層上的浮置柵極、該浮置柵極上的電介質(zhì)層和該電介質(zhì)層上的 控制柵極。在一些實(shí)施例中，電介質(zhì)層沿著浮置柵極的頂部延伸但不 沿著它的側(cè)壁延伸。在其它實(shí)施例中，電介質(zhì)層沿著浮置柵極的頂部 延伸且進(jìn)一步沿著它的側(cè)壁延伸。而且，在一些實(shí)施例中，不同高度 是充分不同的以便使奇數(shù)串中的浮置柵極的底部比偶數(shù)串中的浮置柵 極的頂部更遠(yuǎn)離襯底。而且，在一些實(shí)施例中，電介質(zhì)層可包括氧 化硅；氮化硅；氧化鋁；氧化鉿；其它高介電常數(shù)材料；氧化硅、氮 化硅和氧化硅的疊層；氧化硅、氧化鋁和氧化硅的疊層；氧化硅、氧 化鉿和氮化硅的疊層；和/或氧化硅、介電常數(shù)材料和氧化硅的疊層。
在其它實(shí)施例中，閃速存儲(chǔ)器單元是電荷俘獲型NAND閃速存儲(chǔ) 器單元，該電荷俘獲型NAND閃速存儲(chǔ)器單元包括半導(dǎo)體基架上的隧 道層、該隧道層上的電荷俘獲層、該電荷俘獲層上的電介質(zhì)層和該電 介質(zhì)層上的柵極。在一些實(shí)施例中，電介質(zhì)層沿著電荷俘獲層的頂部 延伸但不沿著它的側(cè)壁延伸。然而在其它實(shí)施例中，電介質(zhì)層沿著電 荷俘獲層的頂部延伸且進(jìn)一步沿著它的側(cè)壁延伸。而且，在一些實(shí)施 例中，不同高度是充分不同的以便使奇數(shù)串中的電荷俘獲層的底部比 偶數(shù)串中的電荷俘獲層的頂部更遠(yuǎn)離襯底。電介質(zhì)層可包括上述材料 中的一種或多種。
可將本發(fā)明的任一和所有實(shí)施例與被配置為將信息寫入到存儲(chǔ)器 器件中和從存儲(chǔ)器器件中讀出信息的主機(jī)設(shè)備結(jié)合。該主機(jī)設(shè)備可包 括存儲(chǔ)器控制器、微處理器、相機(jī)、無線終端、便攜式媒體播放器、 臺(tái)式計(jì)算機(jī)、筆記本式計(jì)算機(jī)和/或運(yùn)輸工具導(dǎo)航系統(tǒng)。而且，可使用 NOR閃速存儲(chǔ)器單元和/或其它類型的存儲(chǔ)器單元。
根據(jù)本發(fā)明的各種實(shí)施例，通過形成遠(yuǎn)離集成電路襯底延伸的多 個(gè)半導(dǎo)體基架，可制造集成電路存儲(chǔ)器器件，半導(dǎo)體基架具有遠(yuǎn)離襯 底的半導(dǎo)體頂部。至少兩個(gè)相鄰半導(dǎo)體基架具有不同高度，以便使至 少兩個(gè)相鄰半導(dǎo)體基架的半導(dǎo)體頂部遠(yuǎn)離襯底不同距離。在具有不同 高度的至少兩個(gè)相鄰半導(dǎo)體基架中的每一個(gè)上形成相應(yīng)的存儲(chǔ)器單 元。
在一些實(shí)施例中，通過在集成電路襯底中形成間隔開的前體基架， 掩蔽集成電路襯底的、在前體基架之間的部分以暴露前體基架和掩蔽
部分之間的集成電路襯底，并蝕刻前體基架和掩蔽部分之間的集成電 路襯底以限定多個(gè)半導(dǎo)體基架，來制造半導(dǎo)體基架。在一些實(shí)施例中， 在半導(dǎo)體基架之間形成隔離層。
在其它實(shí)施例中，通過在集成電路襯底中形成間隔開的前體基架， 在該間隔開的前體基架上和在它們之間的集成電路襯底上形成共形 層，并且在共形層的、在間隔開的前體基架之間的集成電路襯底上的 一部分上形成掩蔽層，來制造半導(dǎo)體基架。移除前體基架和掩蔽層之 間的共形層以暴露集成電路襯底。然后蝕刻暴露在前體基架和掩蔽層 之間的集成電路襯底，以限定多個(gè)半導(dǎo)體基架。在半導(dǎo)體基架之間可 形成隔離層。
在一些實(shí)施例中，可通過在半導(dǎo)體基架上形成隧道層、在該隧道 層上形成浮置柵極、在該浮置柵極上形成電介質(zhì)層和在該電介質(zhì)層上 形成控制柵極來制造存儲(chǔ)器單元本身，以由此形成浮置柵極閃速存儲(chǔ) 器器件。電介質(zhì)層可沿著浮置柵極的頂部但不沿著它的側(cè)壁形成，或 者可進(jìn)一步沿著它的側(cè)壁延伸。該電介質(zhì)層可包括上述的任一種材料。
在本發(fā)明的其它實(shí)施例中，可通過在半導(dǎo)體基架上形成隧道層、 在該隧道層上形成電荷俘獲層、在該電荷俘獲層上形成電介質(zhì)層和在 該電介質(zhì)層上形成柵極來制造相應(yīng)的存儲(chǔ)器單元，以由此形成電荷俘 獲閃速存儲(chǔ)器器件。電介質(zhì)層可沿著電荷俘獲層的頂部形成，但不沿 著它的側(cè)壁延伸，或者還可沿著它的側(cè)壁延伸。該電介質(zhì)層可包括上 述的任一種材料。
本發(fā)明的其它實(shí)施例提供了減小集成電路襯底上的存儲(chǔ)器單元的 相鄰行當(dāng)中的耦合(例如，電容耦合)的方法。這些方法包括在遠(yuǎn)離 集成電路襯底延伸不同距離的相鄰半導(dǎo)體基架上形成存儲(chǔ)器單元的相 鄰行。在一些實(shí)施例中，在相鄰的間隔開的半導(dǎo)體基架上形成存儲(chǔ)器 單元的相鄰行，該相鄰的間隔開的半導(dǎo)體基架具有遠(yuǎn)離集成電路襯底
延伸不同距離的頂部。在遠(yuǎn)離集成電路襯底延伸不同距離的半導(dǎo)體基 架之間還可形成隔離層。在一些實(shí)施例中，在至少三個(gè)相鄰半導(dǎo)體基 架之間隔離層遠(yuǎn)離集成電路襯底延伸相同距離。而且，在一些實(shí)施例
中，存儲(chǔ)器單元是NAND閃速存儲(chǔ)器單元。


圖1A是根據(jù)本發(fā)明的各種實(shí)施例的集成電路存儲(chǔ)器器件的截面圖。
圖1B是根據(jù)本發(fā)明的實(shí)施例的、圖1A的實(shí)施例在其中間制造步 驟期間的截面圖。
圖2-4是圖1B的實(shí)施例在根據(jù)本發(fā)明的各種實(shí)施例的其中間制造 步驟期間的截面圖。
圖5是根據(jù)本發(fā)明的各種實(shí)施例的浮置柵極NAND閃速存儲(chǔ)器器
件的截面圖。
圖6是根據(jù)本發(fā)明的各種實(shí)施例的NAND閃速存儲(chǔ)器器件的電路圖。
圖7-20是根據(jù)本發(fā)明的各種實(shí)施例的制造集成電路存儲(chǔ)器器件的 方法和根據(jù)本發(fā)明不同實(shí)施例的、如此制造的器件的截面圖。
圖21是根據(jù)本發(fā)明的實(shí)施例的電荷俘獲閃速存儲(chǔ)器器件的截面圖。
圖22-24是根據(jù)本發(fā)明的各種實(shí)施例的、根據(jù)圖21的實(shí)施例的電 荷俘獲閃速存儲(chǔ)器器件在中間制造步驟期間的截面圖。
圖25是包含存儲(chǔ)器單元陣列的NAND閃速存儲(chǔ)器器件的總框圖。
圖26圖示了根據(jù)本發(fā)明的各種實(shí)施例的、與控制/解碼器電路相 結(jié)合的NAND單元陣列。
圖27-36圖示了根據(jù)本發(fā)明的各種實(shí)施例的、與各種主機(jī)設(shè)備相 結(jié)合的存儲(chǔ)器器件。
具體實(shí)施例方式
下文中，參考示出了本發(fā)明的實(shí)施例的附圖更全面地描述了本發(fā)
明。然而，本發(fā)明可以以許多不同的形式具體化，且不應(yīng)解釋為限于 在此闡述的實(shí)施例。更確切地說，提供這些實(shí)施例是為了使本公開詳 盡而完整，并向本領(lǐng)域的技術(shù)人員完全傳達(dá)本發(fā)明的范圍。在附圖中， 為了清楚可夸大層和區(qū)域的尺寸和相對(duì)尺寸。
應(yīng)理解，當(dāng)把元件或?qū)颖恢赋鰹?在另一元件或?qū)由?、"連接到" 或"耦合到"另一元件或?qū)?和其變體)時(shí)，它可以直接在另一元件或?qū)?上、連接或耦合到另一元件或?qū)踊蛘呖纱嬖诮橛谄溟g的元件或?qū)?。?反，當(dāng)把元件稱為"直接在另一元件或?qū)由?、"直接連接到"或"直接耦 合到"另一元件或?qū)?和其變體)時(shí)，不存在介于其間的元件或?qū)?。?始至終相同的附圖標(biāo)記表示相同的元件。如在此使用的，術(shù)語"和/或" 包括列出的相關(guān)術(shù)語中的一個(gè)或多個(gè)的任一組合和所有組合。
應(yīng)理解，雖然在此可使用術(shù)語第一、第二、奇數(shù)、偶數(shù)等來描述 各種元件、部件、區(qū)域、層和/或部分，但這些元件、部件、區(qū)域、層 和/或部分不應(yīng)被這些術(shù)語限制。這些術(shù)語僅用于使一個(gè)元件、部件、 區(qū)域、層或部分與另一區(qū)域、層或部分區(qū)分開。因此，在不偏離本發(fā) 明的教導(dǎo)的前提下，可將下面描述的第一或奇數(shù)元件、部件、區(qū)域、 層或部分稱為第二或偶數(shù)元件、部件、區(qū)域、層或部分。
為便于描述在此可使用空間相對(duì)術(shù)語，例如"在……之下"、 "在……下面"、"下部的"、"在 上方"、"上部的"、"頂部的"、"底部
的"等，來描述圖中示例的一個(gè)元件或特征與另一 (些)元件或特征的
關(guān)系。應(yīng)理解，空間相對(duì)術(shù)語意圖包括除圖中所描繪的方位以外的、 器件在使用或操作中的各種方位。例如，如果圖中的器件翻轉(zhuǎn)，則描 述為"在其它元件或特征下面"或"在其它元件或特征之下"的元件隨后 將會(huì)定位為"在其它元件或特征上方"。因此，示例性術(shù)語"在……下面" 可包括上方和下面兩個(gè)方位?？捎闷渌绞蕉ㄎ黄骷?旋轉(zhuǎn)90度或處 于其它方位)并且相應(yīng)地闡明在此使用的空間相對(duì)描述符。還應(yīng)理解， 如在此使用的，術(shù)語"行"或"水平的"和"列"或"垂直的"表示能相互正交
的兩個(gè)相對(duì)的非平行方向。然而，這些術(shù)語也意圖包括各種方位。
在此使用的術(shù)語學(xué)目的僅在于描述特定實(shí)施例而不意圖限制本發(fā) 明。如在此使用的，單數(shù)形式"一"或"該"意圖也包括復(fù)數(shù)形式，除非 上下文清楚地用其它方式表示。還應(yīng)理解，術(shù)語"包含"、"包括"和它的 變體，當(dāng)在該說明書中使用時(shí)，列舉存在的所述特征、整體、步驟、 操作、元件和/或部件，但不排除存在或添加一個(gè)或多個(gè)其它特征、整 體、步驟、操作、元件、部件和/或它們的組。
參考本發(fā)明的理想實(shí)施例(和中間結(jié)構(gòu))的示意圖的截面圖，在 此描述本發(fā)明的例證實(shí)施例。同樣地，由于例如作為制造技術(shù)和/或偏 差，所以將要期望圖示的形狀的變化。因此，本發(fā)明的例證實(shí)施例將 不解釋為限于在此圖示的區(qū)域的特定形狀，而是包括由例如制造導(dǎo)致
的形狀的偏差。例如，示出為矩形的注入?yún)^(qū)一般將具有圓形的或彎曲 的特征和/或其邊緣上的注入濃度不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元變 化。同樣地，通過注入形成的掩埋區(qū)會(huì)產(chǎn)生掩埋區(qū)和表面之間的區(qū)域 中的一些注入，經(jīng)由該表面發(fā)生注入。因此，圖中圖示的區(qū)域?qū)嶋H上 是示意性的，并且它們的形狀并非意示器件的區(qū)域的實(shí)際形狀且 并非意圖限制本發(fā)明的范圍。
除非另外規(guī)定，否則在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語) 具有與本發(fā)明所屬的領(lǐng)域中一個(gè)普通技術(shù)人員通常理解的相同的含
義。還應(yīng)理解，術(shù)語例如通用詞典中所定義的那些術(shù)語將被闡明為具 有與它們?cè)谙嚓P(guān)技術(shù)的上下文中的含義一致的含義，且不被闡明為理 想的或過于正式的意義，除非在這里如此明確地定義。
圖1A是根據(jù)本發(fā)明的各種實(shí)施例的集成電路存儲(chǔ)器器件的截面
圖。如圖1A所示，該集成電路存儲(chǔ)器器件包括集成電路襯底10。多 個(gè)半導(dǎo)體基架10a、 10b從襯底IO延伸出來。至少兩個(gè)相鄰半導(dǎo)體基架 10a、 10b具有不同高度，以便使至少兩個(gè)相鄰的半導(dǎo)體基架10a、 10b
的半導(dǎo)體頂部離開襯底不同的距離。例如，如圖1A所示，半導(dǎo)體基架
10a的頂部比半導(dǎo)體基架10b的頂部從襯底10延伸的更遠(yuǎn)。如在此使 用的，術(shù)語"頂部"指的是離襯底IO最遠(yuǎn)的表面。應(yīng)理解，襯底10可包
括單一元素和/或化合物體半導(dǎo)體襯底，或可包括利用例如絕緣體上半
導(dǎo)體(SOI)技術(shù)或其它技術(shù)的技術(shù)在另一襯底上的一個(gè)或多個(gè)單一與 元素和/或化合物半導(dǎo)體層。在一些實(shí)施例中，半導(dǎo)體基架10a、 10b可 以與襯底上的體半導(dǎo)體襯底或半導(dǎo)體層成一體。
仍參考圖1A，這些實(shí)施例在具有不同高度的至少兩個(gè)相鄰半導(dǎo)體 基架10a、 10b中相應(yīng)上半導(dǎo)體基架還提供了相應(yīng)的存儲(chǔ)器單元30a、 30b。在一些實(shí)施例中，這些存儲(chǔ)器單元30a、 30b可以是閃速存儲(chǔ)器單 元，例如NAND閃速存儲(chǔ)器單元，并可包括將在下面詳細(xì)描述的浮置 柵極NAND存儲(chǔ)器單元和/或電荷俘獲(trap) NAND存儲(chǔ)器單元。然 而，也可使用其它存儲(chǔ)器單元，例如NOR閃速存儲(chǔ)器單元或非閃速存 儲(chǔ)器單元。此外，在一些實(shí)施例中，半導(dǎo)體基架10a、 10b的不同高度 是充分不同的，以便使至少一個(gè)存儲(chǔ)器單元30a的底部比至少一個(gè)存儲(chǔ) 器單元30b的頂部更遠(yuǎn)離襯底10。如在此使用的，"底部"指的是最靠 近于襯底10的表面。
最后，仍參考圖1A，多個(gè)基架可限定它們之間的多個(gè)溝槽并且可 在多個(gè)溝槽中提供隔離層20，例如氧化物隔離層。如圖1所示，在一 些實(shí)施例中，至少三個(gè)相鄰半導(dǎo)體基架之間的隔離層從襯底10延伸相 同的距離。
圖1B是圖1A的實(shí)施例在存儲(chǔ)器單元30a、 30b形成之前的中間 制造期間的截面圖。如圖1B所示，形成不同高度的基架10a、 10b。不 同高度的基架10a、 10b限定了它們之間的溝槽18。隔離層20，例如氧 化物隔離層，可形成在溝槽18中，且在一些實(shí)施中，可填充溝槽18。 與相同高度的基架相比，不同高度的基架能減少相鄰存儲(chǔ)器單元之間 的干擾。
圖2-4是根據(jù)本發(fā)明的各種實(shí)施例、圖IB的實(shí)施例在其中間制造
步驟期間的截面圖?，F(xiàn)在參考圖2，在襯底IO上形成第一掩模圖案12， 且通過蝕刻通過第一掩模圖案12來形成第一凹陷區(qū)14。凹陷14的高 度可對(duì)應(yīng)于第一和第二基架之間的希望的高度差，且在一些實(shí)施例中， 凹陷14的高度可以在約20A和約2000A之間。圖2中形成的基架10c 可被稱為"前體基架(precursor pedestal) "10c。
現(xiàn)在參考圖3，在圖2的凹陷區(qū)14上形成第二掩模圖案16，且分 別利用第一和第二掩模圖案12和16通過蝕刻來形成溝槽18，以形成 具有不同高度的基架10a、 10b。因此，圖3圖示了在前體基架10c之 間的集成電路襯底10的掩蔽部分，以暴露前體基架10c和掩蔽部分16 之間的集成電路襯底，并蝕刻前體基架10c和掩蔽部分18之間的集成 電路襯底，以限定多個(gè)半導(dǎo)體基架10a、 10b。同樣，如圖3所示，在 一些實(shí)施例中，基架10a、 10b的寬度可以是相同的。然而，在其它實(shí) 施例中，可提供不同寬度。
現(xiàn)在參考圖4，例如，利用化學(xué)氣相淀積(CVD)和回蝕刻和/或 化學(xué)機(jī)械拋光(CMP)來形成隔離層，例如氧化物隔離層20。然后移 除第一和第二掩模圖案12和16。
現(xiàn)在參考圖5，在半導(dǎo)體基架10a、 10b的頂部上形成多個(gè)存儲(chǔ)器 單元。在圖5中，通過制造隧道氧化物層來形成多個(gè)浮置柵極NAND 閃速存儲(chǔ)器單元，該隧道氧化物層在第一基架10a上具有第一隧道氧化 物層部分128a并且在第二基架10b上具有第二隧道氧化物部分128b。 然后在隧道氧化物層上形成浮置柵極層，以由此在第一隧道氧化物部 分128a上提供第一浮置柵極層部分140a并且在第二隧道氧化物部分 128b上提供第二浮置柵極層部分140b。然后在浮置柵極部分140a、140b 上形成又稱為層間多晶電介質(zhì)(Inter Poly Dielectric) (IPD)層136 的電介質(zhì)層，并在IPD層136上形成控制柵極138。IPD層136可包括氧化硅；氮化硅和氧化硅；氧化硅、氧化鋁和氧化硅的疊層；氧化硅、 氧化鉿和氧化硅的疊層；和/或氧化硅、高介電常數(shù)材料和氧化硅的疊 層。
在本發(fā)明的一些實(shí)施例中，IPD 136沿著浮置柵極140a、 140b的 頂部延伸，但不沿著它的側(cè)壁延伸。然而，在其它實(shí)施例中(圖5中 未示出)，IPD 136沿著浮置柵極140a、 140b的頂部延伸，且還至少 部分地沿著它的側(cè)壁延伸。而且，如圖5所示，在一些實(shí)施例中，基 架10a、 10b的不同高度是充分不同的，例如，第一浮置柵極140a的底 部比第二浮置柵極140b的頂部更遠(yuǎn)離襯底10。
因此，根據(jù)本發(fā)明的一些實(shí)施例的不同高度的有源結(jié)構(gòu)相比于相 同高度的有源結(jié)構(gòu)而能夠提供在相鄰存儲(chǔ)器單元之間具有更低干擾的 NAND浮置柵極存儲(chǔ)器單元?？稍谙噜徃≈脰艠O之間提供已減小的、 最小的和/或無干擾的電容。
圖6是根據(jù)本發(fā)明的各種實(shí)施例的NAND閃速存儲(chǔ)器器件的電路 圖。如圖6所示，這些NAND閃速存儲(chǔ)器器件分別包含多個(gè)奇數(shù)和偶 數(shù)(即，交替的)位線B/Lo、 B/Le，閃速存儲(chǔ)器單元Ml-Mm的多個(gè) 奇數(shù)和偶數(shù)串，串聯(lián)連接到相應(yīng)的奇數(shù)和偶數(shù)位線B/Lo、 B/Le的相應(yīng) 的奇數(shù)和偶數(shù)串。提供多個(gè)奇數(shù)和偶數(shù)半導(dǎo)體基架10a、 10b。閃速存 儲(chǔ)器單元的相應(yīng)的奇數(shù)串在相應(yīng)的奇數(shù)半導(dǎo)體基架10a上，且閃速存儲(chǔ) 器單元的相應(yīng)的偶數(shù)串在相應(yīng)的偶數(shù)半導(dǎo)體基架10b上，其中奇數(shù)半 導(dǎo)體基架10a具有與偶數(shù)半導(dǎo)體基架10b不同的高度。在一些實(shí)施例中， 提供32個(gè)存儲(chǔ)器單元Mm。而且，在一些實(shí)施例中，每一串也可包括 串選擇晶體管SST和地選擇晶體管GST。還提供了多個(gè)字線 WLl-WLm、串選擇線SSL、地選擇線GSL和公共源極線CSL。
圖7-20是根據(jù)本發(fā)明的其它實(shí)施例的、制造集成電路存儲(chǔ)器器件 的方法和如此制造的器件的截面圖。參考圖7，例如通過氧化襯底100，
在襯底100上形成約200A厚度的襯墊氧化物102。襯底100可包括對(duì) 于先前圖中的襯底10所描述的實(shí)施例中的任一個(gè)。例如利用CVD在 襯墊氧化物102上形成約IOOOA厚度的氮化物層104。然后在氮化物 層104上形成光致抗蝕劑圖案106。
現(xiàn)在參考圖8，通過利用光致抗蝕劑106作為掩模蝕刻氮化物層 104和襯墊(pad)氧化物102來形成硬掩模110，以提供包括已構(gòu)圖的 氮化物層104a和已構(gòu)圖的襯墊氧化物102a的硬掩模110。該構(gòu)圖形成 凹陷區(qū)112，它的深度可限定第一和第二基架高度之間的差。在硬掩模 110之下形成間隔開的前體基架100c時(shí)可觀看到凹陷區(qū)。
現(xiàn)在參考圖9，在第一間隔開的前體基架100c上、在硬掩模110 上和在它們之間的集成電路襯底IOO上形成共形絕緣層114。該絕緣層 114可通過CVD工藝形成。在一些實(shí)施例中，間隙116的寬度可以與 將要形成的第一和第二有源基架的寬度相同。
現(xiàn)在參考圖10，例如利用CVD、回蝕刻和/或CMP工藝，在間隙 116中形成第二絕緣層118。圖10的操作可認(rèn)為是在間隔開的前體基 架100c之間的集成電路襯底上的部分的共形層114上形成掩蔽層118。
現(xiàn)在參考圖ll，然后在前體基架100c和掩蔽層118之間移除共形 層114以暴露集成電路襯底并形成第一溝槽122。如圖12所示對(duì)前體 基架100c和掩蔽層118之間暴露的集成電路襯底進(jìn)一步執(zhí)行蝕刻，以 由此限定第一半導(dǎo)體基架100a和第二半導(dǎo)體基架100b。
現(xiàn)在參考圖13，例如利用未摻雜硅玻璃(USG)的CVD、回蝕刻 和/或CMP工藝，在第二溝槽122中形成隔離層124。然后，如圖14 所示，例如利用濕法蝕刻，移除硬掩模110、共形層的剩余部分114a 和第二掩模118a的剩余部分。如圖14所示，由此在第一和第二半導(dǎo)體 基架100a、 100b上分別形成第一間隙126a和第二間隙126b。現(xiàn)在參考圖15，例如通過執(zhí)行氧化，在第一和第二半導(dǎo)體基架
100a、 100b的頂部上形成約80A的隧道氧化物層128a。參考圖16，然 后例如利用多晶硅的CVD、回蝕刻和/或CMP，在隧道氧化物128上 形成浮置柵極層130?，F(xiàn)在參考圖17，然后執(zhí)行CMP以減小浮置柵極 層的高度，由此分別形成第一和第二浮置柵極層部分130a、 130b。然 后，參考圖18，利用以第二光致抗蝕劑圖案132來掩蔽的蝕刻工藝， 如由130c所示減小第二浮置柵極層部分130b的厚度，以得到與第一浮 置柵極層部分130a相同的厚度。在其它實(shí)施例中，可以提供不同厚度。
在圖19中，移除第二光致抗蝕劑圖案132，然后例如利用CVD， 在浮置柵極130a上形成厚度約為150A的又稱為層間多晶電介質(zhì)(IPD)
層136的電介質(zhì)層。IPD層136可包括氧化硅；氮化硅和氧化硅；氧 化硅、氧化鋁和氧化硅的疊層；氧化硅、氧化鉿和氧化硅的疊層；禾口/ 或氧化硅、高介電常數(shù)材料和氧化硅的疊層。最后，參考圖20，利用 例如多晶硅和/或金屬的CVD來形成控制柵極138。因此，可制造浮置 柵極閃速存儲(chǔ)器器件。
圖21圖示了本發(fā)明的其它實(shí)施例，其中提供了電荷俘獲閃速存儲(chǔ) 器器件。與圖20的實(shí)施例不同，電荷俘獲閃速存儲(chǔ)器器件使用分別在 隧道氧化物層部分128a、128b上的第一電荷俘獲層150a和第二電荷俘 獲層150b。在電荷俘獲層150a和150b上提供了又稱為阻擋電介質(zhì)層 152的電介質(zhì)層152，并在阻擋電介質(zhì)層152上提供柵極154。阻擋電 介質(zhì)層152可包括上面已經(jīng)描述的、與IPD層136有關(guān)的一種或多種 材料。而且如圖21所示，在一些實(shí)施例中，第一電荷俘獲層150a的底 部比第二電荷俘獲層150b的頂部更遠(yuǎn)離襯底100，以減小、最小化或 消除鄰近電荷俘獲閃速存儲(chǔ)器器件之間的電容性耦合和/或其它耦合。
圖22-24是根據(jù)本發(fā)明的各種實(shí)施例的、根據(jù)圖21的實(shí)施例的電 荷俘獲閃速存儲(chǔ)器器件在中間制造步驟期間的截面圖。在執(zhí)行圖22的
步驟之前，可執(zhí)行圖7-15的制造步驟。然后，參考圖22，可在隧道氧 化物層128上形成包含第一電荷俘獲層部分148a和第二電荷俘獲層部 分148b的電荷俘獲層。電荷俘獲層可包括氮化層和/或其它常規(guī)的電荷 俘獲層。如圖23所示，可利用第二光致抗蝕劑圖案132和回蝕刻工藝 來控制第二電荷俘獲層的高度，以提供與第一電荷俘獲層148b相同厚 度的第二電荷俘獲層148c。在其它實(shí)施例中，可提供不同厚度。
現(xiàn)在參考圖24，形成并回蝕刻電荷俘獲層以在第一基架100a上形 成第一電荷俘獲層部分150a和在第二基架100b上形成第二電荷俘獲層 部分150b。然后利用例如以上描述的、與IPD 136有關(guān)的任何一種材 料形成電介質(zhì)阻擋層152。然后在阻擋層152上形成柵極154。
圖25是根據(jù)本發(fā)明在此描述的任一實(shí)施例的、包含存儲(chǔ)器單元陣 列310的NAND閃速存儲(chǔ)器器件的總框圖。提供頁面緩沖器320和Y 選通電路330，以及響應(yīng)命令CMD和地址ADDRESS的控制/解碼器電 路340。圖26圖示了圖6的NAND單元陣列和圖25的控制/解碼器電 路340。
可與被配置為將信息寫入到存儲(chǔ)器器件中和從存儲(chǔ)器器件中讀出 信息的主機(jī)設(shè)備相結(jié)合來使用根據(jù)本發(fā)明的各種實(shí)施例的存儲(chǔ)器器 件。因此，例如，圖27圖示了根據(jù)本發(fā)明的任意實(shí)施例的、包含存儲(chǔ) 器控制器520和存儲(chǔ)器510的存儲(chǔ)器卡530。圖28圖示了數(shù)碼相機(jī)55 中使用的存儲(chǔ)器卡530。圖29圖示了在無線終端例如移動(dòng)電話500中 使用的存儲(chǔ)器卡530。圖30圖示了根據(jù)本發(fā)明的任意實(shí)施例的、與便 攜式媒體播放器600例如MP3播放器或其它便攜式播放器相結(jié)合的存 儲(chǔ)器器件510，且便攜式媒體播放器600可包括存儲(chǔ)器控制器520、器 件控制器610、接口 630和顯象部件620。圖31圖示了與通用主機(jī)700 相結(jié)合的存儲(chǔ)器510，圖32圖示了存儲(chǔ)器510和存儲(chǔ)器控制器520集 成到卡530上并且與可以是個(gè)人計(jì)算機(jī)的主機(jī)700 —起使用。圖33圖 示了包含CPU 810和存儲(chǔ)器510的卡800且其可包含在圖34中所示的
筆記本式計(jì)算機(jī)800中。代替硬盤驅(qū)動(dòng)器或除硬盤驅(qū)動(dòng)器之外，可使
用卡800。圖35包含運(yùn)輸工具800，該運(yùn)輸工具800包含具有CPU 810 和根據(jù)本發(fā)明的任意實(shí)施例的存儲(chǔ)器510的微處理器800，且微處理器 800可用作運(yùn)輸工具導(dǎo)航系統(tǒng)的零件。最后，圖36圖示了存儲(chǔ)器卡530， 其包含根據(jù)本發(fā)明的任意實(shí)施例的存儲(chǔ)器510和可用作飛機(jī)導(dǎo)航系統(tǒng) 的零件的存儲(chǔ)器控制器520。
因此，根據(jù)本發(fā)明的各種實(shí)施例，通過在從集成電路襯底延伸不 同距離的相鄰半導(dǎo)體基架上形成存儲(chǔ)器單元的相鄰行/列，可減少或防 止在集成電路襯底上的存儲(chǔ)器單元的相鄰行/列當(dāng)中的耦合。與全部在 離集成電路襯底相同距離處形成的存儲(chǔ)器單元相比，由于相鄰單元中 的高度或深度間隔，可獲得減少的耦合，例如減少的電容性耦合。即 使在水平/橫向方向上使單元擠在一起時(shí)，也可在垂直/高度方向上獲得 適當(dāng)?shù)拈g隔。
在附圖和說明書中，已公開了本發(fā)明的實(shí)施例，雖然使用特定術(shù) 語，但它們僅用于一般的和描述性的意義而不是用于限制的目的，本 發(fā)明的范圍在所附的權(quán)利要求書中得以闡明。
權(quán)利要求
1.一種集成電路存儲(chǔ)器器件，包括集成電路襯底；從所述襯底延伸出的多個(gè)半導(dǎo)體基架，所述半導(dǎo)體基架具有遠(yuǎn)離所述襯底的半導(dǎo)體頂部，至少兩個(gè)相鄰半導(dǎo)體基架具有不同高度，以便使所述至少兩個(gè)相鄰半導(dǎo)體基架的半導(dǎo)體頂部離開襯底不同的距離；和在具有不同高度的所述至少兩個(gè)相鄰半導(dǎo)體基架中相應(yīng)半導(dǎo)體基架上的相應(yīng)的存儲(chǔ)器單元。
2. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器器件，其中所述多個(gè)半導(dǎo)體基架 包括從所述襯底延伸出的所述半導(dǎo)體基架的第一和第二交織陣列，所 述半導(dǎo)體基架具有遠(yuǎn)離所述襯底的半導(dǎo)體頂部，所述第一陣列具有第 一高度且所述第二陣列具有不同于所述第一高度的第二高度。
3. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器器件，其中所述相應(yīng)的存儲(chǔ)器單 元包括NAND存儲(chǔ)器單元。
4. 根據(jù)權(quán)利要求3所述的存儲(chǔ)器器件，其中所述NAND存儲(chǔ)器單 元包括其中的浮置柵極，且其中所述不同高度是充分不同的，以便使 至少一個(gè)浮置柵極的底部比至少一個(gè)浮置柵極的頂部更遠(yuǎn)離所述襯 底。
5. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器器件，其中所述多個(gè)基架限定它 們之間的多個(gè)溝槽，所述存儲(chǔ)器器件進(jìn)一步包括所述多個(gè)溝槽中的隔離層。
6. 根據(jù)權(quán)利要求5所述的存儲(chǔ)器器件，其中至少三個(gè)相鄰半導(dǎo)體 基架之間的所述隔離層從所述襯底延伸出相同的距離。
7. —種NAND閃速存儲(chǔ)器器件，包括 多個(gè)交替的奇數(shù)和偶數(shù)位線；閃速存儲(chǔ)器單元的多個(gè)奇數(shù)和偶數(shù)串，相應(yīng)的奇數(shù)和偶數(shù)串串聯(lián) 連接到相應(yīng)的奇數(shù)和偶數(shù)位線；和多個(gè)交替的奇數(shù)和偶數(shù)半導(dǎo)體基架，閃速存儲(chǔ)器單元的相應(yīng)的奇 數(shù)串在相應(yīng)的奇數(shù)半導(dǎo)體基架上，且閃速存儲(chǔ)器單元的相應(yīng)的偶數(shù)串 在相應(yīng)的偶數(shù)半導(dǎo)體基架上；其中所述多個(gè)奇數(shù)半導(dǎo)體基架相比于所述多個(gè)偶數(shù)半導(dǎo)體基架具 有不同的高度。
8. 根據(jù)權(quán)利要求7所述的NAND閃速存儲(chǔ)器器件，其中所述閃速 存儲(chǔ)器單元是浮置柵極NAND閃速存儲(chǔ)器單元，該浮置柵極NAND閃 速存儲(chǔ)器單元包括所述半導(dǎo)體基架上的隧道層、所述隧道層上的浮 置柵極、所述浮置柵極上的電介質(zhì)層、和所述電介質(zhì)層上的控制柵極。
9. 根據(jù)權(quán)利要求8所述的NAND閃速存儲(chǔ)器器件，其中所述電介 質(zhì)層沿著所述浮置柵極的頂部延伸但不沿著它的側(cè)壁延伸。
10. 根據(jù)權(quán)利要求8所述的NAND閃速存儲(chǔ)器器件，其中所述電 介質(zhì)層沿著所述浮置柵極的頂部延伸且進(jìn)一步沿著它的側(cè)壁延伸。
11. 根據(jù)權(quán)利要求8所述的NAND閃速存儲(chǔ)器器件，其中所述不 同高度是充分不同的，以便使所述奇數(shù)串中的所述浮置柵極的底部比 所述偶數(shù)串中的所述浮置柵極的頂部更遠(yuǎn)離所述襯底。
12. 根據(jù)權(quán)利要求8所述的NAND閃速存儲(chǔ)器器件，其中所述電 介質(zhì)層包括氧化硅；氮化硅；氧化鋁；氧化鉿；其它高介電常數(shù)材 料；氧化硅、氮化硅和氧化硅的疊層；氧化硅、氧化鋁和氧化硅的疊 層；氧化硅、氧化鉿和氧化硅的疊層；和/或氧化硅、高介電常數(shù)材料 和氧化硅的疊層。
13. 根據(jù)權(quán)利要求7所述的NAND閃速存儲(chǔ)器器件，其中所述閃 速存儲(chǔ)器儲(chǔ)單元是電荷俘獲NAND閃速存儲(chǔ)器單元，該電荷俘獲 NAND閃速存儲(chǔ)器單元包括所述半導(dǎo)體基架上的隧道層、所述隧道 層上的電荷俘獲層、所述電荷俘獲層上的電介質(zhì)層、和所述電介質(zhì)層 上的柵極。
14. 根據(jù)權(quán)利要求13所述的NAND閃速存儲(chǔ)器器件，其中所述電 介質(zhì)層沿著所述電荷俘獲層的頂部延伸但不沿著它的側(cè)壁延伸。
15. 根據(jù)權(quán)利要求13所述的NAND閃速存儲(chǔ)器器件，其中所述電 介質(zhì)層沿著所述電荷俘獲層的頂部延伸且進(jìn)一步沿著它的側(cè)壁延伸。
16. 根據(jù)權(quán)利要求13所述的NAND閃速存儲(chǔ)器器件，其中所述不 同高度是充分不同的，以便使所述奇數(shù)串中的所述電荷俘獲層的底部 比所述偶數(shù)串中的所述電荷俘獲層的頂部更遠(yuǎn)離所述襯底。
17. 根據(jù)權(quán)利要求13所述的NAND閃速存儲(chǔ)器器件，其中所述電 介質(zhì)層包括氧化硅；氮化硅；氧化鋁；氧化鉿；其它高介電常數(shù)材 料；氧化硅、氮化硅和氧化硅的疊層；氧化硅、氧化鋁和氧化硅的疊 層；氧化硅、氧化鉿和氧化硅的疊層；和/或氧化硅、高介電常數(shù)材料 和氧化硅的疊層。
18. 根據(jù)權(quán)利要求7所述的NAND閃速存儲(chǔ)器器件，該NAND閃 速存儲(chǔ)器器件與主機(jī)設(shè)備相結(jié)合，該主機(jī)設(shè)備被配置為將信息寫入到 所述NAND閃速存儲(chǔ)器器件中并從所述NAND閃速存儲(chǔ)器器件中讀出"(曰息。
19. 根據(jù)權(quán)利要求18所述的NAND閃速存儲(chǔ)器器件，其中所述主 機(jī)設(shè)備包括存儲(chǔ)器控制器、微處理器、相機(jī)、無線終端、便攜式媒 體播放器、臺(tái)式計(jì)算機(jī)、筆記本式計(jì)算機(jī)和/或運(yùn)輸工具導(dǎo)航系統(tǒng)。
20. —種制造集成電路存儲(chǔ)器器件的方法，包括 形成從集成電路襯底延伸出的多個(gè)半導(dǎo)體基架，所述半導(dǎo)體基架具有遠(yuǎn)離所述襯底的半導(dǎo)體頂部，至少兩個(gè)相鄰半導(dǎo)體基架具有不同高度，以便使所述至少兩個(gè)相鄰半導(dǎo)體基架的所述半導(dǎo)體頂部離開所述襯底不同的距離；和在具有不同高度的所述至少兩個(gè)相鄰半導(dǎo)體基架中的相應(yīng)半導(dǎo)體基架上形成相應(yīng)的存儲(chǔ)器單元。
21. 根據(jù)權(quán)利要求20所述的方法，其中形成多個(gè)半導(dǎo)體基架的步 驟包括在所述集成電路襯底中形成間隔開的前體基架；掩蔽所述集成電路襯底的、在所述前體基架之間的部分，以暴露 所述前體基架和該掩蔽部分之間的所述集成電路襯底；和蝕刻所述前體基架和所述掩蔽部分之間的所述集成電路襯底，以 限定所述多個(gè)半導(dǎo)體基架。
22. 根據(jù)權(quán)利要求21所述的方法，進(jìn)一步包括 在所述多個(gè)半導(dǎo)體基架之間形成隔離層。
23. 根據(jù)權(quán)利要求20所述的方法，其中形成多個(gè)半導(dǎo)體基架的步 驟包括在所述集成電路襯底中形成間隔開的前體基架； 在所述間隔開的前體基架上和在它們之間的所述集成電路襯底上 形成共形層；在所述間隔開的前體基架之間所述集成電路襯底上的部分的所述 共形層上形成掩蔽層；移除所述前體基架和所述掩蔽層之間的所述共形層，以暴露所述 集成電路襯底；和蝕刻在所述前體基架和所述掩蔽層之間暴露的所述集成電路襯 底，以限定所述多個(gè)半導(dǎo)體基架。
24. 根據(jù)權(quán)利要求23所述的方法，進(jìn)一步包括 在所述多個(gè)半導(dǎo)體基架之間形成隔離層。
25. 根據(jù)權(quán)利要求20所述的方法，其中形成相應(yīng)的存儲(chǔ)器單元的 步驟包括在所述半導(dǎo)體基架上形成隧道層； 在所述隧道層上形成浮置柵極； 在所述浮置柵極上形成電介質(zhì)層；和在所述電介質(zhì)層上形成控制柵極，以由此形成浮置柵極閃速存儲(chǔ) 器器件。
26. 根據(jù)權(quán)利要求25所述的方法，其中形成電介質(zhì)層的步驟包括 沿著所述浮置柵極的頂部形成電介質(zhì)層但不沿著它的側(cè)壁延伸。
27. 根據(jù)權(quán)利要求25所述的方法，其中形成電介質(zhì)層的步驟包括 沿著所述浮置柵極的頂部形成電介質(zhì)層且進(jìn)一步沿著它的側(cè)壁延伸。
28. 根據(jù)權(quán)利要求25所述的方法，其中所述電介質(zhì)層包括氧化 硅；氮化硅；氧化鋁；氧化鉿；其它高介電常數(shù)材料；氧化硅、氮化 硅和氧化硅的疊層；氧化硅、氧化鋁和氧化硅的疊層；氧化硅、氧化 鉿和氧化硅的疊層；和/或氧化硅、高介電常數(shù)材料和氧化硅的疊層。
29. 根據(jù)權(quán)利要求20所述的方法，其中形成相應(yīng)的存儲(chǔ)器單元的 步驟包括在所述半導(dǎo)體基架上形成隧道層； 在所述隧道層上形成電荷俘獲層； 在所述電荷俘獲層上形成電介質(zhì)層；和在所述電介質(zhì)層上形成柵極，以由此形成電荷俘獲閃速存儲(chǔ)器器件。
30. 根據(jù)權(quán)利要求29所述的方法，其中形成電介質(zhì)層的步驟包括:沿著所述電荷俘獲層的頂部形成電介質(zhì)層但不沿著它的側(cè)壁延伸。
31. 根據(jù)權(quán)利要求29所述的方法，其中形成電介質(zhì)層的步驟包括沿著所述電荷俘獲層的頂部形成電介質(zhì)層且進(jìn)一步沿著它的側(cè)壁延 伸。
32. 根據(jù)權(quán)利要求29所述的方法，其中所述電介質(zhì)層包括氧化 硅；氮化硅；氧化鋁；氧化鉿；其它高介電常數(shù)材料；氧化硅、氮化 硅和氧化硅的疊層；氧化硅、氧化鋁和氧化硅的疊層；氧化硅、氧化 鉿和氧化硅的疊層；和/或氧化硅、高介電常數(shù)材料和氧化硅的疊層。
33. —種減小集成電路襯底上存儲(chǔ)器單元的相鄰行之間耦合的方 法，該方法包括在從所述集成電路襯底延伸出不同距離的相鄰半導(dǎo)體基架上，形 成所述存儲(chǔ)器單元的相鄰行。
34. 根據(jù)權(quán)利要求33所述的方法，其中在從所述集成電路襯底延 伸出不同距離的相鄰半導(dǎo)體基架上形成所述存儲(chǔ)器單元的相鄰行的步 驟包括在相鄰的間隔開的半導(dǎo)體基架上形成所述存儲(chǔ)器單元的相鄰 行，該相鄰的間隔開的半導(dǎo)體基架具有從所述集成電路襯底延伸出不 同距離的頂部。
35. 根據(jù)權(quán)利要求33所述的方法，進(jìn)一步包括-在從所述集成電路襯底延伸出不同距離的所述半導(dǎo)體基架之間形成隔離層。
36. 根據(jù)權(quán)利要求35所述的方法，其中形成隔離層的步驟包括 在至少三個(gè)相鄰半導(dǎo)體基架之間，形成從所述集成電路襯底延伸出相 同距離的隔離層。
37. 根據(jù)權(quán)利要求33所述的方法，其中所述存儲(chǔ)器單元是NAND 閃速存儲(chǔ)器單元。
全文摘要
通過在從集成電路襯底延伸出不同距離的相鄰半導(dǎo)體基架上形成存儲(chǔ)器單元的相鄰行，可減小集成電路襯底上存儲(chǔ)器單元的相鄰行中的耦合。還公開了包括不同基架高度的NAND閃速存儲(chǔ)器器件和集成電路存儲(chǔ)器器件的制造方法。
文檔編號(hào)H01L21/84GK101373774SQ20081014456
公開日2009年2月25日 申請(qǐng)日期2008年8月22日 優(yōu)先權(quán)日2007年8月23日
發(fā)明者姜熙秀, 李忠浩 申請(qǐng)人:三星電子株式會(huì)社