專利名稱：半導體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件的制造方法，特別涉及有效適用于制造具 有金屬硅化物層的半導體元件的技術(shù)。
背景技術(shù)：
隨著半導體器件高集成化的發(fā)展，場效應(yīng)晶體管(MISFET:金 屬-絕纟彖體-半導體場效應(yīng)晶體管(Metal Insulator Semiconductor Field Effect Transistor ))根據(jù)按比例縮小-見范(scaling rule )被孩l細 化，但柵極或源極 漏極的電阻增大，存在即使微細化場效應(yīng)晶體管 也無法高速工作的問題。所以，目前正在研究一種自對準硅化物 (salicide)技術(shù)，即在構(gòu)成柵極的導電膜及構(gòu)成源極 漏極的半導體 區(qū)域的表面通過自對準(Self - alignment)形成低電阻的金屬硅化物 層例如鎳硅化物層或鈷硅化物層等，由此降低柵極或源極.漏極的電 阻。
特開2005 - 109504號公報(專利文獻l )公開了一種半導體元件 的制造方法，該方法包括以下階段在柵電極及源極/漏極區(qū)域上形成 金屬層的階段；利用Ar等離子體對上述金屬層進行表面處理的階段； 將形成了上述金屬層的硅襯底在規(guī)定的溫度下進行退火處理，形成硅 化物薄膜的階段。
特開2006 - 294861號公報(專利文獻2)公開了在含Si部分的表 面形成含金屬膜的方法，該方法包括利用高頻等離子體物理性地處理 含Si部分的表面的物理性表面處理工序，利用反應(yīng)性氣體化學處理實 施了等離子體處理的含Si部分的表面的化學性表面處理工序，在實施 了化學性表面處理的含Si部分上形成含金屬膜的成膜工序。
特開2003 - 119564號公報(專利文獻3)公開了以下技術(shù)在等
離子體CVD裝置室(chamber)內(nèi)除去存在于Si襯底表面的自然氧化 膜后，不將該除去了自然氧化膜的Si襯底置于大氣中，而是在調(diào)至最 佳條件的同一室內(nèi)連續(xù)進行蝕刻和成膜，在除去了自然氧化膜的Si襯 底上形成含有高熔點金屬的膜。
特開平7 - 38104號公報(專利文獻4)公開了以下技術(shù)在形成 了作為源極 漏極的擴散層的Si襯底整個面上依次沉積Ni膜及金屬化 合物膜，接下來，通過熱處理使Ni和Si反應(yīng)，在作為源極*漏極的擴 散層的表面上形成鎳硅化物，然后，通過除去未反應(yīng)的Ni和金屬化合 物膜，以不在鎳硅化物上形成絕緣物的方式穩(wěn)定地將鎳硅化物成膜。特開2005 - 109504號7>才艮特開2006- 294861號公報特開2003 - 119564號公才艮特開平7-3S104號公報

發(fā)明內(nèi)容
根據(jù)本發(fā)明人的研究，有了以下發(fā)現(xiàn)。
從微細化導致需要進行低電阻化的方面考慮，在構(gòu)成柵極的導電 膜及構(gòu)成源極 漏極的半導體區(qū)域的表面利用自對準硅化物處理 (salicide process)形成的金屬硅化物層由鎳硅化物組成時比由鈷硅 化物組成時理想。通過使金屬硅化物層為鎳硅化物而不是鈷硅化物， 能夠使金屬硅化物層的電阻更低，并能進一步降低源極'漏極的擴散 電阻或接觸電阻等。通過使金屬硅化物層為鎳硅化物而不是鈷硅化物: 能形成薄的金屬硅化物層，并能使源極 漏極的結(jié)深變淺，所以有利 于場效應(yīng)晶體管的微細化。
采用自對準硅化物處理工藝形成的金屬硅化物層為鈷硅化物時， 由于CoSi2相的電阻低于CoSi相，所以，在構(gòu)成柵極的導電膜及構(gòu)成 源極 漏極的半導體區(qū)域的表面上必須形成由CoSi2組成的金屬硅化 物層。而采用自對準硅化物處理工藝形成的金屬硅化物層為鎳硅化物 時，由于NiSi相的電阻低于NiSi2相，所以在構(gòu)成柵極的導電膜及構(gòu)成層。
形成鈷硅化物時，Si(硅)為擴散種，Si向Co膜中移動，由此形
成鈷硅化物，而形成鎳硅化物時，Ni (鎳)為擴散種，Ni (鎳)向硅 區(qū)域側(cè)移動，由此形成鎳硅化物。
本發(fā)明人經(jīng)研究發(fā)現(xiàn)，熱處理時Ni (鎳)過度擴散，形成不需要 的NiS 12部分，有可能使每個場效應(yīng)晶體管的金屬硅化物層的電阻不
均。為了進一步提高場效應(yīng)晶體管的性能，希望降低每個場效應(yīng)晶體 管的金屬硅化物層的電阻不均，并防止場效應(yīng)晶體管的特性變化。
本發(fā)明人經(jīng)研究還發(fā)現(xiàn)，熱處理時有可能發(fā)生NiSi2從NiSi層向溝 道部的異常生長。如果NiSi2從NiSi層向溝道部異常生長，則導致場效 應(yīng)晶體管的源極 漏極間的漏電流增大，或者導致源極 漏極區(qū)域的 擴散電阻增大，所以，為了進一步提高場效應(yīng)晶體管的性能，希望防 止上述的Ni S h從Ni S i層向溝道部的異常生長。
通常，在半導體襯底的主面上形成p溝道型場效應(yīng)晶體管及n溝道 型場效應(yīng)晶體管作為構(gòu)成集成電路的有源元件。分別在p溝道型場效 應(yīng)晶體管的源極 漏極及n溝道型場效應(yīng)晶體管的源極 漏極的表面 上形成鎳硅化物層，實現(xiàn)場效應(yīng)晶體管的源極 漏極的低電阻化，本 發(fā)明人等對此進行了研究。
結(jié)果發(fā)現(xiàn)在p溝道型場效應(yīng)晶體管的源極 漏極上形成鎳硅化物 層容易導致結(jié)漏電流增加及不均。為了降低上述結(jié)漏電流，減小沉積 在Si襯底上的Ni膜的厚度是有效的，但如果減小Ni膜的厚度，則采用 自對準硅化物技術(shù)形成的鎳硅化物層的厚度變薄，導致無法得到低電 阻化效果。在場效應(yīng)晶體管的柵電極表面也形成鎳硅化物層，從而使 柵電極的電阻也降低。場效應(yīng)晶體管的柵電極在集成電路中通常用作 布線，無法由低電阻的柵電極形成布線時，導致發(fā)生電路工作延遲等 問題。
本發(fā)明的目的在于提供能夠提高半導體器件性能的技術(shù)。 本發(fā)明的其他目的在于提供能夠提高半導體器件可靠性的技術(shù)，
所述半導體器件具有在源極 漏極的表面形成了金屬硅化物層的場效
應(yīng)晶體管。
由本申請it明書的記載和附圖可知本發(fā)明的上述和其他目的以
及新特;f正。
以下簡要說明本發(fā)明中的代表性方案。
半導體器件的制造方法的代表性實施方案是在半導體襯底上形 成半導體區(qū)域后，通過干式清洗(dry cleaning)清潔半導體襯底主面 的半導體區(qū)域的表面，在半導體襯底上形成金屬膜，進行第l熱處理， 使上述金屬膜和上述半導體區(qū)域反應(yīng)，形成由構(gòu)成上述金屬膜的金屬 元素M的單硅化物MSi組成的金屬硅化物層，除去未反應(yīng)的上述金屬 膜，然后進行第2熱處理。并且，上述第2熱處理的熱處理溫度高于上 述第l熱處理的熱處理溫度、且低于上述金屬元素M的二^ 圭化物MSi2 的晶格大小和上述半導體襯底的晶格大小 一致的第1溫度。
半導體器件的制造方法的其他代表性實施方案是在形成了n溝道
型場效應(yīng)晶體管的柵極絕緣膜、柵電極及源極 漏極用半導體區(qū)域、 以及p溝道型場效應(yīng)晶體管的柵極絕緣膜、柵電極及源極 漏極用半 導體區(qū)域的半導體襯底上依次沉積金屬膜及第l隔離膜。然后，在使p 溝道型場效應(yīng)晶體管的半導體區(qū)域和金屬膜反應(yīng)時的金屬膜的反應(yīng) 率低于使n溝道型場效應(yīng)晶體管的半導體區(qū)域和金屬膜反應(yīng)時的金屬 膜的反應(yīng)率的溫度范圍進行第1熱處理，在n溝道型場效應(yīng)晶體管的柵 電極或半導體區(qū)域的表面上、及p溝道型場效應(yīng)晶體管的柵電極或半 導體區(qū)域的表面上形成金屬硅化物層。然后，除去第l隔離膜及未反 應(yīng)的構(gòu)成金屬膜的金屬元素，在n溝道型場效應(yīng)晶體管的柵電極或半 導體區(qū)域的表面上、及p溝道型場效應(yīng)晶體管的柵電極或半導體區(qū)域 的表面上殘留金屬硅化物層后，進行熱處理溫度高于第1熱處理的第2 熱處理。
以下簡要說明由本發(fā)明中的代表性方案得到的效果。 根據(jù)代表性的實施方案能夠提高半導體器件的性能。
還能提高具有在源極.漏極的表面上形成了金屬硅化物層的場效 應(yīng)晶體管的半導體器件的可靠性。


作為本發(fā)明實施方案之一的半導體器件制造工序中的主要
部分剖面圖。圖1之后的半導體器件制造工序中的主要部分剖面圖。 [圖3]圖2之后的半導體器件制造工序中的主要部分剖面圖。 [圖4]圖3之后的半導體器件制造工序中的主要部分剖面圖。 [圖5]圖4之后的半導體器件制造工序中的主要部分剖面圖。 [圖6]圖5之后的半導體器件制造工序中的主要部分剖面圖。 [圖7]圖6之后的半導體器件制造工序中的主要部分剖面圖。 [圖8]圖7之后的半導體器件制造工序中的主要部分剖面圖。 [圖9]表示作為本發(fā)明實施方案之一的半導體器件制造工序的一 部分的制造工藝流程圖。本發(fā)明實施方案之一的硅化物材料的成膜裝置的平面簡圖。本發(fā)明實施方案之一的硅化物材料的成膜工序圖。本發(fā)明實施方案之一 的硅化物材料的成膜裝置具有的千式
清洗處理室的剖面簡圖。 (a) 、 (b)及(c)分別是用于說明在本發(fā)明實施方案l
的硅化物材料的成膜裝置具有的干式清洗處理室中的半導體晶片處
理工序的室的剖面簡圖。圖8之后的半導體器件制造工序中的主要部分剖面圖。 [圖15]圖14之后的半導體器件制造工序中的主要部分剖面圖。圖16之:的半導體器件制造工序中的主要部分剖面圖。表示比較例的半導體器件中的NiSi層的形成工序的工藝流程圖。[圖19]比較例的半導體器件制造工序中的主要部分剖面圖。圖1 9之后的比較例的半導體器件制造工序中的主要部分剖面圖。圖2 0之后的比較例的半導體器件制造工序中的主要部分剖面圖。比較例的半導體器件制造工序中的主要部分剖面圖。表示鎳硅化物層的薄層電阻的熱處理溫度依賴性的曲線圖。表示單晶Si和NiSh的晶格大小的溫度依賴性的曲線圖。 [圖25]表示單晶Si和Ni! - xPtxSi2W晶格大小的溫度依賴性的曲線圖。表示進行第2熱處理形成鎳硅化物層時和不進行第2熱處理
形成鎳硅化物層時漏電流的分布的曲線圖。表示鎳硅化物層的薄層電阻的分布的曲線圖。表示硅的結(jié)晶結(jié)構(gòu)即金剛石結(jié)構(gòu)的說明圖。表示NiSi2的結(jié)晶結(jié)構(gòu)即螢石結(jié)構(gòu)的說明圖。 (a)表示NiSi2的螢石結(jié)構(gòu)中Ni的結(jié)晶結(jié)構(gòu)的說明圖，(b)
表示NiSi2的螢石結(jié)構(gòu)中Si的結(jié)晶結(jié)構(gòu)的說明圖。表示本發(fā)明實施方案2的半導體器件制造工序的一部分的制造工藝流程圖。本發(fā)明實施方案2的半導體器件制造工序中的主要部分剖面圖。圖32之后的半導體器件制造工序中的主要部分剖面圖。 [圖34]圖33之后的半導體器件制造工序中的主要部分剖面圖。 [圖35]圖34之后的半導體器件制造工序中的主要部分剖面圖。 [圖36]表示本發(fā)明實施方案3的半導體器件制造工序的一部分的制造工藝流程圖。本發(fā)明實施方案3的半導體器件制造工序中的主要部分剖面圖。 [圖38]圖37之后的半導體器件制造工序中的主要部分剖面圖。表示本發(fā)明實施方案3的鎳硅化物層的薄層電阻的熱處理 溫度依賴性的曲線圖。表示本發(fā)明實施方案3的11 +型硅區(qū)域和^膜的反應(yīng)率及卩+ 型硅區(qū)域和Ni膜的反應(yīng)率的熱處理溫度依賴性的曲線圖。表示本發(fā)明實施方案3的11 +型硅區(qū)域和> 膜的反應(yīng)率與？ + 型硅區(qū)域和Ni膜的反應(yīng)率之差的熱處理溫度依賴性的曲線圖。本發(fā)明實施方案3的半導體器件制造工序中(形成金屬膜及 隔離膜的階段)的主要部分剖面圖。本發(fā)明實施方案3的半導體器件制造工序中(進行了第l熱 處理的階段)的主要部分剖面圖。本發(fā)明實施方案3的半導體器件制造工序中(進行了隔離膜 及未反應(yīng)金屬膜的除去工序的階段)的主要部分剖面圖。本發(fā)明的實施方案3的半導體器件制造工序中(進行了第2 熱處理的階段)的主要部分剖面圖。表示本發(fā)明實施方案3的鎳硅化物層的漏電流的分布的曲 線圖。圖37之后的半導體器件制造工序中的主要部分剖面圖。 [圖48]表示本發(fā)明實施方案4的半導體器件制造工序的一部分的 制造工藝流程圖。表示本發(fā)明實施方案4的半導體器件制造工序中的主要部分剖面圖。圖49之后的半導體器件制造工序中的主要部分剖面圖。 [圖51 ]圖50之后的半導體器件制造工序中的主要部分剖面圖。 [圖52]圖51之后的半導體器件制造工序中的主要部分剖面圖。 [圖53]表示本發(fā)明實施方案5的半導體器件制造工序的一部分的
制造工藝流程圖。本發(fā)明實施方案5的半導體器件制造工序中的主要部分剖面圖。圖54之后的半導體器件制造工序中的主要部分剖面圖。圖55之后的半導體器件制造工序中的主要部分剖面圖。 [圖57]表示本發(fā)明實施方案6的半導體器件制造工序的一部分的 制造工藝流程圖。表示本發(fā)明實施方案6的半導體器件制造工序中的主要部
分剖面圖。圖58之后的半導體器件制造工序中的主要部分剖面圖。 [圖60]圖59之后的半導體器件制造工序中的主要部分剖面圖。
符號說明
1半導體襯底
2絕緣膜
3絕緣膜
4元件分離區(qū)域
4 a溝
4b絕緣膜
4c絕緣膜
5p型阱
6n型阱
7柵極絕緣膜
8硅膜
8a、 8b柵電極 9an—型半導體區(qū)域 9bn+型半導體區(qū)域 10ap —型半導體區(qū)域 10bp +型半導體區(qū)域 11側(cè)壁 12金屬膜 12a未反應(yīng)部分13、 13a隔離膜 20成膜裝置 21a第l搬送室 21b第2搬送室 22閘閥
23加載互鎖真空室
24加載互鎖真空室
25、 26、 27室
27a晶片臺
27b晶片升降銷
27c、 27CH噴淋頭
27d遠程等離子體發(fā)生裝置
27e封口 ( sealing )
27f陰影環(huán)(shadow ring)
27g排氣室
28、 29、 30、 31室
32a、 32b 一般送用機器手
33晶片輸入輸出室
34環(huán)箍
35入口
36搬送用機器手
41、 41a、 41b金屬石圭化物層
42、 43絕纟彖膜 44 4妻觸孔
45栓塞 45a隔離導體膜 45b主導體膜 51阻止絕緣膜 52絕緣膜
53布線溝
54隔離導體膜
55布線
112Ni膜
113氮化鈦膜
141aNbSi層
141bNiSi層
141cNiSi2異常生長區(qū)域 Qn、 QpMISFET
SW半導體晶片
具體實施例方式
在以下實施方案中，為了便于說明，必要時分成多個部分或?qū)嵤?方案進行說明，除非特別指出的情況下，上述各部分或?qū)嵤┓桨覆⒎?無關(guān)， 一個實施方案是另一個實施方案的部分或全部變形的例子或是 對其進行詳細、補充說明等。另外，在以下實施方案中，涉及要素的 數(shù)值等(包括個數(shù)、數(shù)值、量、范圍等)時，除非特別指出以及原理 上明確限定為特定數(shù)值時等，并不限定于特定數(shù)值，可以為特定數(shù)值 以上或以下。在以下實施方案中，除非特別指出以及原理上明確為必 須時等，其構(gòu)成要素(也包括要素步驟等)未必是必需的構(gòu)成要素。 同樣，在以下實施方案中，涉及構(gòu)成要素等的形狀、位置關(guān)系等時， 除非特別指出以及原理上明確不是這樣時等，包括實質(zhì)上與該形狀等 近似或類似的形狀等。上述數(shù)值及范圍也是同樣的。
以下基于附圖詳細說明本發(fā)明的實施方案。需要說明的是，在用 于說明實施方案的全部附圖中，具有同 一 功能的部件標記為同 一 符 號，省略重復說明。另外，在以下實施方案中，除非特別必要，原則 上不重復同一或相同部分的說明。
在實施方案使用的附圖中，為了便于觀察附圖，有時在截面圖中 也省略影線。另外，為了便于觀察附圖，有時在平面圖中也標記影線。
另外，干式清洗技術(shù)被公開于一之瀨等的日本專利申請第2006_
3704號(2006年1月11日提出申請)、日本專利申請第2006- 12355號 (2006年1月20日提出申請)、二瀨等的日本專利申請第2006 - 107780 號(2006年4月IO曰提出申請)、二瀨等的日本專利申請第2007 - 81147 號(2007年3月27日提出申請)。另外，二瀨等的日本專利申請第2007 _ 81147 ( 2007年3月27日提出申請)公開了在自對準硅化物技術(shù)中用 作應(yīng)力控制膜(控制半導體襯底活性區(qū)域的應(yīng)力的膜)及防止氧透過 的膜的形成于自對準硅化物材料膜上的隔離膜的效果等。 (實施方案l )
下面參照

本實施方案的半導體器件制造工序。圖l ~圖8 是作為本發(fā)明的實施方案之一的半導體器件、例如具有CMISFET(互 補型金屬_絕緣體-半導體場效應(yīng)晶體管(Complementary Metal Insulator Semiconductor Field Effect Transistor))的半導體器"f牛的制 造工序中的主要部分剖面圖。
首先，如圖1所示，準備具有例如l 10Qcm左右的電阻率的p型的 由單晶硅等構(gòu)成的半導體襯底(半導體晶片)i。然后，熱氧化該半
導體襯底l，在其表面上形成例如厚度llnm左右的絕緣膜2后，在該絕 緣膜的上層利用CVD (化學氣相沉積(Chemical Vapor Deposition )) 法等沉積例如厚度90nm左右的絕緣膜3。絕緣膜2由氧化硅等構(gòu)成，絕 緣膜3由氮化硅膜等構(gòu)成。然后，如圖2所示，以光致抗蝕劑圖案(圖 中未示出)為蝕刻掩模依次干蝕刻絕緣膜3、絕緣膜2及半導體襯底1， 由此在元件分離形成預定區(qū)域的半導體襯底l上形成例如深度為 300nm左右的溝(元件分離用溝)4a。溝4a是用于分離元件的溝，即， 用于形成后述的元件分離區(qū)域4的溝。
接下來，如圖3所示，通過使用了熱磷酸等的濕蝕刻除去絕緣膜3 后，在半導體襯底l的主面上，包括溝4a內(nèi)部(側(cè)壁及底部)，形成 例如厚度10nm左右的絕緣膜4b。然后，在半導體襯底l的主面上(即 絕緣膜4b上)利用CVD法等形成(沉積)絕緣膜4c,以填埋溝4a內(nèi)部。
絕緣膜4b由氧化硅膜或氧氮化硅膜構(gòu)成。絕緣膜4b為氧氮化硅膜
時，具有以下效果能夠防止由絕緣膜4b形成工序以后的熱處理使溝 4a的側(cè)壁發(fā)生氧化所引起的體積膨脹，并能降低作用于半導體襯底1 上的壓應(yīng)力。
絕緣膜4c是通過HDP - CVD ( High Density Plasma CVD:高密度 等離子體CVD)法成膜的氧化硅膜、或03-TEOS氧化膜等。需要說 明的是，03 - TEOS氧化膜是使用03 (臭氧)及TEOS ( Tetraethoxy silane:四乙氧基,圭烷，也稱為原石圭酸四乙酯(Tetra Ethyl Ortho Silicate))為原料氣(source gas ),通過熱CVD法形成的氧化硅膜。 絕緣膜4c是利用HDP - CVD法成膜的氧化硅膜時，絕緣膜4b具有防止 在沉積絕緣膜4c時損壞半導體襯底1的效果。
接下來，如圖4所示，利用CMP ( Chemical Mechanical Polishing: 化學機械研磨)法研磨絕緣膜4c,除去溝4a外部的絕緣膜4c,在溝4a 的內(nèi)部殘留絕緣膜4b、 4c，由此形成元件分離區(qū)域(元件分離)4。
然后，將半導體襯底1在例如1150。C左右下進行熱處理，由此燒 結(jié)埋入溝4a的絕緣膜4c。燒結(jié)前的狀態(tài)下，利用HDP-CVD法成膜的 氧化硅膜比03-TEOS氧化膜致密。因此，絕緣膜4c為03-TEOS氧化 膜時，具有燒結(jié)引起的絕緣膜4c的收縮能降低作用于半導體襯底1上 的壓應(yīng)力的效果。而絕緣膜4c為利用HDP - CVD法成膜的氧化硅膜 時，與絕緣膜4c為03-TEOS氧化膜時相比，燒結(jié)時的絕緣膜4c的收 縮小，所以，元件分離區(qū)域4作用于半導體襯底1的壓應(yīng)力變大。
如上所述地形成由埋入溝4a內(nèi)的絕緣膜4b、 4c構(gòu)成的元件分離 區(qū)域4。本實施方案中元件分離區(qū)域4不是通過LOCOS (硅的局部氧 化(Local Oxidization of Silicon))法形成的，而是優(yōu)選利用STI (淺 溝槽隔離(Shallow Trench Isolation ))法形成的。即，本實施方案的 元件分離區(qū)域4優(yōu)選由埋入形成于半導體襯底1的元件分離用溝4a 內(nèi)的絕緣體(此處指絕緣膜4b、 4c)構(gòu)成。后述的n溝道型MISFETQn (即構(gòu)成n溝道型MISFETQn的柵極絕緣膜7、柵電極8a及源極 漏極用rT型半導體區(qū)域9a及n+型半導體區(qū)域9b)形成于由元件分離 區(qū)域4^L定(包圍)的活性區(qū)域。后述的p溝道型MISFETQp (即構(gòu)成p溝道型MISFETQp的柵極絕緣膜7、柵電極8b及源極 漏極用p 型半導體區(qū)域10a及p +型半導體區(qū)域10b)也形成于由元件分離區(qū) 域4規(guī)定(包圍)的活性區(qū)域。接下來，如圖5所示，從半導體襯底l的主面至規(guī)定的深度形成p 型阱5及n型阱6。 p型阱5可以通過以覆蓋p溝道型MISFET形成預定區(qū) 域的光致抗蝕劑膜(圖中未示出)作為離子注入阻止掩模，在n溝道 型MISFET形成預定區(qū)域的半導體襯底1上離子注入例如硼(B)等p 型雜質(zhì)的方法等而形成。n型阱6可以通過以覆蓋n溝道型MISFET形成 預定區(qū)域的其他光致抗蝕劑膜(圖中未示出)作為離子注入阻止掩模，
(P)或砷(As)等n型雜質(zhì)的方法等而形成。
接下來，通過例如使用了氫氟酸(HF)水溶液的濕蝕刻等清潔(洗 滌)半導體襯底l的表面后，在半導體襯底l的表面(即p型阱5及n型 阱6的表面)上形成柵極絕緣膜7。柵極絕緣膜7例如由薄的氧化硅膜 等構(gòu)成，例如可以通過熱氧化法等形成。
接下來，在半導體襯底l上(即，p型阱5及n型阱6的柵極絕緣膜7 上)形成多晶硅膜之類的硅膜8作為柵電極形成用導體膜。硅膜8中的 n溝道型MISFET形成預定區(qū)域(成為后述的柵電極8a的區(qū)域)可以通 過使用光致抗蝕劑膜(圖中未示出)作為掩模，離子注入磷(P)或 砷(As )等n型雜質(zhì)的方法等形成低電阻的n型半導體膜(摻雜聚硅膜)。 硅膜8中的p溝道型MISFET形成預定區(qū)域(成為后述的柵電極8b的區(qū) 域)通過使用其他光致抗蝕劑膜(圖中未示出)作為掩模，離子注入 硼(B)等p型雜質(zhì)的方法等，形成低電阻的p型半導體膜(摻雜聚硅 膜)。硅膜8也可以在成膜時為非晶硅膜，經(jīng)成膜后(離子注入后) 的熱處理變成多晶硅膜。
接下來，如圖6所示，通過使用光刻法及干蝕刻法使硅膜8形成圖 案，由此形成4冊電才及8a、 8b。
成為n溝道型MISFET的柵電極的柵電極8a由導入了 n型雜質(zhì)的多 晶硅(n型半導體膜、摻雜聚硅膜)構(gòu)成，間隔柵極絕緣膜7形成于p型阱5上。即，柵電極8a形成于p型阱5的柵極絕緣膜7上。成為p溝道 型MISFET的柵電極的柵電極8b由導入了p型雜質(zhì)的多晶硅(p型半導 體膜、摻雜聚硅膜)構(gòu)成，間隔柵極絕緣膜7形成于n型阱6上。即， 柵電極8b形成于n型阱6的柵極絕緣膜7上。柵電極8a、 8b的柵極長可 以根據(jù)需要進行變化，例如為50nm左右。接下來，如圖7所示，通過在p型阱5的柵電極8a的兩側(cè)區(qū)域離子 注入磷(P)或砷(As)等n型雜質(zhì)，形成(一對)rT型半導體區(qū)域9a, 通過在n型阱6的柵電極8b的兩側(cè)區(qū)域離子注入硼(B)等p型雜質(zhì)，形 成(一對)p —型半導體區(qū)域10a。 rT型半導體區(qū)域9a及p —型半導體區(qū) 域10a的深度(結(jié)深)例如可以為30nm左右。接下來，在柵電極8a、 8b的側(cè)壁上形成由例如氧化硅或氮化硅、 或上述絕緣膜的層合膜等構(gòu)成的側(cè)壁間隔(spacer )或側(cè)壁(side wall) (側(cè)壁絕緣膜)ll作為絕緣膜。例如可以通過在半導體襯底l上沉積 氧化硅膜或氮化硅膜或上述膜的層合膜，利用RIE (反應(yīng)離子蝕刻 (Reactive Ion Etching ))法等各向異性蝕刻該氧化硅膜或氮化石圭膜 或上述膜的層合膜，形成側(cè)壁ll。形成側(cè)壁11后，例如通過在p型阱5的4冊電才及8a及側(cè)壁11的兩側(cè)區(qū) 域，離子注入磷(P)或砷(As)等n型雜質(zhì)，形成(一對)n+型半導 體區(qū)域9b(源極、漏極)。例如，以5xl0"/cn^左右注入磷(P)、以 4xl0"/cn^左右注入砷(As)而形成。另外，例如通過在n型阱6的才冊 電極8b及側(cè)壁ll的兩側(cè)區(qū)域，離子注入硼(B)等p型雜質(zhì)，形成(一 對)p +型半導體區(qū)域10b (源極、漏極)。例如以4xl0"/cn^左右注入 硼(B)而形成?？梢韵刃纬蒼 +型半導體區(qū)域9b,或者也可以先形成p +型半導體區(qū)域1015。離子注入后，也可以利用在例如1050。C左右的尖 峰退火(Spike Anneal)處理進行用于活化導入的雜質(zhì)的退火處理。n+型半導體區(qū)域外及？+型半導體區(qū)域1015的深度(結(jié)深)例如可以為80nm左右。n+型半導體區(qū)域9b的雜質(zhì)濃度高于n —型半導體區(qū)域9a, p +型半導 體區(qū)域10b的雜質(zhì)濃度高于p —型半導體區(qū)域10a。由此使作為n溝道型
MISFET的源極或漏極發(fā)揮作用的n型半導體區(qū)域(雜質(zhì)擴散層)由n +型半導體區(qū)域(雜質(zhì)擴散層)9b及n —型半導體區(qū)域9a形成，作為p溝
由p+型半導體、區(qū)域〖^質(zhì)擴散層)10b及p—型半導體^區(qū)域io:形成。一所
以，n溝道型MISFET及p溝道型MISFET的源極 漏極區(qū)域具有LDD(輕 摻雜漏極(Lightly doped Drain))結(jié)構(gòu)。n —型半導體區(qū)域9a相對于柵 電極8a自對準形成，n +型半導體區(qū)域9b相對于形成于柵電極8a的側(cè)壁 上的側(cè)壁ll自對準形成。p —型半導體區(qū)域10a相對于柵電極8b自對準 形成，p +型半導體區(qū)域10b相對于形成于柵電極8b的側(cè)壁上的側(cè)壁11 自對準形成。
由此，在p型阱5上形成n溝道型MISFET (金屬-絕緣體-半導體 場效應(yīng)晶體管)Qn作為場效應(yīng)晶體管。在n型阱6上形成p溝道型 MISFET (金屬-絕緣體-半導體場效應(yīng)晶體管)Qp作為場效應(yīng)晶體 管。由此得到圖7的結(jié)構(gòu)。n溝道型MISFETQn可以視為n溝道型場效應(yīng) 晶體管，p溝道型MISFETQp可以一見為p溝道型場效應(yīng)晶體管。n +型半 導體區(qū)域9b可以視為n溝道型MISFETQn的源極或漏極用半導體區(qū)域，
P
體區(qū)域。
接下來，利用自對準硅化物(salicide: Self Aligned Silicide )技 術(shù)在n溝道型MISFETQn的柵電極8a及源極 漏極區(qū)域(此處對應(yīng)于n +型半導體區(qū)域外)的表面和p溝道型MISFETQp的柵電極8b及源極 漏極區(qū)域(此處對應(yīng)于p +型半導體區(qū)域10b)的表面上形成低電阻的 金屬硅化物層(對應(yīng)于后述的金屬硅化物層41 )。以下說明該金屬硅 化物層的形成工序。
圖8是圖7之后的半導體器件制造工序中的主要部分剖面圖。圖9 是表示本實施方案的半導體器件制造工序的一部分的制造工藝流程
圖，表示在得到圖7的結(jié)構(gòu)后，利用自對準硅化物(salicide: Self Aligned Silicide)處理在柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域 10b的表面上形成金屬硅化物層(金屬 半導體反應(yīng)層)的工序的制
造工藝流程圖。圖10是硅化物材料(金屬硅化物層41形成用材料膜， 此處對應(yīng)于金屬膜12及隔離膜13)的成膜裝置的平面簡圖，圖ll是硅
化物材料的成膜工序圖(工藝流程圖)，圖12是硅化物材料的成膜裝 置中配備的干式清洗處理室的剖面簡圖，圖13是用于說明在硅化物材
料成膜裝置中配備的干式清洗處理室中的半導體晶片處理工序的處
理室剖面簡圖。圖14 圖17是圖8之后的半導體器件制造工序中的主要 部分剖面圖。需要說明的是，圖9是對應(yīng)于圖8及圖14的工序的制造工 藝流程圖，圖11是對應(yīng)于圖8的工序的制造工藝流程圖。
如上所述，得到圖7的結(jié)構(gòu)后，如圖8所示，使柵電極8a、 8b、 n + 型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面露出后，在半導體襯底l 的主面(整個表面)上，包括柵電極8a、 8b、 11+型半導體區(qū)域％及卩+ 型半導體區(qū)域10b上，利用例如濺射法形成(沉積)金屬膜12 (圖9的 步驟S1)。即，在步驟S1中，在半導體襯底l上，包括n+型半導體區(qū) 域9b及p +型半導體區(qū)域10b上，形成金屬膜12,以覆蓋柵電極8a、 8b。
然后，在金屬膜12上形成(沉積)隔離膜(第1隔離膜、應(yīng)力控 制膜、抗氧化膜、蓋帽膜(cap film) ) 13 (圖9的步驟S2)。
步驟S1 (金屬膜12沉積工序)前使用HF氣體、NF3氣體、NH3氣 體或H2氣體中的至少一種進行干式清洗處理(對應(yīng)于后述的工序P2)， 除去4冊電極8a、 8b、 n+型半導體區(qū)域9b及p+型半導體區(qū)域10b的表面 的自然氧化膜，然后，不將半導體襯底l置于大氣中(含有氧的氣氛 中)，而是進行步驟S1及步驟S2，較為理想。
金屬膜12例如由鎳(Ni)膜構(gòu)成，其厚度(沉積膜厚)例如可以 為9nm左右。除Ni(鎳)膜以外，例如也可以使用Ni - Pt合金膜(Ni 和Pt的合金膜)、Ni-Pd合金膜(Ni和Pd的合金膜)、Ni - Y合金膜 (Ni和Y的合金膜)、Ni-Yb合金膜(Ni和Yb的合金膜)、Ni - Er 合金膜(Ni和Er的合金膜)或Ni-鑭系元素合金膜(Ni和鑭系元素的 合金膜)之類鎳合金膜等作為金屬膜12。隔離膜13例如由氮化鈦(TiN ) 膜或鈦(Ti)膜構(gòu)成，其厚度(沉積膜厚)例如可以為15nm左右。隔 離膜13作為應(yīng)力控制膜(控制半導體襯底活性區(qū)域的應(yīng)力的膜)及防
止氧透過的膜發(fā)揮作用，被設(shè)置在金屬膜12上用于控制作用于半導體 襯底1上的應(yīng)力或防止金屬膜12氧化等。以下說明金屬膜12及隔離膜 1 3的優(yōu)選形成方法之 一 例。
金屬膜12及隔離膜13的成膜使用圖10所示的硅化物材料的成膜 裝置20。
如圖IO所示，成膜裝置20配置有第l搬送室21a和第2搬送室21b二 個搬送室，在第1搬送室21 a周圍通過作為開閉手段的閘岡(gate valve ) 22裝配加載互鎖真空室(load-lock chamber) 23、 24及3個室25、 26、 27,在第2搬送室21b的周圍通過作為開閉手段的閘閥22裝配2個室28、 29，為多室型裝置。另外，第l搬送室21a和第2搬送室21b之間配置2 個搬送用室30、 31。第l搬送室21a通過排氣機構(gòu)等保持規(guī)定的真空度， 在其中央部設(shè)置用于搬送半導體晶片SW的多關(guān)節(jié)臂結(jié)構(gòu)的搬送用機 器手32a。同樣，第2搬送室21b通過排氣機構(gòu)等保持規(guī)定的真空度， 在其中央部設(shè)置用于搬送半導體晶片SW的多關(guān)節(jié)臂結(jié)構(gòu)的搬送用機 器手32b。
第l搬送室21a上配置的室25、 26是進行相對高溫的加熱處理的加 熱處理用室，室27是干式清洗處理(處置)用室，第2搬送室21b上配 置的室28是利用濺射法形成金屬膜12 (例如鎳膜)的成膜用室，室29 是用'減射法形成隔離膜13 (例如氮化鈦膜)的成膜用室。利用等離子 體CVD法形成隔離膜13時，室29成為利用等離子體CVD法形成隔離膜 13 (例如鈦膜)的成膜用室。
配置在第l搬送室21a和第2搬送室21b之間的室30、 31是半導體晶 片SW在第l搬送室21a和第2搬送室21b之間進行交接的交接用室，另 外，也是用于冷卻半導體晶片SW的冷卻用室。需要說明的是，在成 膜裝置20中，僅配置在第l搬送室21a上的室為3個，僅配置在第2搬送 室21b上的室為2個，但并不限定于此，也可以補充相同用途的室或其 他用途的室。
首先，利用設(shè)置在晶片輸入輸出室33內(nèi)的搬送用機器手36將1張 半導體晶片SW從任意一個環(huán)箍(hoop) 34中取出(圖11的工序P1)，
搬送至加載互鎖真空室23或24的任一個中。環(huán)箍34是半導體晶片SW 的分批搬送用密閉收納容器，通常以25張、12張、6張等批單位收納 半導體晶片SW。環(huán)箍34的容器外壁除微細的通氣過濾器部以外為氣 密結(jié)構(gòu)，塵埃幾乎完全被排除。所以，即使在1000級的氣氛中搬送， 內(nèi)部也能保持l級的清潔度。與成膜裝置20的對接(docking)是將環(huán) 箍34的門扉安裝在入口35上，導入晶片輸入輸出室33內(nèi)部，從而在保 持潔凈的狀態(tài)下進行的。然后，將加載互鎖真空室23內(nèi)抽真空后，利 用搬送用機器手32a將半導體晶片SW從第l搬送室21a真空搬送至千 式清洗處理室27 (圖11的工序P2)。圖12表示室27的剖面簡圖。如圖 12所示，室27主要由晶片臺(wafer stage )27a、晶片升降銷(wafer lift pin) 27b、噴淋頭(shower head) 27c及遠程等離子體發(fā)生裝置27d構(gòu) 成。晶片臺27a及晶片升降銷27b具有獨立的升降機構(gòu)，可以任意控制 噴淋頭27c和半導體晶片SW的距離及半導體晶片SW和晶片臺27a的 距離。設(shè)置在晶片臺27a的上方的噴淋頭27c通常維持一定溫度，該溫 度例如為180。C。
將半導體晶片SW輸入到室27中時，如圖13(a)所示，使晶片臺 27a下降，使晶片升降銷27b上升，在晶片升降銷27b上承載半導體晶 片SW。噴淋頭27c和半導體晶片SW的距離例如設(shè)定為16.5士12.7mm, 半導體晶片SW和晶片臺27a的距離例如設(shè)定為25.4士17.8mm。
接下來，在干式清洗處理半導體晶片SW的主面時，如圖13(b) 所示，使晶片臺27a上升，使晶片升降銷27b下降，在晶片臺27a上承 載半導體晶片SW。噴淋頭27c和半導體晶片SW的距離例如設(shè)定為 17.8士5.1mm。
干式清洗處理時，在遠程等離子體發(fā)生裝置27d中，激發(fā)添加了 還原氣體例如NF3氣體及NH3氣體的Ar氣，生成等離子體，將該等離 子體導入室27內(nèi)。被導入室27內(nèi)的等離子體通過噴淋頭27c供給到半 導體晶片SW的主面上，通過等離子體與形成于硅(構(gòu)成柵電極8a、 8b的多晶硅和構(gòu)成形成了 n +型半導體區(qū)域外及口 +型半導體區(qū)域10b的 半導體襯底l的單晶硅)的表面的自然氧化膜之間發(fā)生的例如式(1)
所示的還原反應(yīng)，除去自然氧化膜。干式清洗處理時的工序條件例如
為噴淋頭溫度180。C、 NF3氣體流量14sccm、 NH3氣體流量70sccm、壓 力400Pa、等離子體功率30W。
Si02+2NF3+2NH3— ( NH4) 2SiF6 ( s ) +2N2+2H20 式(1 )
此時，由還原反應(yīng)生成的生成物((NH4) 2SiF6)殘留在半導體 晶片SW的主面上。半導體晶片SW只承載在晶片臺27a上，上述生成 物還殘留在半導體晶片SW的側(cè)面及背面的一部分。殘留在半導體晶 片S W的側(cè)面及背面的 一 部分的生成物在將半導體晶片S W搬送至其 他室等時剝落，導致污染或起塵。所以，干式清洗處理(處置)后， 通過在室27內(nèi)對半導體晶片SW實施熱處理，除去殘留在半導體晶片 SW的主面上的生成物，同時，除去半導體晶片SW的側(cè)面及背面的一 部分上殘留的生成物。
接下來，在熱處理半導體晶片SW時，如圖13(c)所示，使晶片 臺27a下降，使晶片升降銷27b上升，使半導體晶片SW接近溫度設(shè)定 為180°C的噴淋頭27c。噴淋頭27c和半導體晶片SW的距離例如設(shè)定為 3.8士2.6mm，半導體晶片SW和晶片臺27a的距離例如設(shè)定為5.9mm以 上。
熱處理時，利用噴淋頭27c的加熱溫度(180°C )加熱半導體晶片 SW。使半導體晶片SW的溫度變成100 15(TC，上述干式清洗處理(處 置)時，形成于半導體晶片SW的主面上的生成物((NH4) 2SiF6)例 如通過式(2)所示的反應(yīng)升華除去。另外，通過該熱處理，半導體 晶片S W的側(cè)面及背面也被加熱，殘留在側(cè)面及背面的 一 部分的生成 物也被除去。
(NH4 ) 2SiF6 ( s ) ~> ( NH4) 2SiF6 ( g ) 式(2 )
但是，上述千式清洗處理時，形成于半導體晶片SW上的生成物 的組成即使稍微偏離(NH4) 2SiF6,在溫度100 150。C的熱處理中， 也難以發(fā)生式(2)的反應(yīng)，導致不能完全除去生成物，在半導體晶 片SW的主面上殘留極微少的生成物。如上所述，如果半導體晶片SW 的主面上殘留微少的生成物，則使后來形成于半導體晶片SW的主面
上的金屬硅化物層(例如鎳硅化物層)的電阻不均。所以，在以后的 工序中，對半導體晶片SW實施溫度高于150。C的熱處理，除去殘留在 半導體晶片S W的主面上的微少生成物。
接下來，利用搬送用機器手32a將半導體晶片SW從干式清洗處理 室27通過第l搬送室21a真空搬送至加熱處理用室25 (或室26),承載 在配置于室25 (或室26)中的臺(stage)上(圖11的工序P3)。在室 25 (或室26)的臺上承載半導體晶片SW,由此將半導體晶片SW在規(guī) 定的溫度下加熱，升華除去在100 150。C的溫度下不升華而殘留在半 導體晶片SW的主面上的生成物。關(guān)于半導體晶片SW的主面上的溫 度，例如150 40(TC被認為是合適的范圍(當然也取決于其他條件， 并不限定于該范圍)。作為適合批量生產(chǎn)的范圍，考慮為165 35(TC, 180 220。C等以200°C為中心值的范圍被認為是最合適的。
接下來，利用搬送用機器手32a將半導體晶片SW從加熱處理用室 25 (或室26)通過第l搬送室21a真空搬送至冷卻 交接用室30 (或室 31 )，承載在配置于室30 (或室31 )中的臺上(圖11的工序P4)。通 過在室30(或室31 )的臺上承載半導體晶片SW,冷卻半導體晶片SW。
接下來，利用搬送用機器手32b將半導體晶片SW從冷卻 交接用 室30(或室31 )通過第2搬送室21b真空搬送至金屬膜12成膜用室28(圖 11的工序P5)。通過排氣機構(gòu)使室28內(nèi)達到規(guī)定的真空度、例如 1.33x10 —4a左右后，將半導體晶片SW加熱至規(guī)定溫度，以規(guī)定流量 向室28內(nèi)導入Ar氣，利用濺射法在半導體晶片SW的主面上沉積金屬 膜12 (例如鎳膜)。該金屬膜12的沉積工序?qū)?yīng)于上述步驟S1 (圖9 的步驟S1)。金屬膜12的厚度例如為9nm,成膜時的濺射條件例如為 成膜溫度40。C、 Ar氣流量13sccm。
接下來，利用搬送用機器手32b將半導體晶片SW從金屬膜12成膜 用室28通過第2搬送室21b真空搬送至隔離膜13成膜用室29 (圖ll的工 序P6)。通過排氣機構(gòu)使室29內(nèi)達到規(guī)定的真空度后，將半導體晶片 SW加熱至身見定溫度，以少見定流量向室29內(nèi)導入Ar氣及N2氣，利用濺 射法在半導體晶片SW的主面上沉積由氮化鈦膜等構(gòu)成的隔離膜13。
該隔離膜13的沉積工序?qū)?yīng)于上述步驟S2 (圖9的步驟S2)。隔離膜
13的厚度例如為15nm,成膜時的濺射條件例如為成膜溫度40。C 、 Ar 氣流量28sccm、 氮氣流量80sccm。
接下來，利用搬送用機器手32b將半導體晶片SW從隔離膜13成膜 用室29通過第2搬送室21b真空搬送至冷卻'交接用室30(或室31 )(圖 11的工序P7)。
接下來，利用搬送用機器手32a將半導體晶片SW從冷卻.交接用 室30 (或室31 )真空一般送至任意一個加載互鎖真空室23或24，再利用 搬送用機器手36將半導體晶片SW從加載互鎖真空室23或24通過晶片 輸入輸出室33返回到任意一個環(huán)箍34 (圖11的工序P8)。
需要說明的是，上述干式清洗處理中，遠程等離子體發(fā)生裝置27d 中，激發(fā)添加了還原氣體例如NF3氣體及NH3氣體的Ar氣(作為等離 子體激發(fā)用氣體，通常使用Ar氣，也可以是其他稀有氣體或它們的混 合氣體)，生成等離子體，將該等離子體導入室27內(nèi)，通過還原反應(yīng) 除去自然氧化膜。作為其他方案，可以不使用等離子體，而向室27內(nèi) 導入HF氣體和NH3氣體、或NF3氣體和NH3氣體等還原氣體，通過還 原反應(yīng)除去自然氧化膜。
另外，并不限定于遠程等離子體裝置，只要在其他特性上沒有問 題，可以使用通常的等離子體裝置。遠程等離子體具有不損傷襯底的 優(yōu)點。
使用等離子體進行處理時，并不限定于上述氣體的組合，只要是 生成氮、氫、氟各自的自由基(包括上述物質(zhì)的復合自由基)或反應(yīng) 種的氣體，并且不影響該處理即可，可以是其他氣體的組合。即，可 以適當使用氮、氫及氟自由基生成氣體(包括混合氣體)、等離子體 激發(fā)氣體和其他添加氣體等的混合氣體氣氛。
還原氣體等反應(yīng)氣體并不限定于上述氣體，可以是生成反應(yīng)種的 氣體，該反應(yīng)種在較低溫度下與硅表面的氧化膜反應(yīng)氣化。
如此形成金屬膜12及隔離膜13后，對半導體襯底l實施第l熱處理 (退火處理)(圖9的步驟S3)。步驟S3的第1熱處理優(yōu)選在惰性氣體(例如氬(Ar)氣或氦(He)氣)或氮氣(N2)氣氛中，于常壓下進 行。金屬膜12為鎳(Ni)膜時，步驟S3的第1熱處理優(yōu)選在400 500。C 下進行。例如，可以在惰性氣體或氮氣氣氛中，使用RTA(快速熱退 火(Rapid Thermal Anneal))法，在410。C左右的溫度下，對半導體 襯底進行10秒以上、l分以下的熱處理，由此進行步驟S3的第1熱處理， 為了使施加在金屬膜12的熱量均勻分布在半導體襯底1的主面的整個 區(qū)域，更優(yōu)選設(shè)定低升溫速度(3。C/秒 10。C/秒左右)。
通過步驟S3的第1熱處理，如圖14所示，使構(gòu)成柵電極8a、 8b的 多晶硅膜與金屬膜12、及構(gòu)成n +型半導體區(qū)域9b及p +型半導體區(qū)域 10b的單晶硅與金屬膜12選擇性地反應(yīng)，形成金屬 半導體反應(yīng)層即 金屬硅化物層41。本實施方案中，通過步驟S3的第1熱處理，形成由 構(gòu)成金屬膜12的金屬元素M的單硅化物(即MSi)組成的金屬硅化物 層41。通過使柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b 的各上部(上層部)與金屬膜12反應(yīng)，形成金屬硅化物層41,所以， 金屬硅化物層41形成于柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導 體區(qū)域10b的各表面(上層部)。
即，通過步驟S3的第1熱處理，^f吏構(gòu)成金屬膜12的金屬元素M和 構(gòu)成柵電極8a、 8b的多晶硅的Si (硅)反應(yīng)(M + Si—MSi)，在柵電 極8a、 8b的表面上(柵電極8a、 8b的上層部)形成由MSi構(gòu)成的金屬 硅化物層41。另外，通過步驟S3的第1熱處理，使構(gòu)成金屬膜12的金 屬元素M與n +型半導體區(qū)域9b的Si (硅)反應(yīng)(M + Si—MSi)，在n +型半導體區(qū)域外的表面上(n +型半導體區(qū)域9b的上層部)形成由MSi 構(gòu)成的金屬硅化物層41。通過步驟S3的第1熱處理，使構(gòu)成金屬膜12 的金屬元素M和p +型半導體區(qū)域10b的Si (硅)反應(yīng)(M+Si—MSi), 在p +型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部)形成 由MSi組成的金屬硅化物層41。
如上所述，在步驟S3的第1熱處理中，使(構(gòu)成)柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b (的硅)與金屬膜12選擇性 地進行反應(yīng)，形成金屬硅化物層41,在進行步驟S3的第1熱處理的階
段，金屬硅化物層41成為MSi (金屬單硅化物)相，而沒有成為M2Si (二金屬硅化物)相或MSi2 (金屬二硅化物)相。此處，MSi (金屬 單硅化物)是構(gòu)成金屬膜12的金屬元素M的單硅化物，MSi2 (金屬二 硅化物)是構(gòu)成金屬膜12的金屬元素M的二硅化物。例如，金屬膜12 是鎳(Ni)膜的情況下，在進行步驟S3的第1熱處理的階段，金屬硅 化物層41成為NiSi (鎳單硅化物)相，而沒有成為Ni2Si ( 二鎳硅化物) 相或NiSb (鎳二硅化物)相。
需要說明的是，本實施方案1及以下的實施方案2 6中，構(gòu)成金屬 膜12的金屬元素以化學式表示為M,以片假名表示為"乂夕A( metal )"。 例如，金屬膜12為鎳(Ni)膜時，上述M (構(gòu)成金屬膜12的金屬元素 M)為Ni,上述MSi (金屬單硅化物)為NiSi (鎳單硅化物)，上述 M2Si ( 二金屬硅化物)為Ni》i ( 二鎳硅化物)，上述MSiz (金屬二硅 化物)為NiSk (鎳二硅化物)。金屬膜12是Ni為98原子。/。 、 Pt為2原 子％的Ni - Pt合金膜(Nio.98Pt().Q2合金膜)時，上述M (構(gòu)成金屬膜12 的金屬元素M)是Ni及Pt (其中，如果考慮Ni和Pt的組成比，則上述 M為Nio.9sPto.02),上述MSi是Ni。.98Pt。.o2Si,上述M2Si是(Ni0.98Pt0.02) 2Si,上述MSi2是Nio.98Pto.o2Si2。金屬膜12是Ni為99原子M 、 Pd為l原子 。/o的Ni-Pd合金膜(Ni。.99Pto.(H合金膜)時，上述M (構(gòu)成金屬膜12 的金屬元素M)是Ni及Pd (其中，如果考慮Ni和Pd的組成比，則上述 M則為Ni。.99Pd固)，上述MSi是Nio.99Pdo.cnSi,上述M2Si是(Ni0.99Pd0.01 ) 2Si,上述MSi2是Ni。.99Pd。.(nSi2。金屬膜12是其他組成的合金膜時也可 以同樣地考慮。
接下來，通過進行濕式清洗處理，除去隔離膜13、和未反應(yīng)的金 屬膜12(即，未與柵電極8a、 8b、 n +型半導體區(qū)域9b或p +型半導體區(qū) 域10b反應(yīng)的金屬膜12)(圖9的步驟S4)。此時，在柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面上殘存金屬硅化物層 41。步驟S4的濕式清洗處理可以通過使用硫酸的濕式清洗、或使用硫 酸和過氧化氫水溶液的濕式清洗等進行。
接下來，對半導體襯底1實施第2熱處理(退火處理)(圖9的步
驟S5)。步驟S5的第2熱處理優(yōu)選在充滿惰性氣體(例如氬(Ar)氣 或氦(He)氣)或氮氣(N2)氣氛的環(huán)境中，于常壓下進行。步驟S5 的第2熱處理在高于上述步驟S3的第l熱處理的熱處理溫度的熱處理 溫度下進行。例如，可以在惰性氣體或氮氣氣氛中，使用RTA法對半 導體襯底1實施10秒以上、l分鐘以下的熱處理，由此進行步驟S5的第 2熱處理。
通過進行該步驟S5的第2熱處理，能穩(wěn)定金屬硅化物層41。即， 通過步驟S3的第l熱處理形成MSi相的金屬硅化物層41 ，該金屬硅化物 層41即使進行步驟S5的第2熱處理，仍然為MSi相，但通過進行步驟 S5的第2熱處理，使金屬硅化物層41內(nèi)的組成更均勻，金屬硅化物層 41內(nèi)的金屬元素M和Si的組成比以化學計量比計，更接近l: 1，能穩(wěn) 定金屬硅化物層41 。需要說明的是，MSi相的電阻率低于M2Si相及MSi2 相，在步驟S5以后(至半導體器件的制造結(jié)束)，金屬硅化物層41 也維持低電阻的MSi相，在制成的半導體器件中(即使在例如將半導 體襯底l形成獨立的半導體芯片的狀態(tài)下)，金屬硅化物層41成為低 電阻的MSi相。
如果步驟S5的第2熱處理的熱處理溫度TVf氐于步驟S3的第1熱處 理的熱處理溫度Tp則即使進行步驟S5的第2熱處理，金屬硅化物層 41也基本不變，不能表現(xiàn)穩(wěn)定金屬硅化物層41的效果，所以，使步驟 S5的第2熱處理的熱處理溫度T2高于步驟S3的第1熱處理的熱處理溫 度1\ (T2〉TJ 。通過在高于步驟S3的第l熱處理的熱處理溫度Ti的熱 處理溫度丁2 (即T2〉TJ下進行步驟S5的第2熱處理，能使金屬硅化 物層41內(nèi)的組成均勻化，使金屬硅化物層41內(nèi)的金屬元素M和Si的組 成比以化學計量比計更接近l: 1,從而穩(wěn)定金屬硅化物層41。
但是，本發(fā)明人經(jīng)研究發(fā)現(xiàn)如果步驟S5的第2熱處理的熱處理溫 度T2過高，則步驟S5的第2熱處理導致構(gòu)成金屬硅化物層41的金屬元 素M過度擴散，MSi2 (金屬二硅化物)容易從金屬硅化物層41向溝道 部異常生長。另外，還發(fā)現(xiàn)有可能形成不需要的MSi2部分，使每個場 效應(yīng)晶體管的金屬硅化物層41的電阻不均。 因此，在本實施方案中，使步驟S5的第2熱處理的熱處理溫度丁2 低于構(gòu)成金屬膜12的金屬元素M的二硅化物即MSi2 (金屬二硅化物) 的晶格大小(晶格常數(shù))和半導體襯底l的晶格大小(晶格常數(shù))一 致的溫度丁3(第1溫度)(T3〉T2)。由此，在進行步驟S5的第2熱處 理時，可以抑制或防止MSi2 (金屬二硅化物)從金屬硅化物層41向溝 道部異常生長，并且，可以抑制或防止不需要的MSi2部分的形成，從 而降低各金屬硅化物層41的電阻不均。之后對此進行詳細說明。 由此在n溝道型MISFETQn的柵電極8a及源極 漏極區(qū)域(n +型半 導體區(qū)域9b)的表面(上層部)、和p溝道型MISFETQp的柵電極8b 及源極 漏極區(qū)域(p +型半導體區(qū)域10b)的表面(上層部)形成由 MSi (金屬單硅化物)組成的金屬硅化物層41。另外，金屬硅化物層 41的膜厚取決于金屬膜12的膜厚，金屬膜12的膜厚例如為9nm左右時， 金屬硅化物層41的膜厚例如為19nm左右。 接下來，如圖15所示，在半導體襯底1的主面上形成絕緣膜42。 即，在半導體襯底l上，包括金屬硅化物層41上，形成絕緣膜42，以 覆蓋柵電極8a、 8b。絕緣膜42例如由氮化硅膜構(gòu)成，可以通過成膜溫 度(村底溫度)45(TC左右的等離子體CVD法等形成。然后在絕緣膜 42上形成厚度大于絕緣膜42的絕緣膜43。絕緣膜43例如由氧化硅膜等 構(gòu)成，可以使用TEOS (Tetraethoxy silane:四乙氧基硅烷，也稱為原 硅酸四乙基酯(Tetra Ethyl Ortho Silicate ))，通過成膜溫度450。C左 右的等離子體CVD法等形成。由此形成由絕緣膜42、 43構(gòu)成的層間絕 緣膜。然后，通過CMP法對絕緣膜43的表面進行研磨等，使絕緣膜43 的上面平坦。即使由于基底不平坦，在絕緣膜42的表面形成凹凸形狀， 也可以通過利用CMP法研磨絕緣膜43的表面來得到其表面平坦化的 層間絕緣膜。 接下來，如圖16所示，使用形成于絕緣膜43上的光致抗蝕劑圖案 (圖中未示出)作為蝕刻掩模，干蝕刻絕緣膜43、 42，由此在絕緣膜 42、 43上形成接觸孔(貫通孔、孔)44。此時，首先在與絕緣膜42相 比絕緣膜43容易被蝕刻的條件下干蝕刻絕緣膜43,以絕緣膜42作為蝕
刻阻止(EtchingStopper)膜，在絕緣膜43上形成接觸孔44后，在與絕緣 膜43相比絕緣膜42容易被蝕刻的條件下干蝕刻除去接觸孔44的底部 的絕緣膜42。在接觸孔44的底部，露出半導體襯底l的主面的一部分、 例如n +型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面上的金屬硅化物 層41的一部分或柵電極8a、 8b的表面上的金屬硅化物層41的一部分 等。
接下來，在接觸孔44內(nèi)形成由鴒(W)等構(gòu)成的栓塞(plug)(連 接用導體部、埋入式栓塞、埋入式導體部)45。為了形成栓塞45，例 如，在絕緣膜43上，包括接觸孔44的內(nèi)部(底部及側(cè)壁上)，通過成 膜溫度(襯底溫度)450。C左右的等離子體CVD法形成隔離導體膜45a (例如鈦膜、氮化鈦膜或它們的層合膜)。然后，通過CVD法等在隔 離導體膜45a上形成由鎢膜等構(gòu)成的主導體膜45b,以填埋接觸孔44， 利用CMP法或蝕刻法等除去絕緣膜43上不需要的主導體膜45b及隔離 導體膜45a,由此能形成栓塞45。形成于柵電極8a、 8b、 n+型半導體 區(qū)域9b或p +型半導體區(qū)域10b上的栓塞45在其底部與柵電極8a、 8b、 n +型半導體區(qū)域外或？ +型半導體區(qū)域1013的表面上的金屬硅化物層41 連接，從而進行電連接。
接下來，如圖17所示，在埋入了栓塞45的絕緣膜43上，依次形成 阻止絕緣膜51及布線形成用絕緣膜52。阻止絕緣膜51是在對絕緣膜52 進行溝加工時阻止蝕刻的膜，并使用相對于絕緣膜5 2具有蝕刻選擇比 的材料。阻止絕緣膜51例如可以是通過等離子體CVD法形成的氮化硅 膜，絕緣膜52例如可以是通過等離子體CVD法形成的氧化硅膜。另夕卜， 在阻止絕緣膜51和絕緣膜5 2上形成以下說明的第1層布線。
接下來，利用單鑲嵌(single damascene)法形成第l層布線。首 先，以抗蝕劑圖案(圖中未示出)為掩模進行干蝕刻，在絕緣膜52及 阻止絕緣膜51的規(guī)定區(qū)域形成布線溝53后，在半導體襯底1的主面上 (即絕緣膜52上，包括布線溝的底部及側(cè)壁)形成隔離導體膜(阻擋 金屬膜)54。隔離導體膜54例如可以使用氮化鈦膜、鉭膜或氮化鉭膜 等。接下來，利用CVD法或濺射法等在隔離導體膜54上形成銅的種子 層(seed layer ),進一步使用電解鍍法等在種子層上形成銅鍍膜。由 銅鍍膜填埋布線溝53的內(nèi)部。然后，利用CMP法除去布線溝53以外的 區(qū)域的銅鍍膜、種子層及阻擋金屬膜54，形成以銅為主導電材料的第 l層布線55。布線55通過栓塞45與n溝道型MISFETQn及p溝道型 MISFETQp的源極或漏極用n +型半導體區(qū)域9b及p+型半導體區(qū)域10b、 柵電極8a、 8b等電連接。然后，利用雙鑲嵌(dual damascene)法形 成第2層布線，此處省略圖示及其說明。接下來，更詳細地說明本實施方案的效果。圖18是表示比較例的 半導體器件中NiSi層141b的形成工序的工藝流程圖，對應(yīng)于本實施方 案的圖9。圖19 圖21是比較例的半導體器件制造工序中的主要部分剖 面圖。圖22是比較例的半導體器件制造工序中的主要部分剖面圖，表 示形成了對應(yīng)于圖21的工序階段的n溝道型MISFET的區(qū)域。圖18 圖22的比較例的半導體器件中，相當于本實施方案的金屬
外，與本實施方案的半導體器件相同地制造。
制造比較例的半導體器件時，得到相當于本實施方案的上述圖7 的結(jié)構(gòu)之后，如圖19所示，在半導體襯底l的主面上，包括柵電才及8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b上，沉積Ni膜112(相當 于本實施方案的金屬膜12)(圖18的步驟S101 )。然后，在Ni膜112 上沉積氮化鈦膜113 (相當于本實施方案的隔離膜13)(圖18的步驟 S102)。然后，如圖20所示，利用RTA法在320。C左右下進行30秒左 右熱處理，由此使(構(gòu)成)柵電極8a、 8b、 n+型半導體區(qū)域9b及p+型 半導體區(qū)域10b (的硅)與Ni膜112選擇性地反應(yīng)，從而在柵電極8a、 8b、 n +型半導體區(qū)域9b及p+型半導體區(qū)域10b的表面上形成Ni2Si (二 鎳硅化物)層141a (圖18的步驟S103)。接下來，通過進行濕式清洗處理，除去氮化鈦膜113和未反應(yīng)的 Ni月莫112 (圖18的步驟S104)后，利用RTA法在550。C左右進行30秒左 右熱處理(圖18的步驟S105)。 -使Ni2Si層141a和柵電極8a、 8b、 n + 型半導體區(qū)域9b及p +型半導體區(qū)域10b的硅(Si)在步驟S105的熱處理
中進一步反應(yīng)(進行Ni2Si十Si—2NiSi的反應(yīng))，如圖21所示，在柵 電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面上形成 由與Ni2Si相相比穩(wěn)定且為低電阻率的NiSi相構(gòu)成的NiSi層141b。即， 通過前面的步驟S103的熱處理形成Ni2Si相(Ni2Si層141a),使其在 其后的步驟S105的熱處理中變成NiSi相(NiSi層141b)。然后，比較 例的半導體器件也與本實施方案相同地形成絕緣膜42、 43、接觸孔44、 栓塞45、阻止絕緣膜51、絕緣膜52及布線55,這里省略其圖示及說明。 由此制造比較例的半導體器件。
形成鈷硅化物時，Si(硅)為擴散種，通過Si向Co膜中移動，形 成鈷硅化物，而在形成鎳硅化物時，Ni(鎳)為擴散種，通過Ni(鎳) 向珪區(qū)域側(cè)移動，形成鎳硅化物。
本發(fā)明人仔細研究如上所述制造的比較例的半導體器件，發(fā)現(xiàn) NiSi2 (鎳二硅化物)容易從NiSi層141b向溝道部異常生長。圖22中將 NiSi2容易異常生長的區(qū)域模式地表示為NiSi2異常生長區(qū)域141c。上述
面觀察及剖面的組成分析等)得到確認。并且還發(fā)現(xiàn)如果NiSi2從NiSi 層141b向溝道部異常生長，則導致MISFET的源極 漏極之間的漏電 流增大，或者導致源極'漏極區(qū)域的擴散電阻增大。
所以，在本實施方案中，如上所述，步驟S1是在半導體襯底1的 主面上，包括柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b 上，沉積金屬膜12,然后進行步驟S2，即在金屬膜12上沉積隔離膜13, 然后進行作為步驟S3的第1熱處理，通過該第l熱處理，形成MSi(金 屬單硅化物)相的金屬硅化物層41。即，通過步驟S3的第1熱處理， 使(構(gòu)成)柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b (的硅)與金屬膜12選擇性地反應(yīng)，形成金屬硅化物層41,在進行該 步驟S3的第1熱處理的階段，金屬硅化物層41不是M2Si (二金屬硅化 物)相或MSi2 (金屬二硅化物)相，而是MSi (金屬單硅化物)相。 例如，金屬膜12為鎳(Ni)膜時，在進行步驟S3的第1熱處理的階段， 金屬硅化物層41不是Ni2Si ( 二鎳硅化物)相或NiSi2 (鎳二硅化物)
相，而是NiSi (鎳單硅化物)相。因此，在本實施方案中，在高于上
述比較例的步驟S103的熱處理溫度的熱處理溫度下進行步驟S3的第1 熱處理。金屬膜12為鎳(Ni)膜時，步驟S3的第1熱處理的熱處理溫 度優(yōu)選在400 500。C的范圍內(nèi)，例如可以設(shè)為410。C。
在半導體襯底上形成p +型硅區(qū)域及n +型硅區(qū)域，在其上形成
10nm左右的Ni膜及15nm左右的TiN (氮化鈦)膜，然后通過熱處理使 Ni膜和p +型硅區(qū)域及n+型硅區(qū)域反應(yīng)，形成鎳硅化物層，除去未反應(yīng) 的Ni膜及TiN膜，圖23是表示此時形成的鎳硅化物層的薄層電阻(sheet resistance)的熱處理溫度依賴性的曲線。圖23的曲線的橫軸對應(yīng)于通 過熱處理使1^膜和？ +型硅區(qū)域及!1 +型硅區(qū)域反應(yīng)的熱處理溫度，圖23 的曲線的縱軸對應(yīng)于通過該熱處理形成的鎳硅化物層的薄層電阻值。 圖23所進行的熱處理是利用RTA進行30秒左右。另外，圖23的曲線中， 用白圓圈(p +型硅區(qū)域+ Ni膜)表示通過熱處理使Ni膜和p+型硅區(qū)域 反應(yīng)形成的鎳硅化物層的薄層電阻值，用黑圓圏(n +型硅區(qū)域+ Ni 膜)表示通過熱處理使Ni膜和n +型硅區(qū)域反應(yīng)形成的鎳硅化物層的薄 層電阻值。
如圖23的曲線所示，對于鎳硅化物層，NiSi (鎳單硅化物)相時 的薄層電阻低于Ni2Si(二鎳硅化物)相(Ni2Si相時為30n/口左右、NiSi 相時為10Q/口左右)。由圖23的曲線圖可知，如果熱處理溫度低，則 形成的鎳硅化物層為高電阻的Ni2Si相，如果提高熱處理溫度，則形成 的鎳硅化物層變成低電阻的NiSi相。另外，與通過熱處理使Ni膜和n + 型硅區(qū)域反應(yīng)形成的鎳硅化物層(對應(yīng)于圖23中黑圓圈表示的曲線) 相比，通過熱處理使Ni膜和p +型硅區(qū)域反應(yīng)形成的鎳硅化物層(對應(yīng) 于圖23中白圓圈表示的曲線)從Ni2Si相變成NiSi相的溫度低(即，能 夠在更低的熱處理溫度下形成NiSi相)。熱處理溫度為400。C以上時， p +型硅區(qū)域及n +型硅區(qū)域中的任一 區(qū)域均能形成NiSi相的鎳硅化物 層。
上述比較例中，為了通過步驟S103的熱處理形成Ni2Si層141a,步 驟S103的熱處理溫度低于形成NiSi相的溫度，例如為320。C左右。而
在本實施方案中，為了通過步驟S3的第l熱處理形成MSi相金屬硅化物 層41,而不形成M2Si相金屬硅化物層41，步驟S3的第1熱處理在能形 成MSi相的熱處理溫度(高于能形成MSi相的最低熱處理溫度的溫度) 下進行。例如金屬膜12為鎳(Ni)膜時，由圖23可知，步驟S3的第1 熱處理優(yōu)選在400。C以上的溫度下進行，例如在410。C左右下進行。由 此，在進行步驟S3的第1熱處理的階段，可以使金屬硅化物層41為MSi (金屬單硅化物)相，而不是M2Si (二金屬硅化物)相。
但是，步驟S3的第1熱處理中，隨著金屬元素M的移動，發(fā)生M + Si—MSi的反應(yīng)，由于金屬元素M為容易移動的狀態(tài)，所以，如果 熱處理溫度過高，則即使存在隔離膜13，也有可能導致金屬元素M過 度擴散(移動)，部分形成MSi2 (金屬二硅化物)。另外，如果步驟 S3的第1熱處理的熱處理溫度高于從MSi相變成MSb相的溫度，則導 致金屬硅化物層41全體變成MSi2相。因此，例如金屬膜12為鎳(Ni) 膜時，步驟S3的第1熱處理的熱處理溫度優(yōu)選為500。C以下，較優(yōu)選為 450。C以下，由此能夠防止在形成由MSi組成的金屬石圭化物層41時形成 MSi2。所以，金屬膜12為鎳(Ni)膜時，步驟S3的第1熱處理的熱處 理溫度優(yōu)選在400 500。C的范圍內(nèi)。
進行伴有金屬元素M擴散(移動)引起的反應(yīng)的熱處理時，金屬 元素M異常擴散，容易發(fā)生MSi2從金屬硅化物層向溝道部的異常生 長。在本實施方案中，在步驟S3的第1熱處理中，由于發(fā)生伴隨金屬 元素M的移動的M+ Si—MSi的反應(yīng)，金屬元素M為容易移動的狀態(tài)， 所以，金屬元素M有可能異常擴散，進而發(fā)生MSi2從金屬硅化物層41 向溝道部異常生長，但隔離膜13防止上述情況的發(fā)生。
即，上述比較例是在鎳硅化物層沒有被隔離膜覆蓋的狀態(tài)下，進 行鎳硅化物層發(fā)生相變化(使Ni2Si層141a變成NiSi層141b)之類的熱 處理(上述步驟S105的熱處理)，導致在形成NiSi相時表面存在氧(0 )。 因此，氧引起的缺陷增加，通過產(chǎn)生的缺陷，Ni變得容易擴散，從而 促使在用于形成NiSi層141b的熱處理中NiSi2異常生長。
而在本實施方案中，通過步驟S3的第l熱處理形成由MSi組成的金
屬硅化物層41時，隔離膜13抑制或防止氧(0)的透過，從而能夠防
止向金屬硅化物層41供給氧(0)。由此，通過步驟S3的第1熱處理形 成由MSi構(gòu)成的金屬硅化物層41時，能夠抑制或防止產(chǎn)生氧導致的缺 陷，并能夠抑制或防止通過氧導致的缺陷使金屬元素M發(fā)生擴散。所 以，能夠抑制或防止在步驟S3的第l熱處理時MSi2從金屬硅化物層41 向溝道部異常生長。為了提高上述效果，隔離膜13優(yōu)選為不透過(難 以透過)氧(0)的膜，即隔離膜13優(yōu)選為無透氧性的膜，作為這樣 的隔離膜13,優(yōu)選氮化鈦(TiN)膜或鈦(Ti)膜。
在本實施方案中，隔離膜13優(yōu)選為使半導體襯底1產(chǎn)生拉伸應(yīng)力 的膜。即，在將使半導體襯底1產(chǎn)生拉伸應(yīng)力的膜即隔離膜13設(shè)置在 金屬膜12上的狀態(tài)下，進行步驟S3的第1熱處理，使金屬膜12和硅區(qū) 域(柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b)反應(yīng)， 形成MSi相的金屬硅化物層41。
在半導體襯底l的晶格大小接近MSi2 (金屬二硅化物)的晶格大 小的狀態(tài)下，進行伴有金屬元素M擴散(移動)引起的反應(yīng)的熱處理 時，在金屬元素M和Si (構(gòu)成半導體襯底l的Si)的晶格間容易發(fā)生置 換，所以，熱處理中金屬元素M容易異常擴散，MSb容易從金屬硅化 物層41向溝道部異常生長。
而在本實施方案中，通過在形成了使半導體襯底l產(chǎn)生拉伸應(yīng)力 的隔離膜13的狀態(tài)下，進行步驟S3的第1熱處理，由此與沒有隔離膜 13的情形相比，能夠在隔離膜13產(chǎn)生的拉伸應(yīng)力的作用下，增大半導 體襯底1的晶格大小，可以增大半導體襯底1的晶格大小和MSi2 (金屬 二硅化物)的晶格大小之差。因此，能夠抑制或防止在步驟S3的第1 熱處理時MSi—人金屬硅化物層41向溝道部異常生長。
另外，在本實施方案中，如上所述，進行步驟S3的第1熱處理形 成MSi相的金屬硅化物層41后，作為步驟S4進行濕式清洗處理，由此 除去隔離膜13、未反應(yīng)的金屬膜12，然后作為步驟S5進行第2熱處理。 在本實施方案中，在進行步驟S3的第1熱處理的階段，金屬硅化物層 41已經(jīng)變成MSi相，即使進行步驟S5的第2熱處理，金屬硅化物層41
也仍然為MSi相，在步驟S5的第2熱處理前后，金屬硅化物層41的相 (MSi相)不變。與比較例的步驟S105的熱處理不同，本實施方案的 步驟S5的第2熱處理不是為了使金屬硅化物層41發(fā)生相變化(從MsSi 相變成MSi相)而進行的處理，而是為了穩(wěn)定金屬硅化物層41而進行 的穩(wěn)定化退火。在步驟S5的第2熱處理后、至半導體器件的制造結(jié)束 (例如，至切割半導體襯底l形成獨立的半導體芯片)，不使半導體 襯底1的溫度高于步驟S5的第2熱處理的熱處理溫度T2。即，在步驟S5 的第2熱處理之后的各種加熱工序(例如，各種絕緣膜或?qū)w膜的成 膜工序之類的伴隨半導體襯底l的加熱的工序)中，不使半導體襯底l 的溫度高于步驟S5的第2熱處理的熱處理溫度T2，在步驟S5的第2熱處 理后，不進行使半導體襯底1的溫度高于第2熱處理的熱處理溫度丁2的 處理。換言之，預先使步驟S5的第2熱處理的熱處理溫度T2高于步驟 S5之后的所有加熱工序(例如各種絕緣膜或?qū)w膜的成膜工序之類的 伴隨半導體襯底1的加熱的工序)中的半導體襯底1的加熱溫度。由此， 能夠防止步驟S5之后的工序中的加熱(例如各種絕緣膜或?qū)w膜的成 膜工序)使得構(gòu)成金屬硅化物層41 (MSi相)的金屬元素M擴散到半 導體襯底l(柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b) 中導致MISFET的特性變化的情況。
在與本實施方案不同的不進行步驟S5的第2熱處理的情況下，根 據(jù)其后的加熱工序(例如各種絕緣膜或?qū)w膜的成膜工序之類的伴隨 半導體襯底l的加熱的工序)的條件，金屬硅化物層41的特性有可能 發(fā)生變化，所以，必須慎重管理或重新設(shè)計伴隨半導體襯底l的加熱 的工序。而在本申請發(fā)明中，因為通過進行步驟S5的熱處理穩(wěn)定金屬 珪化物層41,所以能夠抑制或防止由步驟S5之后的加熱工序(例如各 種絕緣膜或?qū)w膜的成膜工序之類的伴隨半導體襯底1的加熱的工 序)的條件導致的金屬硅化物層41的特性變化，并容易進行伴隨半導 體襯底1的加熱的工序的管理或重新設(shè)計。
優(yōu)選預先使步驟S5的第2熱處理的熱處理溫度T2高于步驟S5之后 的所有加熱工序(例如各種絕緣膜或?qū)w膜的成膜工序之類的伴隨半導體襯底l的加熱的工序)中的半導體襯底l的加熱溫度，由此能夠在 步驟S5之后不進行使半導體襯底1的溫度高于第2熱處理的熱處理溫
度丁2的處理。如果這樣，金屬硅化物層41的特性就不會受步驟S5之后
的加熱工序(例如各種絕緣膜或?qū)w膜的成膜工序之類的伴隨半導體 襯底l的加熱的工序)的條件的變化的影響。所以，極容易管理或重
新設(shè)計步驟S5之后的伴隨半導體襯底1的加熱的工序。
如上所述，通過進行步驟S5的第2熱處理，能得到金屬硅化物層 41的穩(wěn)定化效果和防止特性變化的效果等。
在步驟S3的第1熱處理中，由于發(fā)生M+Si—MSi的反應(yīng)，因此金 屬元素M大量擴散(移動)到硅區(qū)域(柵電極8a、 8b、 n+型半導體區(qū) 域9b及p +型半導體區(qū)域10b)中，與之相比，在步驟S5的第2熱處理中， 由于不發(fā)生上述反應(yīng)(M+Si—MSi),所以金屬硅化物層41中的金 屬元素M難以擴散(移動)至硅區(qū)域中。另外，步驟S3的第1熱處理 在形成了金屬膜12的狀態(tài)下進行，所以由金屬膜12供給金屬元素M, 但步驟S5的第2熱處理在除去了金屬膜12的狀態(tài)下進行，所以不再供 給金屬元素M。因此，為了提高進行了步驟S3的第1熱處理的階段的 MSi相的金屬硅化物層41的穩(wěn)定性，通過步驟S5的第2熱處理提高MSi 相的金屬硅化物層41的穩(wěn)定性與提高步驟S3的第1熱處理相比，能夠 有效地防止MSi2從最終的金屬硅化物層41向溝道部異常生長。
但是，根據(jù)本發(fā)明人的研究發(fā)現(xiàn)，步驟S5的第2熱處理中，根據(jù) 熱處理溫度丁2的不同，構(gòu)成金屬硅化物層41的金屬元素M也有可能過 度擴散，使MSi2 (金屬二硅化物)從金屬硅化物層41向溝道部異常生 長。另外，根據(jù)本發(fā)明人的研究還發(fā)現(xiàn)，根據(jù)步驟S5的第2熱處理的 熱處理溫度丁2的不同，有可能形成不需要的MSi2部分，從而使每個場 效應(yīng)晶體管中金屬硅化物層41的電阻不均。下面詳細說明該步驟S5 的第2熱處理的熱處理溫度T2 。
步驟S5的第2熱處理的熱處理溫度丁2如果低于步驟S3的第1熱處 理的熱處理溫度T,,則即使進行步驟S5的第2熱處理，金屬硅化物層 41也基本不變，無法得到金屬硅化物層41的穩(wěn)定化效果，所以，必須
使步驟S5的第2熱處理的熱處理溫度丁2高于步驟S3的第l熱處理的熱
處理溫度T! (T2〉TJ 。通過使步驟S5的第2熱處理的熱處理溫度丁2 高于步驟S3的第1熱處理的熱處理溫度T！ (T2〉T,)，能夠通過步驟 S5的第2熱處理使金屬硅化物層41內(nèi)的組成更均勻，金屬硅化物層41 內(nèi)的金屬元素M和Si的組成比以化學計量比計更接近l: 1,進而能夠 穩(wěn)定金屬硅化物層41。通過穩(wěn)定金屬硅化物層41,能抑制MISFET的 源極 漏極之間的漏電流等。
但是，如果步驟S5的第2熱處理的熱處理溫度T2過高，則步驟S5 的第2熱處理使得構(gòu)成金屬硅化物層41的金屬元素M過度擴散，導致 MSi2 (金屬二硅化物)容易從金屬硅化物層41向溝道部異常生長。即， 如果步驟S5的第2熱處理的熱處理溫度T2過高，則導致發(fā)生上述圖22 中NiSi2異常生長區(qū)域141c所表示的MSi2(金屬二硅化物)的異常生長。 根據(jù)本發(fā)明人的實驗(半導體器件的剖面觀察及剖面的組成分析等) 確認了步驟S5的第2熱處理的熱處理溫度T2導致MSi2(金屬二硅化物) 從金屬硅化物層41向溝道部異常生長。該MSi2 (金屬二硅化物)從金 屬硅化物層41向溝道部的異常生長如上所述導致場效應(yīng)晶體管的源 極.漏極之間的漏電流增大，或者導致源極 漏極區(qū)域的擴散電阻增 大，所以，為了提高場效應(yīng)晶體管的性能和可靠性，必須防止MSi2 (金屬二硅化物)從金屬硅化物層41向溝道部的異常生長。
本發(fā)明人研究了步驟S5的第2熱處理和MSi2 (金屬二硅化物)從 金屬硅化物層41向溝道部的異常生長的關(guān)系，獲得以下發(fā)現(xiàn)。即，使 步驟S5的第2熱處理的熱處理溫度T2低于構(gòu)成金屬膜12的金屬元素M 的二硅化物即MSb (金屬二硅化物)的晶格大小(晶格常數(shù))和半導 體襯底l的晶格大小(晶格常數(shù)) 一致的溫度丁3 (T2<T3)極有效地防 止了MSi2 (金屬二硅化物)從金屬硅化物層41向溝道部異常生長。這 是由于熱處理中，如果處于半導體襯底l和MSi2 (金屬二硅化物)的 晶格大小(晶格常數(shù))一致的狀態(tài)，則容易發(fā)生MSi2(金屬二硅化物) 從金屬硅化物層41向溝道部的異常生長。需要說明的是，本申請中晶 格大小是指晶格常數(shù)(單位晶格的長度)。
即，如果半導體襯底l的晶格大小遠離MSi2 (金屬二硅化物)的
晶格大小，則即使進行步驟S5的第2熱處理，金屬元素M和Si的晶格之 間也難以發(fā)生耳又代，所以，金屬元素M難以/人MSi相的金屬^5圭化物層 41擴散至半導體襯底區(qū)域(單晶硅區(qū)域)，進而難以生成MSb (金屬 二硅化物)部分。相反，如果半導體襯底l的晶格大小接近MSi2 (金 屬二硅化物)的晶格大小，則金屬元素M和Si的晶格之間容易發(fā)生置 換，所以在熱處理的作用下，金屬元素M容易從MSi相的金屬硅化物 層41擴散至半導體襯底區(qū)域(單晶硅區(qū)域)，進而容易生成MSi2(金 屬二硅化物)部分。因此，進行步驟S5的第2熱處理時，只要不處于 半導體襯底l和MSi2 (金屬二硅化物)的晶格大小(晶格常數(shù)) 一致 的狀態(tài)，就能夠抑制或防止MSi2 (金屬二硅化物)從金屬硅化物層41 向溝道部的異常生長。
所以，在本實施方案中，使步驟S5的第2熱處理的熱處理溫度T2 低于MSi2 (金屬二硅化物)的晶格大小和半導體襯底l的晶格大小一 致的溫度Ts (T2<T3)，由此，在進行步驟S5的第2熱處理時，能夠 不處于半導體襯底l和MSi2 (金屬二硅化物)的晶格大小一致的狀態(tài)。 由此，通過步驟S5的第2熱處理，能夠抑制或防止MSb (金屬二硅化 物)從金屬硅化物層41向溝道部的異常生長，并能防止在制成的半導 體器件中產(chǎn)生從金屬硅化物層41到溝道部的MSi2 (金屬二硅化物)的 異常生長區(qū)域。
接下來，對半導體襯底l為單晶硅(Si)襯底、金屬膜12為鎳(Ni) 膜、金屬硅化物層41為鎳硅化物(NiSi)層時的適用例進行更具體的 說明。此種情況下，上述金屬元素M為Ni (鎳)，上述MSi成為NiSi (鎳單硅化物)，上述MSi2成為NiSi2 (鎳二硅化物)。
圖24是表示單晶硅(Si)和NiSi2 (鎳二硅化物)的晶格大小的溫 度依賴性的曲線圖。圖24的曲線的橫軸對應(yīng)于溫度，圖24的曲線的縱 軸對應(yīng)于晶格大小或后述的晶格大小的失配(mismatch) a。圖24的 曲線中，用實線表示單晶硅(Si)的晶格大小(對應(yīng)于晶格常數(shù)、后 述的晶格大小Ls或長度L,)的溫度依賴性，用點劃線表示NiSi2 (鎳二
硅化物)的晶格大小(對應(yīng)于晶格常數(shù)、后述的晶格大小LM或長度L2) 的溫度依賴性。另外，用虛線表示單晶硅(Si)的晶格大小和NiSi2 (鎳二硅化物)的晶格大小的失配(X的溫度依賴性。
單晶硅(Si)和NiSi2 (鎳二硅化物)隨溫度的上升均膨脹，但兩
者的線膨脹系數(shù)(熱膨脹系數(shù))不同。如圖24的曲線所示，單晶硅(Si) 在室溫下的晶格大小大于NiSb (鎳二硅化物)，但NiSk (鎳二硅化 物)的線膨脹系數(shù)大于單晶硅(Si),所以，隨溫度從室溫升高，單 晶硅(Si)和NiSb (鎳二硅化物)的晶格大小之差逐漸縮小。并且， 在溫度丁4時結(jié)晶硅(Si)和NiSh (鎳二硅化物)的晶格大小(晶格常 數(shù))一致。如果溫度高于溫度丁4,則NiSi2 (鎳二硅化物)的晶格大小 大于單晶硅(si)。單晶硅(Si)和NiSh (鎳二硅化物)的晶格大小 一致的溫度T4約為590。C (T4 = 590°C)。
如果半導體襯底l的晶格大小遠離NiSi2 (鎳二硅化物)的晶格大 小，則即使進行步驟S5的第2熱處理，在Ni和Si的晶格之間也難以發(fā) 生置換，所以，Ni難以從NiSi相的鎳硅化物層(金屬硅化物層41 )擴 散至半導體襯底區(qū)域(單晶硅區(qū)域)，進而難以生成NiSi2 (鎳二硅化 物)部分。但是，如果與本實施方案不同，步驟S5的第2熱處理的熱 處理溫度丁2為溫度丁4以上(T2^T4),則在步驟S5的第2熱處理時，當 半導體襯底1的溫度達到溫度丁4，發(fā)生構(gòu)成半導體襯底l的單晶硅(Si) 的晶格大小與NiSi2 (鎳二硅化物)的晶格大小一致的狀態(tài)。此時， Ni和Si的晶格之間容易發(fā)生置換，導致Ni從鎳硅化物層(金屬硅化物 層41 )擴散至單晶硅區(qū)域(半導體村底區(qū)域)，促進NiSb (鎳二硅化 物)的異常生長。
因此，在本實施方案中，半導體襯底l為單晶硅(Si)襯底、且 金屬膜12為Ni膜時，使步驟S5的第2熱處理的熱處理溫度T2低于溫度 T4(T2<T4)。由此，在步驟S5的第2熱處理時，第2熱處理從開始至 結(jié)束，構(gòu)成半導體襯底1的單晶硅(Si)的晶格大小 一直大于NiSi2 (鎳 二硅化物)的晶格大小，難以發(fā)生構(gòu)成半導體襯底l的單晶硅(Si) 的晶格大小與NiSh (鎳二硅化物)的晶格大小一致的狀態(tài)。所以，能夠抑制或防止在步驟S5的第2熱處理中NiSi2 (鎳二硅化物)從NiSi相 的鎳硅化物層(金屬硅化物層41)向溝道部異常生長。如上所述，單晶硅(Si)和NiSb (鎳二硅化物)的晶格大小(晶 格常數(shù)) 一致的溫度T4約為590。C (T4 = 590°C),所以，在半導體襯 底l為單晶硅(Si)襯底、且金屬膜12為鎳(Ni)膜時，使步驟S5的 第2熱處理的熱處理溫度T2低于溫度T4即590。C (T2<T4= 590°C )。接下來，更具體地說明半導體襯底l為單晶硅(Si)襯底、金屬 膜12為鎳(Ni)和鉑(Pt)的合金膜、即Ni-Pt合金膜、金屬硅化物 層41為鎳鉑硅化物(Ni卜xPtxSi)層時的適用例。此種情況下，上述金 屬元素M為Ni及Pt，上述MSi為Ni"xPtxSi，上述MSi2為Ni,-xPtxSi2。圖25是表示單晶硅(Si)和Ni"xPtxSi2的晶格大小的溫度依賴性 的曲線，對應(yīng)于上述圖24。圖25的曲線的橫軸對應(yīng)于溫度，圖25的曲 線的縱軸對應(yīng)于晶格大小或后述的晶格大小的失配a。圖25的曲線中， 用實線表示單晶硅(Si)的晶格大小(對應(yīng)于晶格常數(shù)、后述的晶格 大小Ls或長度Lj的溫度依賴性，用點劃線表示Ni卜xPtxSi2的晶格大 小(對應(yīng)于晶格常數(shù)、后述的晶格大小LM或長度L2)的溫度依賴性。 另外，用虛線表示單晶硅(Si)的晶格大小和Ni, —xPtxSb的晶格大小 的失配a的溫度依賴性。但是，圖25的曲線所表示的是NirxPtxSi2中x =0.02的情形，即Nh-xPtxSi2為Ni。.98Pto.。2Si2的情形。如上所述，N"— xPtxSi2的x為x二0.02時，對應(yīng)于構(gòu)成金屬膜12的Ni-Pt合金膜中的Pt的 比率為2.0原子％ (Ni的比率為98原子。/。)、即金屬膜12為Ni。.9sPto.02 合金膜的情形。圖25中所示的單晶硅(Si)的晶格大小的溫度依賴性與上述圖24 中的單晶硅(Si)的晶格大小的溫度依賴性相同。另 一方面，Nh - xPtxSi2 的晶格大小(室溫下的晶格大小)可以使用Vegard定理(Vegard法則) 求出。NiSi2的Ni位點的一部分(此處相對于Ni的位點為2。/c))被Pt置 換，比較圖24及圖25可知，Nio.9sPto.o2Si2的晶格大小(室溫下的晶格大 小)大于NiSi2的晶格大小(室溫下的晶格大小)。并且，Pt含有率小 時，例如Ni!-xPtxSi2中x為0.02(x:0.02)左右時，可以視為Ni卜xPtxSi2
(即Ni淺Pt,Si2)的線膨脹系數(shù)(熱膨脹系數(shù))與NiSi2的線膨脹系
數(shù)(熱膨脹系數(shù))大致相同。如此求出的Ni,-xPtxSi2 (圖25中 Ni0.98Pt0.02Si2)的晶格大小的溫度依賴性如圖25的曲線所示。
如圖25的曲線所示，Ni!-xPtxSi2在室溫下的晶格大小大于單晶硅 (Si) , Ni, —xPtxSi2的線膨脹系數(shù)大于單晶硅(Si),但隨溫度從室溫
上升，單晶硅(Si)和Ni,-xPtxSi2的晶格大小差異縮小。并且，在溫
度Ts時結(jié)晶硅(Si)和Ni卜xPtxSi2的晶格大小一致，如果溫度高于溫度 T5，則Ni卜xPtxSi2的晶格大小大于單晶硅(Si) 。 Ni"xPtxSi2中x為0.02 時(即Ni。.98Pt。.。2Si2時),單晶硅(Si)和Ni卜xPtxSb的晶格大小一致 的溫度丁5約為495。C (T5 = 495°C)。
本實施方案中，半導體襯底l為單晶硅(Si)襯底、且金屬膜12 為Ni - Pt合金膜時，使步驟S5的第2熱處理的熱處理溫度丁2低于單晶 硅(Si)和Ni卜xPtxSi2的晶格大小一致的溫度Ts ( T2 < T5)。由此，在 步驟S5的第2熱處理時，第2熱處理從開始至結(jié)束，構(gòu)成半導體襯底l
的單晶硅(si)的晶格大小(晶格常數(shù))始終大于Ni卜xPtxSi2的晶格 大小，不發(fā)生構(gòu)成半導體襯底l的單晶硅(Si)的晶格大小與Ni,-xPtxSi2
的晶格大小一致的狀態(tài)。所以，能夠抑制或防止在步驟S5的第2熱處 理中Ni"xPtxSi2從Ni"xPtxSi相的含有Pt的鎳硅化物層(金屬硅化物層 41 )向溝道部異常生長。
如上所述，單晶硅(Si)和Ni。.98Pto.。2Si2的晶格大小一致的溫度Ts 約為495。C (T5 = 495°C )。因此，在半導體襯底1為單晶>眭(Si)襯底、 且金屬膜12為Ni。.98Pt。.。2膜(將Ni含有率為98原子o/0、 Pt含有率為2.0
原子％的合金膜表示為Nio.9sPt,膜或Ni淺Pto.o2合金膜)時，使步驟
S5的第2熱處理的熱處理溫度T2低于溫度Ts即495。C( T2 < T5 = 495°C )。 另外，半導體襯底l為單晶硅(Si)襯底、且金屬膜12為Ni-Pt 合金膜時，根據(jù)金屬膜12中的Pt含有率，上述溫度Ts發(fā)生變化。Ni-Pt合金膜(金屬膜12)中的Pt含有率為2.0原子y。時，上述溫度丁5約為 495°C, Ni-Pt合金膜(金屬膜12)中的Pt含有率小于2.0原子。/。時， 上述溫度Ts偏移至高于約495。C的溫度，Ni-Pt合金膜(金屬膜12)中
的pt含有率大于2.0原子％時，上述溫度Ts偏移至低于約495°C的溫度。 襯底l為單晶硅(Si)襯底、且金屬膜12為鎳(Ni)膜時，半導體襯
底l的晶格大小和MSb (金屬二硅化物)的晶格大小一致的溫度丁3為
上述溫度T4 (T3 = T4)。另外，半導體襯底l為單晶硅(Si)襯底、且 金屬膜12為Ni-Pt合金膜時，半導體襯底l的晶格大小和MSi2 (金屬 二硅化物)的晶格大小一致的溫度T3為上述溫度丁5 (T3 = T5)。
以金屬膜12為Ni膜的情形和為Ni - Pt合金膜的情形為例進行說 明，但金屬膜12為Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni -Er合金膜或Ni-鑭系元素合金膜等的情形也同樣。即，金屬膜12為 - xPtx合金膜時，使步驟S5的第2熱處理的熱處理溫度丁2低于Ni，-
xPtxSi2的晶格大小和半導體襯底l的晶格大小一致的溫度，金屬膜12
為Ni卜xPdx合金膜時，使步驟S5的第2熱處理的熱處理溫度T2低于Ni"
xP4Si2的晶格大小和半導體襯底l的晶格大小一致的溫度。金屬膜12
為Ni, - xYh合金膜時，使步驟S5的第2熱處理的熱處理溫度丁2低于Ni! -xYbxSij々晶格大小和半導體襯底1的晶格大d 、 一致的溫度。金屬膜12 為Ni! - xErx合金膜時，使步驟S5的第2熱處理的熱處理溫度丁2低于Ni!-xErxSi2的晶格大小和半導體襯底1的晶格大小 一致的溫度。金屬膜12 為Ni卜xYx合金膜時，使步驟S5的第2熱處理的熱處理溫度T2低于Ni" xYxSi2的晶格大小和半導體襯底l的晶格大小一致的溫度。金屬膜12為 Ni,-xLrix合金膜(此處Ln:鑭系元素)時，使步驟S5的第2熱處理的熱 處理溫度T2低于Ni^LnxSi2的晶格大小和半導體襯底l的晶格大小一 致的溫度。
如上所述，本實施方案中，至少使步驟S5的第2熱處理的熱處理 溫度T2低于MSi2的晶格大小和半導體襯底l的晶格大小一致(即，失 配01為0%)的溫度丁3 (T2<T3)。并且，步驟S5的第2熱處理的熱處理 溫度丁2下的MSi2 (金屬二硅化物)的晶格大小和半導體襯底l的晶格 大小之差(的絕對值)較優(yōu)選為半導體襯底1的晶格大小的0.01 %以上 (即a^0.01。/。)，進一步優(yōu)選半導體襯底1的晶格大小的0.02%以上
(3Pa^0.02% )。
MSi2 (金屬二硅化物)的晶格大小Lm (對應(yīng)于后述的長度L2)和 半導體襯底l的晶格大小Ls (對應(yīng)于后述的長度LJ之差相對于半導 體襯底l的晶格大小Ls的比率(比例)以百分率表示，作為失配a，該 失配a用下式表示。
a= [ (U-Lm) /Ls] xlOO (單位為％ )
上述圖24及圖25的曲線中，上述失配a的溫度依賴性以虛線表示， 在圖24及圖25中的任一種情況下，上述式中的Ls均對應(yīng)于單晶硅(Si) 的晶格大小，圖24的情況下，上述式中的LM對應(yīng)于NiSi2的晶格大小，
圖25的情況下，上述式中的LM對應(yīng)于Ni。.98Pt。.。2Si2的晶格大小。
圖24的情況下，隨溫度從室溫上升，結(jié)晶硅(Si)和NiSi2的晶格 大小之差逐漸縮小，所以，上述失配a變小，溫度丁4(約59(TC)時結(jié) 晶石圭(Si)和NiSi2的晶才各大小一致(LS=LM),上述失配a為00/0 ( a=0 %)。另一方面，圖25的情況下，隨溫度從室溫上升，結(jié)晶硅(Si) 和Ni。.9sPto.。2Si2的晶格大小之差逐漸縮小，上述失配a逐漸變小，在溫 度Ts (約495。C)下結(jié)晶硅(Si)和Nio.9sPto.。2Si2的晶格大小一致(Ls =LM)，上述失配a為0。/。 (a = 0%)。
步驟S5的第2熱處理中，不僅不形成半導體襯底l的晶格大小和 MSh的晶格大小 一致的狀態(tài)，而且維持半導體襯底1的晶格大小和 MSi2的晶格大小之差為某一程度的較大差值的狀態(tài)，由此能夠更確實 地抑制金屬元素M從MSi相的金屬硅化物層41擴散至半導體襯底區(qū) 域，并能更確實地防止MSi2向溝道部異常生長。因此，在步驟S5的第 2熱處理的熱處理溫度T2下上述失配a優(yōu)選大于0M (a〉0%),較優(yōu) 選為O.Ol %以上U^0.01 % )，進一步優(yōu)選為0.02%以上(0^0.02% )。 所以，如果將上述失配a為O.Ol %的溫度設(shè)為溫度IV上述失配a為0.02 %的溫度設(shè)為溫度T7，則步驟S5的第2熱處理的熱處理溫度T2較優(yōu)選 為上述失配a為0.0iy。的溫度T6以下(T2^T6),進一步優(yōu)選為上述失 配01為0.02%的溫度T7以下(T2^T7)。由此，在步驟S5的第2熱處理 時，變成半導體襯底l的晶格大小和MSi2的晶格大小之差為某一程度
的較大差值的狀態(tài)，所以，能夠更確實地抑制金屬元素M從MSi相的 金屬硅化物層41擴散至半導體襯底區(qū)域，并能更確實地防止MSb向溝 道部的異常生長。
如圖24的曲線所示，半導體襯底l為單晶硅(Si)襯底、且金屬 膜12為鎳(Ni)膜時，即金屬硅化物層41為鎳硅化物(NiSi)層時， 上述失配a為0.01 %的溫度T6約為575。C( T6=575°C ),上述失配a為0.02 %的溫度T7約為560。C (T7 = 560°C)。所以，半導體襯底l為單晶硅 (Si)襯底、且金屬膜12為鎳(Ni)膜時，步驟S5的第2熱處理的熱 處理溫度丁2至少為上述失配01為0%的溫度丁4 (約590。C )以下，較優(yōu) 選為上述失配a為O.Ol %的溫度丁6以下、即約575。C以下(T2^T6 = 575°C)。并且，步驟S5的第2熱處理的熱處理溫度丁2進一步優(yōu)選為上 述失配a為0.02。/。的溫度丁7以下、即約560。C以下(T2〇T7 = 56CTC )。
如圖25的曲線所示，半導體襯底l為單晶硅(Si)襯底、且金屬
膜12為Nio.98Pto.o2合金膜時、即金屬硅化物層41為Nio.98Pto.Q2Si層時，上
述失配a為O.Ol %的溫度T6約為480。C ( T6 = 480°C ),上述失配a為0.02 %的溫度T7約為470。C (T7 = 470°C)。所以，半導體襯底l為單晶珪
(Si)襯底、且金屬膜12為Nio.98Pto.。2合金膜時，步驟S5的第2熱處理 的熱處理溫度丁2至少為上述失配01為0%的溫度丁5 (約495。C)以下， 較優(yōu)選為上述失配a為O.Or/。的溫度T6以下、即約480。C以下(T2^T6
=480°C)。并且，步驟S5的第2熱處理的熱處理溫度丁2進一步優(yōu)選為 上述失配01為0.02%的溫度丁7以下、即約470。C以下(T2〇T7 = 470°C )。 圖26是表示漏電流的分布(不均)的曲線圖。圖26表示根據(jù)本實 施方案的步驟S1 S5形成鎳硅化物層(對應(yīng)于金屬硅化物層41 )的情 形(圖26中用白圓圏表示"有第2熱處理")、和與本實施方案不同、 省略步驟S5的第2熱處理形成鎳硅化物層(對應(yīng)于金屬硅化物層41 ) 的情形(圖26中用黑圓圈表示"無第2熱處理")。需要說明的是，圖 26的曲線為在!1+型硅區(qū)域上形成Ni膜，從而形成鎳硅化物層的情形， 第2熱處理的熱處理溫度丁2設(shè)為550°C 。圖26的曲線的橫軸對應(yīng)于漏電 流值(arbitrary unit:任意單位)，圖26的曲線的縱軸對應(yīng)于概率分布(累積步貞率、Cumulative Frequency )。
與本實施方案不同、省略步驟S5的第2熱處理時，鎳硅化物層(金 屬珪化物層41 )為不穩(wěn)定的NiSi (MSi)相，如圖26的曲線所示，漏 電流增加的可能性變高。與在p +型硅區(qū)域上形成Ni膜、從而形成鎳硅 化物層時相比，在n+型硅區(qū)域上形成Ni膜、從而形成鎳硅化物層時上 述漏電流的增加顯著，由上述圖23可知，這是由于與p +型硅區(qū)域相比， n +型硅區(qū)域形成NiSi相的溫度高，容易導致形成的NiSi層不穩(wěn)定。而如本實施方案所述，進行步驟S5的第2熱處理時，鎳硅化物層 (金屬硅化物層41)內(nèi)的組成更加均勻，鎳硅化物層(金屬硅化物層 41)內(nèi)的Ni (金屬元素M)和Si的組成比以化學計量比計，更4妾近1: 1，所以能穩(wěn)定鎳硅化物層(金屬硅化物層41)。通過步驟S5的第2 熱處理，使鎳硅化物層(金屬硅化物層41 )穩(wěn)定，由此如圖26的曲線 所示，能夠防止漏電流的增加。所以，能夠防止每個MISFET的特性 變化，并能提高半導體器件的性能。圖27是表示根據(jù)本實施方案的步驟S1 S5形成的鎳硅化物層(對 應(yīng)于金屬硅化物層41)的薄層電阻的分布(不均)的曲線圖。需要說 明的是，圖27的曲線是在p +型硅區(qū)域上形成Ni膜，從而形成鎳硅化物 層的情形。圖27的曲線的橫軸對應(yīng)于薄層電阻值，圖27的曲線的縱軸 對應(yīng)于概率分布(累積頻率、Cumulative Fr叫uency )。圖27的曲線表 示步驟S5的第2熱處理的熱處理溫度T2為550。C時的情形(圖27中用圓 標記表示的曲線)和為600。C時的情形(圖27中用四方形標記表示的 曲線)。
如上所述，單晶硅(Si)與NiSi2的晶格大小一致的溫度丁4約為590°C (T4 = 590°C )。因此，圖27的曲線圖所示的步驟S5的第2熱處 理的熱處理溫度T2為550。C的情形對應(yīng)于如本實施方案所述使步驟S5 的第2熱處理的熱處理溫度TVf氐于NiSi2 (MSi2)的晶格大小和半導體 襯底1的晶格大小一致的溫度T4 (T3) (T2<T4WT2<T3)的情形(使 第2熱處理的熱處理溫度丁2略低于上述溫度丁7的情形)。而圖27的曲 線圖所示的步驟S5的第2熱處理的熱處理溫度丁2為600°C的情形對應(yīng)
于與本實施方案不同使步驟S5的第2熱處理的熱處理溫度T2高于NiSi2
(MSi2)的晶格大小和半導體襯底1的晶格大小一致的溫度T4 (T3)
(T2>T4WT2〉T3)的情形。
由圖27的曲線可知，與使步驟S5的第2熱處理的熱處理溫度丁2為 60(TC的情形相比,丁2為550。C時，鎳硅化物層的薄層電阻值的不均小。 即，與使步驟S5的第2熱處理的熱處理溫度T2為600。C的情形相比，T2 為550。C時導致鎳硅化物層成為高電阻(高薄層電阻)的比例降低。
認為其理由如下。即，使步驟S5的第2熱處理的熱處理溫度丁2為 60(TC時,熱處理溫度丁2高于NiSi2 (MSi2)的晶格大小和半導體襯底l 的晶格大小一致的溫度T4 (T3),所以，步驟S5的第2熱處理中，在 鎳硅化物層(對應(yīng)于金屬硅化物層41 )中產(chǎn)生高電阻的NiSi2部分，導 致薄層電阻變高的可能性增大。而將步驟S5的第2熱處理的熱處理溫 度T2設(shè)為550。C時，熱處理溫度丁2低于NiSi2 (MSi2)的晶4各大小和半 導體襯底1的晶格大小一致的溫度T4 (T3),所以，即使進行步驟S5 的第2熱處理，也能夠抑制或防止鎳硅化物層(對應(yīng)于金屬硅化物層 41)中生成高電阻的NiSi2部分。
本實施方案中，通過使步驟S5的第2熱處理的熱處理溫度T2低于 MSi2( NiSi2)的晶格大小和半導體襯底l的晶格大小一致的溫度T3( T4)
(T2 < T3),能夠抑制或防止在金屬硅化物層41中生成MSi2部分(NiSi2 部分)。因此，不僅使金屬硅化物層41的電阻為低電阻的MSi相的電 阻值，而且能夠降低各金屬硅化物層41的電阻的不均。所以，在半導 體襯底l上形成多個MISFET、在各MISFET上形成金屬硅化物層41時， 能夠使各MISFET的金屬硅化物層41的電阻均勻，并能夠防止MISFET 的特性變化。所以，能夠提高半導體器件的性能。
如上所述，在本實施方案中，使步驟S5的第2熱處理的熱處理溫
度丁2低于MSi2的晶格大小和半導體襯底l的晶格大小一致(即上述失
配01為0%)的溫度丁3 (T2<T3)，較優(yōu)選為上述失配a為O.Ol %的溫度 丁6以下(T2^T6),進一步優(yōu)選為上述失配01為0.02%的溫度丁7以下 (T2^T7)。由此能夠抑制或防止如上述圖22所示的NiSi2異常生長區(qū)域141c之類的MSi2的異常生長，這通過本發(fā)明人的實驗(半導體器件 的剖面觀察及剖面的組成分析等)得到了確認。另外，能夠抑制或防
止MSi2的異常生長引起的MISFET的源極 漏極之間的漏電流的增大 或源極 漏極區(qū)域的擴散電阻的增大。在本實施方案中，通過進行步 驟S5的第2熱處理，能夠穩(wěn)定金屬硅化物層41,所以能夠防止MISFET 的特性變化(每個MISFET的特性變化)。因此，能夠提高半導體器 件的性能。
本實施方案中，在形成了隔離膜13的狀態(tài)下進行步驟S3的第1熱 處理，使金屬膜12與襯底區(qū)域等反應(yīng)，形成MSi相的金屬硅化物層41, 如上所述，隔離膜13優(yōu)選為能使半導體襯底1產(chǎn)生拉伸應(yīng)力的膜。即， 隔離膜13的膜應(yīng)力(膜自身的應(yīng)力)發(fā)揮壓應(yīng)力(利用濺射法形成的 氮化鈦膜時，例如為2GPa (吉帕斯卡(gigapascal))左右的壓應(yīng)力) 的作用，能通過作用'反作用使半導體襯底1 (形成MISFET的活性區(qū) 域)產(chǎn)生拉伸應(yīng)力。作為上述使半導體襯底l產(chǎn)生拉伸應(yīng)力的膜(此 處為隔離膜13),優(yōu)選為氮化鈦(TiN)膜或鈦(Ti)膜。
隔離膜13使半導體襯底l產(chǎn)生的應(yīng)力的方向或大小不僅取決于膜 的材料，還取決于成膜法。隔離膜13為氮化鈦(TiN)膜時，如果利 用等離子體CVD法成膜，則隔離膜13有可能成為使半導體襯底1產(chǎn)生 壓應(yīng)力的膜，通過利用濺射法(PVD法物理氣相沉積(Physical Vapor Deposition)法)成膜，隔離膜13能夠成為使半導體襯底1產(chǎn)生拉伸應(yīng) 力的膜。另一方面，隔離膜13為鈦(Ti)膜時，如果利用濺射法成膜， 則隔離膜13有可能成為使半導體襯底1產(chǎn)生壓應(yīng)力的膜，但通過利用 等離子體CVD法成膜，隔離膜13能成為使半導體襯底1產(chǎn)生拉伸應(yīng)力 的膜。因此，隔離膜13為氮化鈦(TiN)膜時，優(yōu)選利用濺射法(PVD 法)形成，隔離膜13為鈦(Ti)膜時，優(yōu)選利用等離子體CVD法形成。
隔離膜13使半導體襯底1產(chǎn)生的應(yīng)力的方向和大小還取決于成膜 溫度。隔離膜13為使用濺射法(PVD法)形成的氮化鈦(TiN)膜時， 成膜溫度越低，隔離膜13能使半導體襯底1產(chǎn)生的拉伸應(yīng)力越大，相 反，成膜溫度過高時，隔離膜13有可能成為使半導體襯底1產(chǎn)生壓應(yīng)
力的膜。因此，隔離膜13為使用濺射法(PVD法)形成的氮化鈦(TiN) 膜時，隔離膜13的成膜溫度(襯底溫度)優(yōu)選為300。C以下，由此能 使隔離膜13成為使半導體襯底1確實地產(chǎn)生拉伸應(yīng)力的膜。另外，通 過在成膜裝置上設(shè)置冷卻機構(gòu)，能使成膜溫度(襯底溫度)為室溫以 下。
而隔離膜13是利用等離子體CVD法形成的鈦(Ti)膜時，成膜溫 度越低，隔離膜13能使半導體襯底1產(chǎn)生的拉伸應(yīng)力越大，相反，如 果成膜溫度過高，則隔離膜13有可能成為使半導體襯底1產(chǎn)生壓應(yīng)力 的膜。另外，如果成膜溫度過高，則形成隔離膜13時，金屬膜12和(構(gòu) 成)柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b (的硅) 有可能過度反應(yīng)。因此，隔離膜13為使用等離子體CVD法形成的鈦 (Ti)膜時，隔離膜13的成膜溫度(襯底溫度)優(yōu)選為450。C以下。 由此，隔離膜13能成為使半導體襯底1確實地產(chǎn)生拉伸應(yīng)力的膜，同 時，能夠抑制或防止在形成隔離膜13時金屬膜12和(構(gòu)成)柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b (的硅)過度反應(yīng)。
氮化鉭(TaN)膜或鉭(Ta)膜均能成為使半導體襯底l產(chǎn)生拉 伸應(yīng)力的膜，所以，能用作隔離膜13。但是，使用氮化鉭(TaN)膜 或鉭(Ta)膜時，步驟S4的濕式清洗處理必須使用氬氟酸(HF), 有可能導致在濕式清洗時蝕刻至隔離膜13及金屬膜12以外的部分。因 此，作為隔離膜13，與氮化鉭(TaN)膜和鉭(Ta)膜相比，較優(yōu)選 使用通過步驟S4的濕式清洗處理容易除去的氮化鈦(TiN)膜或鈦(Ti) 膜。
隔離膜13為難以與金屬膜12反應(yīng)的膜，優(yōu)選為即使進行步驟S3 的第1熱處理也不與金屬膜12反應(yīng)的膜。如果通過步驟S3的第1熱處 理，使得隔離膜13與金屬膜12反應(yīng)，則有可能導致阻礙金屬硅化物層 41的形成，或者金屬硅化物層41的組成發(fā)生變化。本實施方案中，通 過使隔離膜13為難以與金屬膜12反應(yīng)的膜，能夠防止在步驟S3的第1 熱處理中金屬膜12和隔離膜13反應(yīng)，并能夠通過步驟S3的第1熱處理 確實地形成金屬硅化物層41 。作為上述難以與金屬膜12反應(yīng)的隔離膜13,優(yōu)選氮化鈦(TiN)膜或鈦(Ti)膜。
形成的金屬硅化物層41的厚度如果過厚，則有可能導致漏電流的
增加，并且對MISFET的微細化也不利。因此，在本實施方案中，較 優(yōu)選金屬膜12的膜厚不過厚。即，在本實施方案中，步驟S1中形成的 金屬膜12的膜厚(沉積膜厚、垂直于半導體襯底l主面的方向上的厚 度)優(yōu)選為15nm以下。如果金屬膜12過薄，則金屬硅化物層41的厚度 過薄，擴散電阻增大。因此，通過步驟S1形成的金屬膜12的膜厚(沉 積膜厚、垂直于半導體村底l主面的方向上的厚度)較優(yōu)選為3 15nm， 進一步優(yōu)選為6 12nm,例如可以為9nm。
在半導體襯底l表面(柵電極8a、 8b、 n+型半導體區(qū)域9b及p +型 半導體區(qū)域10b的表面)存在自然氧化膜的狀態(tài)下形成金屬膜12時， 該自然氧化膜具有阻礙金屬膜12和硅(柵電極8a、 8b、 n +型半導體區(qū) 域9b及p +型半導體區(qū)域10b的硅)反應(yīng)的作用。因此，在半導體襯底l 表面上存在自然氧化膜的狀態(tài)下形成金屬膜12時，必須形成較厚的金 屬膜12,使金屬膜12的金屬元素M容易擴散至硅區(qū)域(柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b)中，但在本實施方案中， 如上所述，可以使金屬膜12不過厚。所以，在本實施方案中，優(yōu)選在 半導體襯底l表面(柵電極8a、 8b、 n+型半導體區(qū)域9b及p+型半導體 區(qū)域10b的表面)上沒有自然氧化膜的狀態(tài)下形成金屬膜12。因此， 優(yōu)選進行干式清洗導體襯底l主面的柵電極8a、 8b、 n +型半導體區(qū)域 9b及p +型半導體區(qū)域10b的表面的工序(對應(yīng)于上述圖11的工序P2), 除去上述表面的自然氧化膜，然后，不將半導體襯底l置于大氣中(含 有氧的氣氛中)，而是進行步驟S1 (金屬膜12的沉積工序)及步驟S2 (隔離膜13的沉積工序)。由此能夠在沒有自然氧化膜的狀態(tài)下形成 金屬膜12,即使金屬膜12不厚，也能確實地形成由MSi組成的金屬硅 化物層41。所以，能夠防止金屬硅化物層41過厚使漏電流增加。還有 利于MISFET的微細化。
在本實施方案中，如上所述，在干式清洗處理工序(上述圖ll的 工序P2)和在半導體襯底1的主面上沉積金屬膜12的工序(圖9的步驟S1即圖11的工序P2)之間，對半導體襯底l實施為了除去千式清洗處
理(處置)時生成的生成物而在150 400。C下進行的熱處理(圖ll的 工序P3)。因此，沉積在半導體襯底1的主面上的金屬膜12的自對準 反應(yīng)(由步驟S3的第1熱處理引起的M+Si—MSi的反應(yīng))不被上述生 成物阻礙，而是在柵電極8a、 8b、 n+型半導體區(qū)域9b及p+型半導體區(qū) 域1 Ob的表面均勻發(fā)生，從而能得到電阻不均小的金屬硅化物層41 。
由于在干式清洗處理工序(上述圖11的工序P2)和金屬膜12沉積 工序(圖9的步驟S1、圖11的工序P5)之間實施為了除去千式清洗處 理時生成的生成物的熱處理(圖11的工序P3),所以，金屬膜12的自 對準反應(yīng)不被上述生成物阻礙，即使金屬膜12不厚，也能確實地形成 由MSi組成的金屬硅化物層41。所以，能防止金屬硅化物層41的厚度 過厚導致漏電流增加的情況。還有利于MISFET的微細化。
本實施方案中，在柵電極8a、 8b、 n +型半導體區(qū)域9b、 p +型半導 體區(qū)域10b的表面形成金屬硅化物層41的工序中，通過高于150。C的溫 度下的熱處理除去由干式清洗處理(處置)殘留在半導體襯底l主面 上的生成物。因此，硅(構(gòu)成柵電極8a的n型多晶硅、構(gòu)成柵電極8b 的p型多晶硅、構(gòu)成形成了n+型半導體區(qū)域9b、 p +型半導體區(qū)域10b的 半導體襯底1的單晶硅)和金屬膜12的自對準反應(yīng)不被生成物阻礙， 均勻地發(fā)生反應(yīng)，進而能得到電阻不均小的金屬硅化物層41 。
在本實施方案中，至半導體器件的制造結(jié)束(例如，通過切割等 將半導體襯底l形成獨立的半導體芯片的階段)，金屬硅化物層41都
為MSi (金屬單硅化物)相。這是由于制成的半導體器件通過使金屬 硅化物層41為電阻率低于MSi2相及M2Si相的MSi相，使金屬硅化物層 41為低電阻，并能降低接觸電阻、源極'漏極的擴散電阻，從而提高 形成了MISFET的半導體器件的性能。因此，作為第l條件，如果將本 實施方案適用于由電阻率低于MSi2 (金屬二硅化物)相及M2Si (二金 屬硅化物)相的MSi (金屬單硅化物)相之類的金屬硅化物形成金屬 硅化物層41的情況，則效果明顯。
因為本實施方案能夠在抑制或防止MSi2異常生長的同時，形成
MSi相金屬硅化物層41,所以作為第2條件，如果適用于由可能存在 MSi2 (金屬二硅化物)相的硅化物形成金屬硅化物層41的情況，則效
果明顯。
本實施方案能夠在防止熱處理工序中金屬元素M不必要(過剩) 的擴散(移動)，從而抑制或防止MSi2的異常生長的同時，形成MSi 相的金屬硅化物層41,所以，作為第3條件，如果將本實施方案適用 于在形成金屬硅化物層時，不是Si(硅)而是金屬元素M成為擴散種 的情況，則效果明顯。
如果考慮上述第1 第3條件，則金屬膜12為Ni膜或Ni合金膜時， 特別是Ni (鎳)膜、Ni - Pt (鎳-鉑)合金膜、Ni - Pd (鎳-鈀)合 金膜、Ni - Y (鎳-釔)合金膜、Ni - Yb (鎳-鐿)合金膜、Ni - Er (鎳-鉺)合金膜或Ni-鑭系元素合金膜時，如果適用本實施方案， 則效果明顯。如果金屬膜12為Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、 Ni - Y合金膜、Ni - Yb合金膜、Ni - Er合金膜或Ni -鑭系元素合金膜， 則形成金屬硅化物層時，不是Si(硅)而是金屬元素M成為擴散種， 存在MSi2相，并且MSi相的電阻率低于MSi2相及M2Si相。但是，金屬 膜12為Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni - Yb 合金膜、Ni-Er合金膜或Ni-鑭系元素合金膜中的任意一種時，均發(fā) 生MSh從金屬硅化物層向溝道部異常生長的問題、金屬硅化物層中由 于形成MSi2部分導致電阻不均增大的問題，特別是金屬膜12為Ni(鎳) 膜時，上述問題最顯著。因此，如果在金屬膜12為Ni (鎳)膜時適用 本實施方案，則效果最明顯。這對于以下實施方案也同樣。
與p溝道型MISFET相比，容易在n溝道型MISFET形成如上述圖22 所示的NiSb (鎳二石圭化物)從NiSi層141b向溝道部的異常生長區(qū)域 141c。由上述圖23可知，與n型硅區(qū)域相比，p型硅區(qū)域在更低的溫度 下進行Ni和Si的反應(yīng)，與n型硅區(qū)域相比，p型硅區(qū)域容易擴散Ni。因 此，與n型阱6相比，在Ni容易擴散的p型阱5容易產(chǎn)生NiSi2異常生長區(qū) 域141c。因此，與p溝道型MISFETQp相比，在n溝道型MISFETQn中， 適用本實施方案時的能夠防止MSi2從金屬硅化物層41向溝道部異常
生長的效果更明顯。這對于以下實施方案也同樣。
如參照上述圖27所進行的說明，與通過在n型硅區(qū)域上形成Ni膜 并進行熱處理，形成鎳硅化物層相比，通過在p型硅區(qū)域上形成Ni膜 并進行熱處理，形成鎳硅化物層時，鎳硅化物層的薄層電阻容易不均。 認為這也是由于與n型區(qū)域相比，p型區(qū)域容易擴散Ni，容易促進Ni 和Si的反應(yīng)，所以形成的NiSi相的鎳硅化物層中容易形成高電阻的 NiSi2部分。因此，與n溝道型MISFETQn相比，在p溝道型MISFETQp 中，適用本實施方案時的能夠降低金屬硅化物層41的電阻不均的效果 更明顯。這對于以下實施方案也同樣。
本實施方案對在源極或漏極用半導體區(qū)域(9b， 10b)上和柵電 極(8a、 8b)上形成金屬硅化物層41的情形進行了說明，但作為其他 方案，也可以是在柵電極8a、 8b上不形成金屬硅化物層41,在源極或 漏極用半導體區(qū)域(此處為n+型半導體區(qū)域9b、 p +型半導體區(qū)域10b) 上形成金屬硅化物層41的方案。這對于以下實施方案也同樣。
本實施方案中，作為最佳方案，對在形成于半導體襯底l上的源 極或漏極用半導體區(qū)域(這里指n +型半導體區(qū)域9b、 p +型半導體區(qū)域 10b)上形成金屬硅化物層41的方案進行了說明，但作為其他方案，
上，利用與本實施方案相同的方法形成金屬硅化物層41的方案。此種 情況下，通過使用本實施方案所述的金屬硅化物層41形成法，能夠防 止在形成的金屬硅化物層中形成MSi2部分，從而能夠得到降低金屬硅 化物層的電阻不均的效果。但是，如本實施方案所述，如果是在形成
域9b、 p +型半導體區(qū)域10b)上形成金屬硅化物層41,則由于不僅具 有防止在金屬硅化物層41中形成MSh部分，從而降低金屬硅化物層41 的電阻不均的效果，而且能得到防止M S i 2向溝道區(qū)域的異常生長的效 果，所以效果極其顯著。
本實施方案中，構(gòu)成金屬膜12的金屬元素M (例如Ni)擴散至源 極或漏極用半導體區(qū)域(這里指n +型半導體區(qū)域9b、 p +型半導體區(qū)域
10b)，形成由MSi組成的金屬硅化物層41。因此，半導體襯底l優(yōu)選 由含硅(Si)材料構(gòu)成，例如可以由單晶硅、摻雜雜質(zhì)的硅、多晶硅、 非晶硅、硅鍺(SixGe, -x、此處O < x < 1 )或摻碳硅(carbon doped silicon ) (Sixd-x、此處0.5〈x〈 1 )等構(gòu)成，最優(yōu)選為單晶硅。另外，也可以 使用SOI (絕緣體上硅(Silicon On Insulator ))襯底之類在絕緣襯底 上形成了含硅(Si)材料層的襯底作為半導體襯底l。這對于以下實 施方案也同樣。
如果在元件分離區(qū)域4發(fā)揮使半導體襯底1 (是用元件分離區(qū)域4 規(guī)定的活性區(qū)域，形成有MISFET的活性區(qū)域)產(chǎn)生壓應(yīng)力的作用時 適用本實施方案，則效果明顯。這對于以下實施方案也同樣。其理由 如下。
如果元件分離區(qū)域4使半導體襯底1產(chǎn)生壓應(yīng)力，則該壓應(yīng)力具有 縮小半導體襯底l (活性區(qū)域)的晶格大小，使其接近MSi2的晶格大 小的作用。因此，如果在元件分離區(qū)域4使得半導體襯底1產(chǎn)生壓應(yīng)力 的狀態(tài)下進行熱處理，則導致在半導體襯底l的晶格大小在該壓應(yīng)力 的作用下變小并接近MSi2的晶格大小的狀態(tài)下進行熱處理，從而使熱 處理中金屬元素M容易擴散(移動)，所以容易發(fā)生MSi2從金屬硅化 物層41向溝道部的異常生長。
而在本實施方案中，在金屬膜12上設(shè)置使半導體襯底1產(chǎn)生拉伸 應(yīng)力的膜即隔離膜13，在該狀態(tài)下進行步驟S3的第1熱處理，使金屬 膜12和硅區(qū)域(斥冊電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域 10b)反應(yīng)，形成MSi相的金屬硅化物層41。因此，隔離膜13具有抵消 起因于元件分離區(qū)域4的壓應(yīng)力(元件分離區(qū)域4作用于形成有 MISFET的活性區(qū)域的壓應(yīng)力)的作用。隔離膜13的拉伸應(yīng)力能夠抑 制或防止起因于元件分離區(qū)域4的壓應(yīng)力縮小半導體襯底1的晶格大 小的作用，所以能夠抑制或防止在步驟S3的第1熱處理時MSi2從金屬 硅化物層41向溝道部的異常生長。
進而，在本實施方案中，使步驟S5的第2熱處理的熱處理溫度T2 低于MSi2的晶格大小和半導體襯底l的晶格大小一致(即上述失配a
為0% )的溫度丁3 (T2<T3),較優(yōu)選為上述失配a為0.01 %的溫度丁6 以下(T2〇T6)，進一步優(yōu)選為上述失配01為0.02%的溫度丁7以下 (T2^T7)。因此，即使起因于元件分離區(qū)域4的壓應(yīng)力具有縮小半 導體襯底l (活性區(qū)域)的晶格大小的作用，也可以通過將步驟S5的 第2熱處理的熱處理溫度T2控制在上述溫度，抑制或防止在步驟S5的 第2熱處理中MSi2 (金屬二硅化物)從金屬硅化物層41向溝道部異常 生長。
本實施方案的情況下，通過用絕緣體材料(絕緣膜4b、 4c)填埋 形成于半導體襯底1的溝4a內(nèi)部來形成元件分離區(qū)域4的情形即利用 STI法形成元件分離區(qū)域4的情形，與利用LOCOS法形成元件分離的情 形相比，作用于元件分離區(qū)域4之間的活性區(qū)域的壓應(yīng)力變大。這是 由于形成于半導體襯底1上的溝4a的側(cè)壁擠壓活性區(qū)域側(cè)產(chǎn)生的壓應(yīng) 力作用于元件分離區(qū)域4之間的活性區(qū)域。特別是在填埋溝4a內(nèi)部的 元件分離區(qū)域4用絕緣體材料(這里為絕緣膜4c)是通過等離子體CVD 法(特別是HDP-CVD法)成膜的絕緣膜(例如氧化硅膜)時，與03 -TEOS氧化膜(利用熱CVD法形成的絕緣膜)等相比，燒結(jié)時的收 縮小，元件分離區(qū)域4作用于形成MISFET的活性區(qū)域的壓應(yīng)力變大。 如上所述，如果在元件分離區(qū)域4作用于形成MISFET的活性區(qū)域的壓 應(yīng)力大時適用本實施方案，則效果明顯，這對于以下實施方案也同樣。
使用CBED (會聚束電子衍射)法測定時，利用STI法形成的元件 分離區(qū)域4作用于半導體襯底1 (活性區(qū)域中的接近元件分離區(qū)域4的 區(qū)域)的壓應(yīng)力為-0.035GPa左右。因此，隔離膜13使半導體襯底1 產(chǎn)生的拉伸應(yīng)力較優(yōu)選為0.035GPa (吉帕斯卡)以上，由此，能夠確 實地防止在步驟S3的第1熱處理時，起因于元件分離區(qū)域4的壓應(yīng)力的 影響(MSi2的異常生長等)。另外，隔離膜13使半導體襯底1產(chǎn)生的 拉伸應(yīng)力進一步優(yōu)選為2.5GPa(吉帕斯卡)以下，隔離膜13容易成膜。 所以，隔離膜13使半導體襯底l產(chǎn)生的拉伸應(yīng)力較優(yōu)選為0.035 2.5GPa (吉帕斯卡)左右。隔離膜13使半導體襯底1產(chǎn)生的拉伸應(yīng)力的上述 數(shù)值(上述0.035 2.5GPa)是由在半導體襯底l單體(未形成柵電極和
雜質(zhì)擴散層之類構(gòu)成物的狀態(tài)的半導體襯底)的一側(cè)主面的整個面上 形成隔離膜13時的半導體襯底1和隔離膜13整體的翹曲量(室溫下的 翹曲量)計算得到的值。需要說明的是，在使形成隔離膜13的一面朝 上的狀態(tài)下，半導體襯底l朝上呈凸型翹曲時，在半導體襯底l上產(chǎn)生 拉伸應(yīng)力。
被埋入元件分離用溝4a內(nèi)部的絕緣體主要使用等離子體CVD法 (特別是HDP-CVD法)形成時(即利用等離子體CVD法(特別是 HDP-CVD法)形成絕緣膜4c時)，在成膜階段形成致密的膜，在成 膜后進行燒結(jié)時收縮小。因此，元件分離區(qū)域4作用于半導體襯底l(用 元件分離區(qū)域4規(guī)定的活性區(qū)域)上的壓應(yīng)力變大，該壓應(yīng)力在形成 金屬硅化物層時容易產(chǎn)生影響。即使元件分離區(qū)域4作用于半導體襯 底l上的壓應(yīng)力變大，本實施方案也能在形成金屬硅化物層41時防止 產(chǎn)生不良影響(例如MSi2的異常生長)。因此，如果在被埋入元件分 離用溝4a內(nèi)部的絕緣體(構(gòu)成元件分離區(qū)域4的絕緣體，此處為絕緣 膜4b、 4c)由主要通過等離子體CVD法(特別是HDP-CVD法)形成 的絕緣膜(此處為絕緣膜4c)構(gòu)成時適用本實施方案，則該效果極明 顯。這對于以下實施方案也同樣。
接下來，說明MSi2 (金屬二硅化物)的異常生長和結(jié)晶結(jié)構(gòu)的關(guān)系。
半導體襯底l為硅(單晶硅)時，硅的結(jié)晶結(jié)構(gòu)為金剛石結(jié)構(gòu)， 晶系為立方晶系，空間群為Fd3m ( 227),該結(jié)晶結(jié)構(gòu)的單晶格長對 應(yīng)于晶格常數(shù)、即晶格大小。
圖28是表示硅(Si)的結(jié)晶結(jié)構(gòu)即金剛石結(jié)構(gòu)的說明圖(透視圖)。 圖28所示的立方體為硅(Si)的單晶，該立方體一邊(單晶格)的長 度L,為硅(Si)的晶格常數(shù)、即硅(Si)的晶格大小。所以，該長度 Lj對應(yīng)于在半導體襯底l為硅(單晶硅)時的上述Ls (L^Ls)。圖28 中，在配置球的位置配置Si原子。
另一方面，MSi2 (金屬二硅化物)是NiSb (鎳二硅化物)時， NiSi2 (鎳二硅化物)的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu)(CaF2型結(jié)構(gòu))，晶系為
立方晶系，空間群為Fm3m ( 225 ),該結(jié)晶結(jié)構(gòu)的單晶格長度對應(yīng)于 晶 格常數(shù)即晶格大小。
圖29是表示NiSb (鎳二硅化物)的結(jié)晶結(jié)構(gòu)即螢石結(jié)構(gòu)的說明圖 (透視圖)。圖29所示的立方體為NiSi2 (鎳二硅化物)的單晶，該立 方體的一邊(單晶格)的長度L2為NiSb (鎳二硅化物)的晶格常數(shù)、 即NiSi2 (鎳二硅化物)的晶格大小。所以，該長度L2對應(yīng)于在上述 MSi2為NiSi2時的上述LM (L2 = LM)。圖29中，在配置球的位置配置 Ni原子或Si原子。
圖29所示的螢石結(jié)構(gòu)是具有AB2 ( A, B分別為不同的元素)的組 成的化合物的結(jié)構(gòu)，NiSi2對應(yīng)于上述AB2中A-Ni、 B-Si的化合物。 該螢石結(jié)構(gòu)由A元素(NiSi2的情況下為Ni)的面心立方結(jié)構(gòu)(圖30( a) 的結(jié)構(gòu))和B元素(NiSi2的情況下為Si)的簡單立方結(jié)構(gòu)(圖30 (b) 的結(jié)構(gòu))的組合構(gòu)成。
圖30的(a)表示具有AB2組成的螢石結(jié)構(gòu)中的A元素(NiSi2的情 況下為Ni)的結(jié)晶結(jié)構(gòu)，圖30的(b)是表示具有AB2組成的螢石結(jié)構(gòu) 中的B元素(NiSi2的情況下為Si)的結(jié)晶結(jié)構(gòu)的說明圖(透視圖)。
在圖30 (a)所示的立方體中，在^求的位置配置Ni元素。即，圖 30 (a)是在立方體的各頂點和立方體各面的中心配置Ni元素的面心 立方結(jié)構(gòu)。圖30 (a)的面心立方結(jié)構(gòu)的一邊(單晶格)的長度與上 述L2相同，與NiSk (鎳二硅化物)的晶格常數(shù)即NiSb (鎳二硅化物) 的晶格大小相同。
在圖30 (b)所示的立方體中，在球的位置配置Si元素。即，圖 30 (b)是在立方體的各頂點配置Si元素的簡單立方結(jié)構(gòu)。圖30 (b)
的簡單立方結(jié)構(gòu)的一邊(單晶格)的長度L3為上述長度L2的一半，存
在L"2L3的關(guān)系。
組合圖30 (a)的結(jié)構(gòu)(面心立方結(jié)構(gòu))和圖30 (b)的結(jié)構(gòu)(簡 單立方結(jié)構(gòu))，使各自的重心一致，構(gòu)成圖29的螢石結(jié)構(gòu)。
構(gòu)成半導體襯底l的單晶Si (硅)的晶格大小和NiSi2 (鎳二硅化 物)的晶格大小一致的狀態(tài)對應(yīng)于硅(Si)的晶格常數(shù)即上述長度Li
和NiSi2 (鎳二硅化物)的晶格常數(shù)即上述長度L2相等(即Li-L2)的 狀態(tài)。另外，構(gòu)成半導體村底l的單晶硅(Si)的晶格大小和NiSb (鎳
二硅化物)的晶格大小一致的上述溫度丁4對應(yīng)于硅(Si)的晶格常數(shù) 即上述長度L,和NiSb(鎳二硅化物)的晶格常數(shù)即上述長度L2—致(相 等，即L「L2)的溫度。
圖28的金剛石結(jié)構(gòu)和圖29的螢石結(jié)構(gòu)相似性高。即，在圖29的螢 石結(jié)構(gòu)中，如果在面心立方結(jié)構(gòu)的Ni的位點不配置Ni，而配置Si,且 在簡單立方結(jié)構(gòu)的8個Si位點中的4個位點(圖30 (b)中用符號61表 示的4個位點)配置Si,在剩余4個位點(圖30 (b)中用符號62表示 的4個位點)不配置Si，則成為與圖28的金剛石結(jié)構(gòu)相同的結(jié)構(gòu)。
觀察圖28的硅的金剛石結(jié)構(gòu)中Si的配置和圖29的NiSi2的螢石結(jié) 構(gòu)中Si的配置，在圖28的硅的金剛石結(jié)構(gòu)中，位于{400} 、 {200}、 {100}面的[110]方向的2個Si原子之間的距離為(1/2) g L!。而 在NiSi2的螢石結(jié)構(gòu)中，圖30(b)的Si的簡單立方結(jié)構(gòu)的各面對角線 的距離(即[110 ]方向的Si原子間的距離)為(2)0'5xL3= ( l/2)Q'5xL2。 L, = 1^2時，兩者一致(相等)。
通過進行熱處理，Si和Ni相互擴散。如果步驟S5的第2熱處理溫 度T2接近構(gòu)成半導體襯底1的單晶硅(Si)的晶格大小和NiSi2的晶格 大d、一致的上述溫度丁4,則在步驟S5的第2熱處理時，金剛石結(jié)構(gòu)和 螢石結(jié)構(gòu)的高度相似性使金剛石結(jié)構(gòu)的Si具有與NiSi2的螢石結(jié)構(gòu)內(nèi) 的Si相同的配置(特別是(400)面的Si)。因此，通過步驟S5的第2 熱處理，Ni和Si的晶格間容易發(fā)生置換，進而容易生成NiSi2部分。
所以，半導體襯底l的結(jié)晶結(jié)構(gòu)和MSi2 (金屬二硅化物)的結(jié)晶 結(jié)構(gòu)的相似性高時，特別是半導體村底1的結(jié)晶結(jié)構(gòu)為金剛石結(jié)構(gòu)、 MSi2(金屬二硅化物)的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu)時，顯著發(fā)生如上所述 的MSh從金屬硅化物層向溝道部異常生長的問題或在金屬硅化物層 中形成MSi2部分導致電阻不均增大的問題。
因此，如果在半導體襯底l的結(jié)晶結(jié)構(gòu)和MSi2 (金屬二硅化物) 的結(jié)晶結(jié)構(gòu)的相似性高時，特別是在半導體襯底1的結(jié)晶結(jié)構(gòu)為金剛
石結(jié)構(gòu)、MSi2(金屬二硅化物)的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu)時，適用本實 施方案，則效果顯著。所以，半導體襯底l最優(yōu)選使用單晶硅，但只 要是與單晶硅相同地具有金剛石結(jié)構(gòu)型的結(jié)晶結(jié)構(gòu)的物質(zhì)，即使是單 晶vf圭以外的物質(zhì)，也可以適用于半導體襯底l。這對于以下的實施方 案也相同。
如果使用Ni膜作為金屬膜12，則能夠形成的上述MSb為螢石結(jié)構(gòu) 的NiSh,所以適用本實施方案的效果顯著，但在金屬膜12中使用Ni 膜以外的、能形成的MS i2為螢石結(jié)構(gòu)型的結(jié)晶結(jié)構(gòu)的金屬或合金時， 本實施方案也是有效的。例如，金屬膜12為鎳合金膜、特別是Ni-Pt (鎳-鉑)合金膜、Ni - Pd (鎳-鈀)合金膜、Ni - Y (鎳-釔)合 金膜、Ni - Yb (鎳-鐿)合金膜、Ni - Er (鎳-鉺)合金膜或Ni -鑭 系元素合金膜時，形成的MSi2能夠成為螢石結(jié)構(gòu)(其中，圖30(a) 的面心立方結(jié)構(gòu)的Ni位點的一部分被構(gòu)成合金的其他金屬取代)，所 以優(yōu)選適用本實施方案。這對于以下實施方案也同樣。 (實施方案2)
圖31是表示本實施方案的半導體器件制造工序的一部分的制造 工藝流程圖，對應(yīng)于上述實施方案1的圖9。圖31表示得到上述圖7的 結(jié)構(gòu)后，利用自對準硅化物處理工藝在柵電極8a、 8b、 n+型半導體區(qū) 域9b及p +型半導體區(qū)域10b的表面上形成金屬硅化物層(金屬 半導 體反應(yīng)層)的工序的制造工藝流程。圖32 圖35是本實施方案的半導 體器件的制造工序中的主要部分剖面圖。
本實施方案的半導體器件制造工序中直至通過在上述步驟S4中 進行濕式清洗處理除去隔離膜13和未反應(yīng)的金屬膜12的工序與上述 實施方案l相同，所以這里省略說明，而對上述步驟S4之后的工序進 行說明。
與上述實施方案1相同地進行至上述步驟S4，得到與上述圖14基 本相當?shù)膱D32的結(jié)構(gòu)后，如圖33所示，在半導體襯底l的主面(整面) 上，包括金屬硅化物層41上，形成(沉積)隔離膜(第2隔離膜、應(yīng) 力控制膜、蓋帽膜)13a (圖31的步驟S11 )。接下來，進行與上述實施方案1相同的步驟S5的第2熱處理。在本
實施方案中，步驟S5的第2熱處理在形成隔離膜13a的狀態(tài)下進行，步 驟S5的第2熱處理的條件或作用與上述實施方案1相同。
因此，與上述實施方案l相同，在本實施方案中，步驟S5的第2 熱處理也不是為了使金屬硅化物層41發(fā)生相變化(從M2Si相到MSi相 的相變化)而進行的，而是為了穩(wěn)定金屬硅化物層41而進行的穩(wěn)定化 退火。本實施方案的步驟S5的第2熱處理的熱處理溫度T2與上述實施 方案1中的步驟S5的第2熱處理的熱處理溫度T2相同，這里省略其說 明。另外，本實施方案的步驟S5的第2熱處理時的氣氛也與上述實施 方案1相同。與上述實施方案l相同，在本實施方案中，也從步驟S5 的第2熱處理后至半導體器件制造結(jié)束(例如切斷半導體襯底l制成獨 立的半導體芯片)，使半導體襯底1不達到高于步驟S5的第2熱處理的 熱處理溫度的溫度。
在步驟S5的第2熱處理后，通過進行濕式清洗處理等，如圖34所 示，除去隔離膜13a (圖31的步驟S12)。此時，在柵電極8a、 8b、 n + 型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面上殘留金屬硅化物層 41?？梢酝ㄟ^使用了碌u酸的濕式清洗、或使用了硫酸和過氧化氫水溶 液的濕式清洗等進行步驟S12的濕式清洗處理。
清洗處理以后的工序與上述實施方案l相同。即，如圖35所示， 與上述實施方案1相同地形成絕緣膜42及絕緣膜43，在絕緣膜43、 42 上形成接觸孔44,在接觸孔44內(nèi)形成栓塞45,在埋入了栓塞45的絕緣 膜43上形成阻止絕緣膜51及絕緣膜52,形成布線溝53，在布線溝53內(nèi) 填埋隔離導體膜54及銅膜形成布線55 。
隔離膜13a與隔離膜13相同，是使半導體村底1產(chǎn)生拉伸應(yīng)力的 膜。因此，可以使用與隔離膜13相同的膜作為隔離膜13a，可以優(yōu)選 使用氮化鈦(TiN)膜或鈦(Ti)膜。本實施方案中，為了抵消元件
底l產(chǎn)生拉伸應(yīng)力的隔離膜13a，所以，隔離膜13a可以視為應(yīng)力控制 膜(控制半導體襯底l的活性區(qū)域的應(yīng)力的膜)。 如同上述實施方案1中對隔離膜13進行的說明，半導體襯底l產(chǎn)生 的應(yīng)力的方向和大小不僅取決于膜的材料，還取決于成膜法，所以根據(jù)與隔離膜13相同的理由，隔離膜13a為氮化鈦(TiN)膜時，優(yōu)選使 用賊射法(PVD法)形成，隔離膜13a為鈦(Ti)膜時，優(yōu)選利用等 離子體CVD法形成。根據(jù)與隔離膜13相同的理由，隔離膜13a為使用 了濺射法(PVD法)形成的氮化鈦(TiN)膜時，隔離膜13a的成膜溫 度(襯底溫度)優(yōu)選為300。C以下，隔離膜13a為使用了等離子體CVD 法形成的鈦(Ti)膜時，隔離膜13a的成膜溫度(襯底溫度)優(yōu)選為 450。C以下。氮化鉭(TaN)膜或鉭(Ta)膜也是可以使半導體襯底l產(chǎn)生拉 伸應(yīng)力的膜，所以可以用作隔離膜13a。但是，使用氮化鉭(TaN)膜 或鉭(Ta)膜時，步驟S12的濕式清洗處理時，必須使用氫氟酸(HF)， 有可能在濕式清洗時蝕刻至隔離膜13a以外的部分。所以，與氮化鉭 (TaN)膜或鉭(Ta)膜相比，較優(yōu)選使用通過步驟S12的濕式清洗 處理容易除去的氮化鈦(TiN)膜或鈦(Ti)膜作為隔離膜13a。隔離 膜13a的拉伸應(yīng)力的優(yōu)選范圍也與隔離膜13相同。與隔離膜13相同，隔離膜13a也為不透過(難以透過)氧(0)的 膜。即，隔離膜13a為無透氧性的膜。因為隔離膜13a防止氧(O)透 過，所以能夠在步驟S5的第2熱處理時，防止向金屬硅化物層41供給 氧(O)。由此能夠抑制或防止發(fā)生起因于氧的缺陷，抑制或防止通 過起因于氧的缺陷使金屬元素M發(fā)生擴散，從而能夠更確實地抑制或 防止在步驟S 5的第2熱處理時MS i,人金屬硅化物層41向溝道部的異常 生長。作為上述不透過氧(0)的隔離膜13a，優(yōu)選氮化鈦(TiN)膜 或鈦(Ti)膜。隔離膜13a是難以與金屬硅化物層41發(fā)生反應(yīng)的膜，即使進行步 驟S5的第2熱處理，也不與金屬硅化物層41反應(yīng)。如果通過步驟S5的 第2熱處理使隔離膜13a與金屬硅化物層41反應(yīng)，則有可能導致金屬硅 化物層41的組成發(fā)生變化，在本實施方案中，通過使隔離膜13a為難 以與金屬硅化物層41反應(yīng)的膜，能防止在步驟S5的第2熱處理中金屬
硅化物層41和隔離膜1 3 a發(fā)生反應(yīng)，從而能確實地形成金屬硅化物層
41。作為上述難以與金屬硅化物層41發(fā)生反應(yīng)的隔離膜13a,優(yōu)選氮 化鈦(TiN)膜或鈦(Ti)膜。
在上述實施方案l中，通過控制步驟S5的第2熱處理的熱處理溫度 T2，抑制或防止了步驟S5的第2熱處理中MSi2 (金屬二硅化物)從金 屬硅化物層41向溝道部異常生長。但是，如果考慮半導體器件的更高 性能化和高可靠性化，則優(yōu)選盡可能減少MSi—人金屬硅化物層41向溝 道部的異常生長。因此，在本實施方案中，除去隔離膜13及金屬膜12 露出金屬硅化物層41的表面后，作為步驟Sll,在半導體襯底l的主面 (整面)上，包括金屬硅化物層41上，形成隔離膜13a,然后在用隔 離膜13a覆蓋金屬硅化物層41的狀態(tài)下進行步驟S5的第2熱處理。該隔 離膜13a與隔離膜13相同，是使半導體襯底1產(chǎn)生拉伸應(yīng)力的膜。
本實施方案中通過在形成了使半導體襯底l產(chǎn)生拉伸應(yīng)力的隔離 膜13a的狀態(tài)下進行步驟S5的第2熱處理，與無隔離膜13a時相比，隔 離膜13a所產(chǎn)生的拉伸應(yīng)力能使半導體襯底1的晶格大小變大，使半導 體襯底1的晶格大小和MSi2的晶格大小之差變大，進而能夠確實地防 止金屬元素M的異常擴散。由此能夠更確實地防止在步驟S5的第2熱 處理中MSk從金屬硅化物層41向溝道部異常生長。
本實施方案中不僅將步驟S5的第2熱處理的熱處理溫度T2控制在 上述實施方案l中說明的溫度，而且在形成了使半導體襯底l產(chǎn)生拉伸 應(yīng)力的隔離膜13a的狀態(tài)下進行步驟S5的第2熱處理，所以隔離膜13a 具有抵消起因于元件分離區(qū)域4的壓應(yīng)力的作用?？梢酝ㄟ^隔離膜13a 的拉伸應(yīng)力抑制或防止起因于元件分離區(qū)域4的壓應(yīng)力具有的減小半 導體襯底l的晶格大小的作用，所以即使元件分離區(qū)域4發(fā)揮使半導體 襯底l (活性區(qū)域)產(chǎn)生壓應(yīng)力的作用，也能更確實地防止在步驟S5 的第2熱處理時MSi2從金屬硅化物層41向溝道部異常生長。
因此，本實施方案中除了能得到上述實施方案l的效果，還能更 確實地防止在步驟S5的第2熱處理中MSb從金屬硅化物層41向溝道部 異常生長。另外，更確實地防止金屬硅化物層41中產(chǎn)生高電阻的NiSi2
部分，進而能更確實地降低金屬硅化物層41的電阻不均。所以，能夠 進一步提高半導體器件的性能和可靠性。 (實施方案3)
本發(fā)明人對上述圖18 圖21的比較例的工序進行進一步研究，發(fā) 現(xiàn)與n溝道型MISFET相比，p溝道型MISFET的源極 漏極因形成鎳硅 化物層141b,容易發(fā)生結(jié)漏電流增加及結(jié)漏電流不均(每個晶體管的 結(jié)漏電流的變化)的問題。
為了降低上述結(jié)漏電流，減小沉積在半導體襯底1上的Ni膜112的 厚度，從而減小鎳硅化物層141b的厚度是有效的。但是，鎳硅化物層 141b是為了低電阻化而設(shè)置的。因此，如果使n溝道型MISFET和p溝 道型MISFET兩者的鎳硅化物層141b的厚度變薄，則即使是不易影響 結(jié)漏電流的n溝道型MISFET,也會導致鎳硅化物層141 b帶來的低電阻 化效果降低。
所以，在本實施方案中，通過利用以下工序形成金屬^ 圭化物層來 解決上述問題。
圖36是表示本實施方案的半導體器件制造工序的一部分的制造 工藝流程圖，對應(yīng)于上述實施方案1的圖9。圖36表示在得到上述圖7 的結(jié)構(gòu)之后，利用自對準硅化物處理工藝在柵電極8a、 8b、 n+型半導 體區(qū)域9b及p +型半導體區(qū)域10b的表面形成金屬硅化物層(金屬.半 導體反應(yīng)層)的工序的制造工藝流程。圖37及圖38是本實施方案的半 導體器件制造工序中的主要部分剖面圖，對應(yīng)于上述圖14。
本實施方案的半導體器件制造工序在上述步驟S3的第1熱處理工 序之前即直至通過上述步驟S1、 S2形成金屬膜12及隔離膜13的工序與 上述實施方案l相同，所以，此處省略其說明，對相當于上述步驟S3 的步驟S 3 a的第1熱處理工序及其以后的工序進行說明。
與上述實施方案1相同地進行至上述步驟S1、 S2的工序(至圖ll 的工序P8)，得到上述圖8的結(jié)構(gòu)后(即形成金屬膜12及隔離膜13后)， 對半導體襯底l實施第l熱處理(退火處理)(圖36的步驟S3a)。與 上述步驟S3的第1熱處理相同，步驟S3a的第l熱處理優(yōu)選在充滿惰性氣體(例如氬(Ar)氣或氦(He)氣)或氮氣(N2)氣氛的環(huán)境中， 于常壓下進行。
通過步驟S3a的第l熱處理，如圖37所示，〗吏構(gòu)成柵電才及8a、 8b的 多晶硅膜和金屬膜12、及構(gòu)成n +型半導體區(qū)域9b及p+型半導體區(qū)域 10b的單晶硅(單晶Si)與金屬膜12選擇性反應(yīng)，形成金屬 半導體 反應(yīng)層即金屬硅化物層41a。通過使柵電極8a、 8b、 n +型半導體區(qū)域 9b及p +型半導體區(qū)域10b的各上部(上層部)和金屬膜12反應(yīng)，形成 金屬硅化物層41a,所以，在4冊電極8a、 8b、 11 +型半導體區(qū)域％及卩+ 型半導體區(qū)域10b的各表面(上層部)形成金屬硅化物層41a。在本實施方案3中，步驟S3a的第l熱處理在使構(gòu)成金屬膜12的金 屬元素M和構(gòu)成p +型半導體區(qū)域10b的Si反應(yīng)時的金屬膜12的反應(yīng)率 低于構(gòu)成金屬膜12的金屬元素M和構(gòu)成n+型半導體區(qū)域9b的Si反應(yīng)時 的金屬膜12的反應(yīng)率的溫度范圍進行。即，在步驟S3a的第l熱處理階段構(gòu)成金屬膜12的金屬元素M和構(gòu) 成n+型半導體區(qū)域9b的Si的反應(yīng)中，將金屬元素M全部消耗掉，在11 + 型半導體區(qū)域9b的表面上(n +型半導體區(qū)域9b的上層部)形成金屬硅 化物層41a,或不將金屬元素M全部消耗，而在n +型半導體區(qū)域9b的 表面上(n+型半導體區(qū)域9b的上層部)殘留未反應(yīng)的金屬元素M，形 成金屬硅化物層41a。而在步驟S3a的第l熱處理階段構(gòu)成金屬膜12的 金屬元素M和構(gòu)成p +型半導體區(qū)域10b的Si的反應(yīng)中，不將金屬元素M 完全消耗，在p +型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上 層部)殘留未反應(yīng)的金屬元素M，形成金屬硅化物層41a。此處，如 上所述，在使構(gòu)成金屬膜12的金屬元素M和構(gòu)成p +型半導體區(qū)域10b 的Si反應(yīng)時的金屬膜12的反應(yīng)率低于使構(gòu)成金屬膜12的金屬元素M和 構(gòu)成n+型半導體區(qū)域9b的Si反應(yīng)時的金屬膜12的反應(yīng)率的溫度范圍 進行第1熱處理。由此在進行了步驟S3a的第1熱處理的階段的n+型半 導體區(qū)域9b的表面上(n +型半導體區(qū)域9b的上層部)形成第l厚度的 金屬硅化物層41a,在進行了步驟S3a的第l熱處理的階段的p +型半導 體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部)形成比上述第l厚度薄的第2厚度的金屬硅化物層41a。 進而，在本實施方案中，通過步驟S3a的第l熱處理形成由構(gòu)成金 屬膜12的金屬元素M的二金屬硅化物(即M2Si)構(gòu)成的金屬硅化物層 41a。 即，通過步驟S3a的第l熱處理，使構(gòu)成金屬膜12的金屬元素M和 構(gòu)成柵電極8a、 8b的多晶硅膜的Si反應(yīng)，在柵電極8a、 8b的表面上(柵 電才及8a、 8b的上層部)形成由M2Si組成的金屬^S圭化物層41a。另外， 通過步驟S3a的第l熱處理，使構(gòu)成金屬膜12的金屬元素M和n +型半導 體區(qū)域9b的Si反應(yīng)，在n +型半導體區(qū)域9b的表面上(n +型半導體區(qū)域 9b的上層部)形成由M2Si組成的金屬硅化物層41a。通過步驟S3a的第 l熱處理，使構(gòu)成金屬膜12的金屬元素M和p +型半導體區(qū)域10b的Si反 應(yīng)，在p +型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部) 形成由M2Si組成的金屬^ 圭化物層41a。 隔離膜13是難以與金屬膜12反應(yīng)的膜，優(yōu)選即使進行步驟S3a的 第1熱處理也難以與金屬膜12反應(yīng)的膜。如果步驟S3a的第l熱處理導 致隔離膜13與金屬膜12反應(yīng)，則有可能抑制金屬硅化物層41a的形成， 或者導致金屬硅化物層41a的組成發(fā)生變化。與上述實施方案l相同， 在本實施方案中也可以通過使用難以與金屬膜12反應(yīng)的膜作為隔離 膜13,防止步驟S3a的第l熱處理導致金屬膜12和隔離膜13反應(yīng)，從而 能夠利用步驟S3a的第l熱處理確實地形成金屬硅化物層41a。作為上 述難以與金屬膜12反應(yīng)的隔離膜13,優(yōu)選氮化鈦(TiN)膜或鈦(Ti) 膜。 例如，金屬膜12為Ni膜時，步驟S3a的第l熱處理的溫度在例如 260。C以上、低于320。C的溫度范圍是合適的(當然，因其他條件不同， 也可能不限定在該溫度范圍)。另外，最優(yōu)選以290。C為中心值的 270 310。C的溫度范圍。以下使用圖39 圖41詳細說明金屬膜12為Ni 膜時將本實施方案3中的步驟S3a的第l熱處理的熱處理溫度設(shè)定在 260。C以上、低于320。C的理由。 在半導體村底上形成p+型硅區(qū)域及n+型硅區(qū)域，在其上形成 10nm左右的Ni膜及15nm左右的TiN膜，然后通過熱處理使Ni膜和p + 型硅區(qū)域、或使Ni膜和n +型硅區(qū)域反應(yīng)，形成鎳硅化物層，除去未反 應(yīng)Ni及TiN膜，圖3 9是表示此時形成的4臬硅化物層的薄層電阻的熱處 理溫度依賴性的曲線圖。圖39的曲線圖的橫軸對應(yīng)于通過熱處理使Ni 膜和p +型硅區(qū)域、或使Ni膜和n+型硅區(qū)域反應(yīng)的熱處理溫度，圖39的 曲線圖的縱軸對應(yīng)于通過該熱處理形成的鎳硅化物層的薄層電阻值。 圖3 9所進行的熱處理為通過RTA進行3 0秒左右。在圖39的曲線圖中， 用白圓圏表示通過熱處理使Ni膜和p +型硅區(qū)域反應(yīng)形成的鎳硅化物 層的薄層電阻值，用黑圓圏表示通過熱處理使^膜和11 +型硅區(qū)域反應(yīng) 形成的鎳硅化物層的薄層電阻值。需要說明的是，圖39對應(yīng)于用更寬 的溫度區(qū)域表示的上述圖23。如圖39所示，如果熱處理溫度低，則形成的鎳硅化物層為高電阻 的NizSi相(Ni2Si相為30Q/口左右)，如果熱處理溫度高，則形成的鎳 硅化物層變成低電阻的NiSi相(NiSi相為10Q/口左右)。但是，關(guān)于 由Ni2Si相變成NiSi相的溫度，Ni膜和n+型硅區(qū)域反應(yīng)時、和Ni膜和p' 型石圭區(qū)域反應(yīng)時是不同的。例如使Ni膜和n+型硅區(qū)域反應(yīng)時，通過低 于300。C的溫度范圍的熱處理，Ni膜未被完全消耗，殘留未反應(yīng)的Ni， 形成Ni2Si相的鎳硅化物層，通過300。C以上、360。C以下的溫度范圍的 熱處理，Ni膜被完全消耗，形成Ni2Si相的鎳硅化物層，通過390。C以 上的溫度范圍的熱處理形成NiSi相的鎳硅化物層。而在使Ni膜和p +型 硅區(qū)域反應(yīng)時，通過低于320。C的溫度范圍的熱處理，Ni膜未被完全 消耗，殘留未反應(yīng)的Ni,形成Ni2Si相的鎳硅化物層，通過在320。C以 上、低于340。C的溫度范圍進行熱處理，Ni膜被完全消耗掉，形成N^Si 相的鎳硅化物層，通過在360。C以上的溫度范圍進行熱處理，形成NiSi 相的鎳硅化物層。在半導體襯底上形成p +型硅區(qū)域及n+型硅區(qū)域，在其上形成
1 Onm左右的Ni膜及15nm左右的TiN膜，然后通過熱處理使Ni膜和p + 型硅區(qū)域、或使Ni膜和n+型硅區(qū)域反應(yīng)，圖40是表示此時的Ni膜的反 應(yīng)率的曲線圖。圖40的曲線的橫軸對應(yīng)于通過熱處理使Ni膜和p +型硅
區(qū)域、或使Ni膜和n +型硅區(qū)域反應(yīng)的熱處理溫度，圖40的曲線圖的縱 軸對應(yīng)于Ni膜的反應(yīng)率。圖40所示的熱處理為利用RTA進行30秒左 右。另外，在圖40的曲線圖中，用白圓圏表示通過熱處理使^膜和？ + 型硅區(qū)域反應(yīng)時的Ni膜的反應(yīng)率，用黑圓圏表示通過熱處理使Ni膜和 n+型珪區(qū)域反應(yīng)時的Ni膜的反應(yīng)率。
如圖40所示，如果熱處理溫度為320。C以上，則使Ni膜和p +型硅 區(qū)域反應(yīng)時的Ni膜的反應(yīng)率和使Ni膜和n +型珪區(qū)域反應(yīng)時的Ni膜的 反應(yīng)率基本相同，為100%,可知Ni被完全消耗掉。由于Ni被完全消 耗掉，所以，在熱處理溫度為320。C以上時，形成于p +型硅區(qū)域表面 上(p +型硅區(qū)域的上層部)的鎳硅化物層(Ni2Si相)的厚度與形成于 n +型硅區(qū)域表面上(n +型硅區(qū)域的上層部)的鎳硅化物層(Ni2SbN) 的厚度相同。
而當熱處理溫度低于320°C時，使Ni膜和p +型硅區(qū)域反應(yīng)時的Ni 膜的反應(yīng)率和4吏Ni膜和n +型珪區(qū)域反應(yīng)時的Ni膜的反應(yīng)率不同。熱處 理溫度在300。C以上、32(TC以下的范圍時，使Ni膜和n+型硅區(qū)域反應(yīng) 時的Ni膜的反應(yīng)率大致為100 % , Ni被全部消耗掉，n +型硅區(qū)域表面 上(n +型硅區(qū)域的上層部)形成鎳硅化物層(Ni;i相)。熱處理溫度 低于300。C時，隨著熱處理溫度降低，使Ni膜和n +型石圭區(qū)域反應(yīng)時的 Ni膜的反應(yīng)率降低，例如熱處理溫度為290。C時，反應(yīng)率約為98%, 熱處理溫度為270。C時，反應(yīng)率約為60%。即，在該熱處理溫度范圍 (低于300。C) , Ni未被完全消耗，在n +型硅區(qū)域表面上(n+型硅區(qū) 域的上層部)殘留未反應(yīng)的Ni,形成鎳硅化物層(Ni2Si相)，其厚度 也隨著熱處理溫度降低而變薄。
另一方面，熱處理溫度在低于32(TC的范圍時，使Ni膜和p +型硅 區(qū)域反應(yīng)時的Ni膜的反應(yīng)率隨著熱處理溫度降低而降低，例如熱處理 溫度為310。C時，反應(yīng)率約為80%,熱處理溫度為270。C時反應(yīng)率約為 40%。即，在該熱處理溫度范圍(低于320。C)時，Ni未被完全消耗， 在p +型硅區(qū)域表面上(p +型硅區(qū)域的上層部)殘留未反應(yīng)的Ni，形成 Ni^i相鎳硅化物層，其厚度也隨著熱處理溫度降低而變薄。
進而，如果熱處理溫度低于32(TC,則使Ni膜和p+型硅區(qū)域反應(yīng) 時的Ni膜的反應(yīng)率低于使Ni膜和n+型珪區(qū)域反應(yīng)時的Ni膜的反應(yīng)率。 由使該Ni膜和p +型珪區(qū)域反應(yīng)時的Ni膜的反應(yīng)率與使Ni膜和n +型硅 區(qū)域反應(yīng)時的Ni膜的反應(yīng)率的差異可知，與使Ni膜和n +型硅區(qū)域反應(yīng) 時形成于n +型硅區(qū)域表面上(n +型硅區(qū)域的上層部)的鎳硅化物層的 厚度相比，使Ni膜和p +型硅區(qū)域反應(yīng)時形成于p +型石圭區(qū)域表面上(p +型硅區(qū)域的上層部)的鎳硅化物層的厚度變薄。
圖41是表示通過上述圖40所示的熱處理使Ni膜和rT型硅區(qū)域反 應(yīng)時的Ni膜的反應(yīng)率與通過熱處理使Ni膜和p +型珪區(qū)域反應(yīng)時的Ni 膜的反應(yīng)率之差的曲線圖。
通過熱處理使>^膜和11 +型硅區(qū)域反應(yīng)時的Ni膜的反應(yīng)率與通過 熱處理使Ni膜和p +型硅區(qū)域反應(yīng)時的Ni膜的反應(yīng)率之差在熱處理溫 度為290。C時最大，約為45%。在熱處理溫度高于290。C的溫度范圍， 隨著熱處理溫度升高，該反應(yīng)率之差減小，在熱處理溫度為310。C時， 反應(yīng)率之差約為20%。在熱處理溫度低于290。C的溫度范圍時，隨著 熱處理溫度降低，其反應(yīng)率之差減小，熱處理溫度為270。C時，反應(yīng) 率之差約為22% 。
由圖39 圖41所示的數(shù)據(jù)可知，如果在26(TC以上、低于320。C的 溫度范圍進行熱處理，使Ni膜和n +型硅區(qū)域及Ni膜和p +型硅區(qū)域反 應(yīng)，則在p +型硅區(qū)域表面上(p +型硅區(qū)域的上層部)形成Ni2Si相的鎳 硅化物層，其厚度小于形成在n+型硅區(qū)域表面上(n+型硅區(qū)域的上層 部)的Ni2Si相的鎳硅化物層。
例如，在半導體襯底上形成p +型硅區(qū)域及n+型硅區(qū)域，在其上形 成10nm左右的Ni膜及15nm左右的TiN膜，然后通過熱處理溫度為 310°C、熱處理時間為30秒的熱處理，使Ni膜與p +型硅區(qū)域及n +型硅 區(qū)域反應(yīng)。此時，在n+型硅區(qū)域表面上(n+型硅區(qū)域的上層部)形成 厚度15nm (反應(yīng)率為100% )的Ni^i相的鎳硅化物層，在p +型珪區(qū)域 表面上(p +型硅區(qū)域的上層部)形成厚度12nm (反應(yīng)率為80% )的 Ni2Si相的鎳硅化物層。此處，第1熱處理中的反應(yīng)率為100%時，Ni2Si
膜的厚度約為Ni膜厚度的1.5倍。
如上所述，在本實施方案中，在使構(gòu)成金屬膜12的金屬元素M和
p +型半導體區(qū)域10b的Si反應(yīng)時的金屬膜12的反應(yīng)率低于使構(gòu)成金屬 膜12的金屬元素M與n +型半導體區(qū)域9b的Si反應(yīng)時的金屬膜的反應(yīng)率 的溫度(金屬膜12為Ni膜時，該溫度為260。C以上、低于320。C)進行 步驟S3a的第1熱處理。由此能使步驟S3a的第1熱處理的階段形成于口 + 型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部)的金屬硅 化物層(M2Si) 41a的厚度(上述第2厚度)小于在步驟S3a的第l熱處 理的階段形成于11 +型半導體區(qū)域9b的表面上(n+型半導體區(qū)域9b的上 層部)的金屬硅化物層(M2Si) 41a的厚度(上述第l厚度)。
接下來，通過進行濕式清洗處理，除去隔離膜13和未反應(yīng)的構(gòu)成 金屬膜12的金屬元素M (即未與柵電極8a、 8b、 n+型半導體區(qū)域9b或 p +型半導體區(qū)域10b反應(yīng)的構(gòu)成金屬膜12的金屬元素M)(圖36的步 驟S4)。此時，在柵電極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū) 域10b的表面上殘留金屬硅化物層41a。步驟S4的濕式清洗處理(隔離 膜13及未反應(yīng)的金屬膜12的除去工序)與上述實施方案l相同，可以 通過使用了硫酸的濕式清洗、或使用了石克酸和過氧化氫水溶液的濕式 清洗等進行。
接下來，對半導體襯底1實施第2熱處理(圖36的步驟S5a)。與 上述步驟S5的第2熱處理相同，步驟S5a的第2熱處理優(yōu)選在充滿惰性 氣體(例如Ar氣或He氣)或N2氣氣氛的環(huán)境中，于常壓下進行。步驟 S5a的第2熱處理在高于上述步驟S3a的第l熱處理的熱處理溫度的熱 處理溫度下進行。金屬膜12為Ni膜時，步驟S5a的第2熱處理溫度例如 可以在550。C左右。例如，在充滿惰性氣體(例如Ar氣或He氣)或N2 氣氣氛的環(huán)境中，于常壓、溫度550。C左右下，使用RTA法對半導體 襯底1實施30秒左右的熱處理，由此能夠進行步驟S5a的第2熱處理。 通過進行步驟S5a的第2熱處理，如圖38所示，通過步驟S3a的第l熱處 理形成的M2Si相的金屬硅化物層41a變成MSi相(MSi相的金屬石圭化物 層41b)，金屬元素M和Si的組成比以化學計量比計接近l: 1，形成穩(wěn)定的金屬硅化物層41b。需要說明的是，MSi相的電阻率低于M2Si相及 MSi2相，在步驟S5a以后的工序(至半導體器件的制造結(jié)束)中金屬 硅化物層41b維持低電阻的MSi相，在制成的半導體器件中(例如即使 在將半導體襯底l變成獨立的半導體芯片的狀態(tài))，金屬硅化物層41b 變成低電阻的MSi相。 如果通過步驟S5a的第2熱處理，從M2Si相的金屬硅化物層41a變 成MSi相的金屬硅化物層41b,則膜厚也增加。但是，形成于n+型半導 體區(qū)域9b的表面上(n+型半導體區(qū)域9b的上層部)的金屬硅化物層 (M^i相)41a變成金屬硅化物層(MSi相)41b時的膜厚的增加率與 形成于p +型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部) 的金屬硅化物層(M2SbN) 41a變成金屬硅化物層(MSi相)41b時的 膜厚的增加率相同。所以，維持在步驟S3a的第l熱處理的階段形成于 n +型半導體區(qū)域9b的表面上(n+型半導體區(qū)域9b的上層部)的金屬硅 化物層(MzSi相)41a的厚度與在步驟S3的第l熱處理的階段形成于p +型半導體區(qū)域101 的表面上(p +型半導體區(qū)域10b的上層部)的金屬 硅化物層(M^i相)41a的厚度之比，通過步驟85&的第2熱處理在口 + 型半導體區(qū)域10b的表面上(p +型半導體區(qū)域10b的上層部)及n+型半 導體區(qū)域9b的表面上(n +型半導體區(qū)域9b的上層部)形成金屬硅化物 層41b。 例如，在半導體襯底上形成p +型硅區(qū)域及n+型硅區(qū)域，在其上形 成10nm左右的Ni膜及15nm左右的TiN膜，然后進行步驟S3a,即通過 熱處理溫度31 (TC 、熱處理時間30秒的第1熱處理使Ni膜與p +型硅區(qū)域 及n +型硅區(qū)域反應(yīng)。此時，在n +型硅區(qū)域表面上(rT型硅區(qū)域的上層 部)形成厚度15nm (反應(yīng)率為100% )的NbSi相的鎳硅化物層，在口 + 型硅區(qū)域表面上(p +型硅區(qū)域的上層部)形成厚度12nm (反應(yīng)率為80 % )的Ni2Si相的鎳硅化物層。然后，通過進行濕式清洗處理，除去TiN 膜及未反應(yīng)的Ni后，進行步驟S5a，即進行熱處理溫度550。C、熱處理 時間30秒的第2熱處理。由此在n+型硅區(qū)域表面上(n+型硅區(qū)域的上 層部)形成厚度21nm (第1熱處理中的反應(yīng)率為100%時，NiSi膜的厚度約為Ni膜厚度的2.1倍)的NiSi相的鎳硅化物層，在p+型硅區(qū)域表面
上(p +型硅區(qū)域的上層部)形成厚度16.8nm的NiSi相的鎳硅化物層。 為了容易理解，將上述關(guān)系總結(jié)如下。圖42 圖46是步驟S2、 S3a、 S4、 S5各階段的半導體器件制造工序中的主要部分剖面圖，表示p — 型半導體區(qū)域10b的上部附近區(qū)域和rT型半導體區(qū)域9b的上部附近區(qū) 域。圖42表示進行步驟S1、 S2形成金屬膜12及隔離膜13的階段(步驟 S3a的第l熱處理前的階段)。圖43表示進行了步驟S3a的第l熱處理的 階段(進行步驟S4的金屬膜12及隔離膜13的除去工序之前的階段)。 圖44表示進行了步驟S4的金屬膜12及隔離膜13除去工序的階段(進行 步驟S5a的第2熱處理之前的階段)。圖45表示進行了步驟S5a的第2熱 處理的階段(形成絕緣膜42之前的階段)。如圖42所示，在p +型半導體區(qū)域10b及n+型半導體區(qū)域9b上形成 共用的金屬膜12，所以，在進行步驟S3a的第l熱處理之前的階段，p + 型半導體區(qū)域10b上的金屬膜12的厚度(膜厚)tnl與n+型半導體區(qū)域 9b上的金屬膜12的膜厚tn2相同(即tnl-tn2)。并且，通過進行步驟 S3a的第l熱處理，如圖43所示，使p +型半導體區(qū)域10b及n+型半導體 區(qū)域9b與金屬膜12反應(yīng)，在p+型半導體區(qū)域10b及n+型半導體區(qū)域9b 的表面上形成金屬硅化物層41a。金屬硅化物層41a相當于上述實施方 案1的金屬硅化物層41，在上述實施方案l中，通過步驟S3的第1熱處 理形成MSi相的金屬硅化物層41,而在本實施方案中，通過步驟S3a 的第1熱處理形成M 2 S i相的金屬硅化物層41 a 。如上所述，步驟S3a的第l熱處理在p溝道型MISFETQp的p +型半導 體區(qū)域10b和金屬膜12的反應(yīng)率低于n溝道型MISFETQn的n+型半導體 區(qū)域9b和金屬膜12的反應(yīng)率的溫度范圍進行。此處，p +型半導體區(qū)域 10b和金屬膜12的反應(yīng)率對應(yīng)于位于p +型半導體區(qū)域10b上的金屬膜 12中通過步驟S3a的第l熱處理與p +型半導體區(qū)域10b反應(yīng)形成金屬硅 化物層41a的部分的比例。同樣，n +型半導體區(qū)域9b和金屬膜12的反 應(yīng)率對應(yīng)于位于n +型半導體區(qū)域9b上的金屬膜12中通過步驟S3a的第 l熱處理與n +型半導體區(qū)域9b反應(yīng)形成金屬硅化物層41a的部分的比
例。所以，在步驟S3a的第l熱處理中，位于p +型半導體區(qū)域10b上的 金屬膜12中的與p +型半導體區(qū)域10b反應(yīng)的部分的比例(厚度)小于 位于n +型半導體區(qū)域9b上的金屬膜12中的與n +型半導體區(qū)域9b反應(yīng) 的部分的比例(厚度)。換言之，在步驟S3a的第l熱處理中，位于p' 型半導體區(qū)域10b上的金屬膜12中的未反應(yīng)部分(未與p +型半導體區(qū) 域10b反應(yīng)的部分)的比例(厚度)大于位于n +型半導體區(qū)域9b上的 金屬膜12中的未反應(yīng)部分(未與n +型半導體區(qū)域9b反應(yīng)的部分的比例 (厚度)。
因此，通過步驟S3a的第l熱處理形成金屬硅化物層41a的階段， 如圖43所示，形成于p +型半導體區(qū)域10b的表面上的金屬硅化物層41a 的厚度tn3小于形成于n+型半導體區(qū)域9b的表面上的金屬硅化物層41a 的厚度tn4 (即tn3 <tn4)。
在步驟S3a的第1熱處理中，位于p +型半導體區(qū)域1 Ob上的金屬膜 12與位于n+型半導體區(qū)域9b上的金屬膜12相比，反應(yīng)率低。因此，在 第l熱處理前位于p +型半導體區(qū)域10b上的金屬膜12經(jīng)第l熱處理并不 都與p +型半導體區(qū)域10b反應(yīng)，其中的一部分與p +型半導體區(qū)域10b反 應(yīng)。即，在步驟S3a的第l熱處理工序中，在金屬膜12與p +型半導體區(qū) 域10b的反應(yīng)中，金屬膜12并未被完全消耗掉(反應(yīng))，在形成于卩+ 型半導體區(qū)域10b的表面上的金屬硅化物層41a上殘留未反應(yīng)的構(gòu)成 金屬膜12的金屬元素M。所以，步驟S3a的第l熱處理后，金屬膜12中 的未反應(yīng)部分12a殘留在p +型半導體區(qū)域10b上的金屬硅化物層41a 上，其厚度(殘留厚度)tn5小于初期厚度(膜厚tnl )(即tn5〈tnl)。
另一方面，在步驟S3a的第l熱處理中，位于n+型半導體區(qū)域9b上 的金屬膜12與位于p +型半導體區(qū)域10b上的金屬膜12相比，反應(yīng)率高。 因此，步驟S3a的第l熱處理后，殘留在n+型半導體區(qū)域9b上的金屬硅 化物層41a上的金屬膜12的未反應(yīng)部分12a的厚度(殘留厚度)tn6小于 殘留在p +型半導體區(qū)域10b上的金屬硅化物層41a上的金屬膜12的未 反應(yīng)部分12a的厚度(殘留厚度)tn5 (即tn6〈tn5)。需要說明的是， 在步驟S3a的第l熱處理后，位于n+型半導體區(qū)域9b上的金屬膜12可以
全部與n+型半導體區(qū)域9b反應(yīng)，也可以不完全反應(yīng)，只一部分與n+型 半導體區(qū)域9b反應(yīng)。位于n +型半導體區(qū)域9b上的金屬膜12全部與n +型 半導體區(qū)域9b反應(yīng)時，步驟S3a的第l熱處理后，在n +型半導體區(qū)域9b 上的金屬硅化物層41a上不殘留金屬膜12的未反應(yīng)部分12a,上述厚度 (殘留厚度)tn6為0 (tn6=0)。而當位于n+型半導體區(qū)域9b上的金屬 膜12中的 一部分與n +型半導體區(qū)域9b反應(yīng)時，步驟S3a的第1熱處理后 在n +型半導體區(qū)域9b上的金屬硅化物層41a上殘留金屬膜12的未反應(yīng) 部分12a (tn6〉0)，其厚度tn6小于上述厚度tn5 (tn6 < tn5 )。需要 說明的是，圖43表示n+型半導體區(qū)域9b上的金屬硅化物層41a上殘留 金屬膜12的未反應(yīng)部分12a時的情形，但n +型半導體區(qū)域9b上的金屬 硅化物層41a上可以不殘留金屬膜12的未反應(yīng)部分12a。
步驟S3a的第l熱處理后，如圖44所示，通過步驟S4除去隔離膜13 和金屬膜12的未反應(yīng)部分12a,然后如圖45所示，通過進行步驟S5a的 第2熱處理，使M2Si相的金屬珪化物層41a變成MSi相的金屬硅化物層 41b。即，通過步驟S5a的第2熱處理使M2Si相的金屬硅化物層41a和柵 電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b的硅(Si)進 一步反應(yīng)(進行^1281 +Si—2MSi的反應(yīng))，在柵電極8a、 8b、 n+型半 導體區(qū)域9b及p+型半導體區(qū)域10b的表面上形成由比M2Si相穩(wěn)定且為 低電阻率的MSi相組成的金屬硅化物層41b。因此，步驟S5a的第2熱處 理在能使M2Si相的金屬硅化物層41a變成MSi相的金屬硅化物層41b的 溫度下進行。
p +型半導體區(qū)域10b的表面上的金屬硅化物層41a的厚度tn3小于n +型半導體區(qū)域9b的表面上的金屬硅化物層41 a的厚度tn4 (tn3 < tn4 )， 所以，在步驟S5a的第2熱處理后p +型半導體區(qū)域10b的表面上的金屬 硅化物層41b的厚度tn7小于n+型半導體區(qū)域9b的表面上的金屬硅化 物層41b的厚度tn8 (即tn7〈tn8)。
圖46是表示根據(jù)本實施方案3的步驟Sl S5a ( Sl， S2, S3a， S4、 S5a)形成的鎳硅化物層(在圖46的曲線圖中表示為"實施方案3")和 根據(jù)比較例的步驟形成的鎳硅化物層(在圖46的曲線圖中表示為"比
較例")的漏電流的分布(不均)的曲線圖。圖46的曲線圖的橫軸對 應(yīng)于漏電流，圖46的曲線圖的縱軸對應(yīng)于概率分布(累積頻率、
Cumulative Fr叫uency )。圖46中的比較例的步驟(工序)是本實施方 案3的步驟Sl S5a，其中步驟S3a的第l熱處理的熱處理溫度為320。C。 如圖46所示，與根據(jù)上述比較例的步驟形成的鎳硅化物層相比， 根據(jù)本實施方案3的步驟Sl S5a形成的鎳硅化物層的鎳硅化物層漏電 流不均小。認為其理由如下。比較例中，在p +型硅區(qū)域表面上(p +型 硅區(qū)域的上層部)及n+型硅區(qū)域表面上(n +型硅區(qū)域的上層部)形成 大致相同厚度的鎳硅化物層。但是，由于與n+型硅區(qū)域相比，Ni容易 擴散到p +型硅區(qū)域，所以形成于p+型硅區(qū)域表面上(p+型硅區(qū)域的上 層部)的鎳硅化物層容易發(fā)生異常生長。因此，盡管形成相同厚度的 鎳硅化物層，與n +型硅化物區(qū)域相比，p +型硅區(qū)域容易發(fā)生結(jié)漏電流 不均。
而在本實施方案3中，形成于p +型硅區(qū)域表面上(p +型硅區(qū)域的 上層部)的鎳硅化物層的厚度小于形成于n +型硅化物區(qū)域的表面上(n +型硅區(qū)域的上層部)的鎳硅化物層的厚度，所以，能夠降低p +型硅 化物區(qū)域中的結(jié)漏電流不均。
即，與n+型硅區(qū)域相比，p +型硅區(qū)域容易擴散Ni (容易促進Ni 和Si的反應(yīng))，與形成于n +型硅區(qū)域表面上的鎳硅化物層相比，形成 于p +型硅區(qū)域表面上的鎳硅化物層容易發(fā)生異常生長。容易在p +型硅 區(qū)域發(fā)生的鎳硅化物層的異常生長主要是因為NiSi2的部分從NiSi相 的鎳硅化物層向其下的半導體區(qū)域(p +型硅區(qū)域、n+型硅區(qū)域)局部 生長。如果NiSi2部分從鎳硅化物層向p +型硅區(qū)域或n +型硅區(qū)域局部生 長，則導致其異常生長部(NiSi2)接近接合面，使該p +型硅區(qū)域或n +型硅區(qū)域的結(jié)漏電流增大。另外，由于該鎳硅化物層的異常生長不 是在整個鎳硅化物層發(fā)生，而是在局部發(fā)生，存在發(fā)生該異常生長的 晶體管與不發(fā)生該異常生長的晶體管，所以，導致每個晶體管的結(jié)漏
電流不均。與n+型硅區(qū)域相比，鎳硅化物層容易在p+型硅區(qū)域發(fā)生異 常生長，與n+型硅區(qū)域相比，p +型硅區(qū)域容易發(fā)生結(jié)漏電流的增加或
結(jié)漏電流不均的增大。
為了抑制p +型硅區(qū)域的結(jié)漏電流的增加或結(jié)漏電流不均的增大， 減小形成于P+型硅區(qū)域表面上的鎳硅化物層的厚度是有效的。如果減 小形成于P +型硅區(qū)域表面上的鎳硅化物層的厚度，則隨著鎳硅化物層
的量變少(厚度變薄)，為進行NiSi2部分異常生長而被供給到NiSi/Si 界面的Ni量變少，能夠抑制NiSi2的部分從鎳硅化物層向p +型硅區(qū)域側(cè) 局部異常生長。因此，能夠降低鎳硅化物層異常生長的晶體管的發(fā)生 頻率。另外，隨著鎳硅化物層變薄，從鎳硅化物層至p +型硅區(qū)域的接 合面的距離變長，進而能夠降低結(jié)漏電流，所以，即使鎳硅化物層異 常生長，也能抑制該異常生長對結(jié)漏電流的影響。所以，通過減小形 成于p +型硅區(qū)域表面上的鎳硅化物層的厚度，能夠抑制p +型硅區(qū)域的 結(jié)漏電流的增加和結(jié)漏電流不均的增大。
但是，在p +型硅區(qū)域表面上和n +型硅區(qū)域表面上形成相同厚度的 鎳硅化物層時，如果使p+型硅區(qū)域表面上的鎳硅化物層變薄，則導致 難以發(fā)生異常生長(NiSi2部分從鎳硅化物層向n +型硅區(qū)域局部生長) 的n+型硅區(qū)域表面上的鎳硅化物層也變薄。這導致在11+型硅區(qū)域表面 上形成鎳硅化物層所產(chǎn)生的降低電阻的效果降低。
所以，本實施方案3中使形成于p +型半導體區(qū)域10b的表面上的金 屬硅化物層41b的厚度小于形成于n+型半導體區(qū)域9b的表面上的金屬 硅化物層41b的厚度。因此，通過減小形成于容易發(fā)生異常生長(MSi2 部分從金屬硅化物層41b向p +型半導體區(qū)域10b局部生長)的p +型半導 體區(qū)域10b的表面上的金屬硅化物層41b的厚度，能夠抑制p +型半導體 區(qū)域10b的結(jié)漏電流的增加和結(jié)漏電流不均的增大。另外，通過增大 形成于難以發(fā)生異常生長(MSi2部分從金屬硅化物層41b向n+型半導 體區(qū)域9b的局部生長)的n+型半導體區(qū)域9b的表面上的金屬硅化物層 41b的厚度，能確實地得到在n+型半導體區(qū)域9b的表面上形成金屬硅 化物層41b所產(chǎn)生的降低電阻的效果。
如上所述，在本實施方案3中，能夠在維持形成于n+型半導體區(qū) 域9b的表面上的金屬硅化物層41b的厚度的同時，減小形成于p+型半
導體區(qū)域10b的表面上的金屬硅化物層41b的厚度。因此，能夠同時得
到在n +型半導體區(qū)域9b的表面上形成相對厚的金屬硅化物層41b所產(chǎn) 生的電阻降低效果和在p +型半導體區(qū)域10b的表面上形成與上述厚度 相比相對薄的金屬硅化物層41b所產(chǎn)生的降低p +型半導體區(qū)域10b中 的結(jié)漏電流及降低結(jié)漏電流不均的效果。所以，能提高半導體器件的 可靠性。還能提高半導體器件的性能。
通過控制步驟S3a的第1熱處理的溫度，能改變n +型半導體區(qū)域9b 上和p +型半導體區(qū)域10b上的金屬硅化物層41a的厚度，由此能使步驟 S5a的第2熱處理后的p +型半導體區(qū)域10b的表面上的金屬硅化物層 41b的厚度小于n +型半導體區(qū)域9b的表面上的金屬硅化物層41b的厚 度。因此，無需增加半導體器件的制造工序數(shù)，即可使p +型半導體區(qū) 域10b的表面上的金屬硅化物層41b的厚度小于n +型半導體區(qū)域9b的 表面上的金屬硅化物層41b的厚度。所以，能減少半導體器件的制造 工序數(shù)，并能簡化半導體器件的制造工序，可以降低半導體器件的制 造成本。
p +型半導體區(qū)域10b及rT型半導體區(qū)域9b的結(jié)深越淺，金屬硅化 物層異常生長時對結(jié)漏電流的影響越大。在本實施方案中，通過使形 成于p +型半導體區(qū)域10b的表面上的金屬硅化物層41b比形成于n+型 半導體區(qū)域9b的表面上的金屬硅化物層41 b薄，改善金屬硅化物層的 異常生長引起的結(jié)漏電流的問題。因此，能使p +型半導體區(qū)域10b及n +型半導體區(qū)域913的結(jié)深變淺，并能微細化場效應(yīng)晶體管，有利于半 導體器件的小型化。
Pt (柏)存在Pt2Si相及PtSi相，但不存在PtSi2相。但是，本發(fā)明 人經(jīng)研究發(fā)現(xiàn)，不僅在使用Ni膜或Ni合金膜作為金屬膜12時，在使用 Pt膜作為金屬膜12時，與n溝道型MISFET相比，p溝道型MISFET的源 極*漏極也容易發(fā)生結(jié)漏電流的增加及結(jié)漏電流不均，通過適用本實 施方案的制造工序，能改善結(jié)漏電流的問題。因此，在本實施方案及 以下的實施方案4中也可以使用P t膜作為金屬膜12 。
使用Ni膜或Ni合金膜作為金屬膜12時，如上所述，MSi相的電阻
率低于M2Si相，所以半導體器件完成時的金屬硅化物層41b使用MSi 相而不是M2Si相。而使用Pt膜作為金屬膜12時，半導體器件完成時的金屬硅化物層 41b使用PtzSi (二鉑硅化物)相而不是PtSi (鉑單硅化物)相。這是因 為PtSi和Pt2Si的電阻率都為3(VQ cm左右，Pt2Si的硅消耗量小于PtSi 的Si消耗量，與金屬硅化物層41b為PtSi時相比，金屬硅化物層41b為 PtzSi時可以增大金屬硅化物層至結(jié)的距離，所以能減小漏電流。因此，使用Pt (鉑)膜作為金屬膜12時和使用Ni膜或Ni合金膜作 為金屬膜12時，金屬^f圭化物層41a、 41b中的金屬元素M和Si的組成比 不同。如上所述，使用Ni膜或Ni合金膜作為金屬膜12時，金屬硅化物 層41a為M2Si相，金屬硅化物層41b為MSi相。另一方面，使用Pt (鉑)膜作為金屬膜12時，通過上述步驟S3a 的第1熱處理，使作為金屬膜12的Pt膜與柵電極8a、 8b、 n+型半導體 區(qū)域9b及p +型半導體區(qū)域10b選擇性反應(yīng)，形成由Pt的硅化物組成的 金屬硅化物層41a。此種情況下的金屬硅化物層41a由與Pt2Si ( 二鉑硅 化物)相比更富含金屬的硅化物(即與Pt2Si相比,Pt的原子比大的硅 化物，即Pt的原子比大于2/3的硅化物)組成，更具體而言，由PtsSi2 (五鉑二硅化物)組成。此處，富含金屬是指金屬元素的原子比多。 步驟S3a的第l熱處理后除去未反應(yīng)的Pt膜，然后通過上述步驟S5a的 第2熱處理，使金屬硅化物層41a (Pt5Si2)變成由Pt的二金屬硅化物即 Pt2Si( 二柏珪化物)組成的金屬硅化物層41b,使其穩(wěn)定。Pt2Si在700。C 以下穩(wěn)定，無相變，能得到Pt2Si相的金屬硅化物層41b。如上所述， 使用Pt膜作為金屬膜12時，通過步驟S3a第l熱處理，形成由與Pt(構(gòu) 成金屬膜12的金屬元素)的二金屬硅化物(即PtzSi)相比更富含金屬 的硅化物(此處為PtsSi2)組成的金屬硅化物層41a，通過步驟S5a的第 2熱處理，使金屬硅化物層41a變成由Pt (構(gòu)成金屬膜12的金屬元素) 的二金屬硅化物(dimetalsilicide)(即Pt^i)組成的金屬硅化物層41b。 但是，從Pt2Si相的金屬硅化物層41b局部產(chǎn)生(異常生長)PtSi相，使 從金屬硅化物層41b至結(jié)的距離變小，有可能增加結(jié)漏電流，所以，
使用Pt (鉑)膜作為金屬膜12時，適用本實施方案及下述實施方案4 也是有效的。
但是，與使用Pt膜作為金屬膜12時相比，使用Ni膜或Ni合金膜(Ni 合金膜優(yōu)選Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合 金膜、Ni-Er合金膜或Ni-鑭系元素合金膜)作為金屬膜12時適用本 實施方案及下述實施方案4的制造工序，效果更明顯。
本實施方案中利用步驟S1形成的金屬膜12的膜厚(沉積膜厚、垂 直于半導體襯底l的主面的方向的厚度)優(yōu)選為4 33nm。如果金屬膜 12過薄，則金屬硅化物層41b的厚度變得過薄，電阻增大。金屬硅化 物層41b的厚度由設(shè)計所要求的金屬硅化物層41b的薄層電阻和硅化 物材料的電阻率求出，金屬膜12為Ni膜時，必須為8.4nm以上厚度的 鎳硅化物層(NiSi相)，所以Ni膜的下限膜厚為4nm。如果金屬膜12 過厚，則金屬硅化物層41b的厚度過厚，有可能導致漏電流的增加， 對MIS的微細化也不利。金屬膜12為Ni膜時，鎳硅化物層(NiSi相) 的厚度必須為21nm以下，在步驟S3的第1熱處理的下限溫度(260°C ) 時的反應(yīng)率為30% ,所以Ni膜的上限膜厚為33nm。
利用自對準硅化物技術(shù)，在n溝道型MISFETQn的柵電極8a及源 極 漏極(此處為n+型半導體區(qū)域9b)的表面和p溝道型MISFETQp 的柵電極8b及源極.漏極(此處為p+型半導體區(qū)域10b)的表面形成 低電阻的金屬硅化物層41b后，與上述實施方案l相同地形成布線。圖 47是圖38之后的半導體器件的制造工序中的主要部分剖面圖。
即，如圖47所示，與上述實施方案1相同地形成絕緣膜42及絕緣 膜43,在絕緣膜43、 42上形成接觸孔44,在接觸孔44內(nèi)形成栓塞45， 填埋了栓塞45的絕緣膜43上形成阻止絕緣膜51及絕緣膜52,形成布線 溝53,在布線溝53內(nèi)埋入隔離導體膜54及銅膜，形成布線55。布線55 并不限定于利用鑲嵌法形成的埋入式布線，還可以為利用形成圖案的 導體膜形成的布線(例如鎢布線或鋁布線)等，這在上述實施方案l、 2和下述實施方案4 6中也相同。
在本實施方案中，在圖36的步驟S5a的第2熱處理后的各種加熱工
序(例如各種絕緣膜或?qū)w膜的成膜工序之類伴隨半導體襯底l的加熱的工序)中，也使半導體襯底l的溫度不高于步驟S5a的第2熱處理 的熱處理溫度。由此能夠防止因步驟S5a之后的工序中的加熱(例如 各種絕緣膜或?qū)w膜的成膜工序)，使得構(gòu)成金屬硅化物層(MSi相) 41b的金屬元素M在半導體村底l (柵電極8a、 8b、 n+型半導體區(qū)域9b 及p +型半導體區(qū)域10b)中擴散，導致n溝道型MISFETQn及p溝道型 MISFETQp的特性變化。
如上所述，根據(jù)本實施方案3能夠僅使形成于p溝道型MISFETQp 的源極.漏極用p +型半導體區(qū)域10b的表面上的金屬硅化物層41b的厚 度變薄，而不改變形成于n溝道型MISFETQn的4冊電極8a及p溝道型 MISFETQp的柵電極8b的表面上及n溝道型MISFETQn的源極 漏極用 n+型半導體區(qū)域9b的表面上的金屬硅化物層41b的厚度。所以，不導 致n溝道型MI SFETQn的柵電極8a及p溝道型MI SFETQp的柵電極8b的 電阻值的增加及n溝道型MISFETQn的源極 漏極用n+型半導體區(qū)域9b 的結(jié)漏電流和電阻的增加，并能降低p溝道型MISFETQp的源極 漏極 用p+型半導體區(qū)域10b的結(jié)漏電流的不均。因此能夠防止p溝道型 MISFETQp的特性變化，進而能夠提高半導體器件的性能。 (實施方案4)
在上述實施方案3中，在金屬硅化物層41a上不形成隔離膜的狀態(tài) 下進行步驟S5a的第2熱處理，但在本實施方案中，如下所述，在上述 實施方案3的制造工序中在設(shè)置了隔離膜13a的狀態(tài)下進行步驟S5a的 第2熱處理。
圖48是表示本實施方案4的半導體器件制造工序的一部分的制造 工藝流程圖，對應(yīng)于上述實施方案2的圖31或上述實施方案3的圖36。 圖48表示得到上述圖7的結(jié)構(gòu)后，利用自對準硅化物處理工藝在柵電 極8a、 8b、 n +型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面形成金屬 硅化物層(金屬.半導體反應(yīng)層)的工序的制造工藝流程。圖49 圖
濕式清洗處理除去隔離膜13和未反應(yīng)的金屬膜12的工序與上述實施 方案3相同，所以這里省略說明，對上述步驟S4之后的工序進行說明。
與上述實施方案3相同地進行上述步驟S4，得到大致相當于上述 圖37的圖49的結(jié)構(gòu)后，如圖50所示，在半導體襯底l上，包括金屬硅 化物層41a上，沉積(形成)隔離膜(第2隔離膜、應(yīng)力控制膜、蓋帽 膜)13a (圖48的步驟S11 )。
本實施方案中上述步驟Sll的隔離膜13a形成工序與上述實施方 案2中步驟Sll的隔離膜13a形成工序相同。即，本實施方案中的隔離 膜13a的優(yōu)選材料、成膜法及應(yīng)力(隔離膜13a使半導體襯底l產(chǎn)生的 應(yīng)力)與上述實施方案2中的隔離膜13a的情形相同。所以，隔離膜13a 是使半導體襯底l產(chǎn)生拉伸應(yīng)力的膜。
接下來，進行與上述實施方案3相同的步驟S5a的第2熱處理。本 實施方案4中，步驟S5a的第2熱處理在形成了隔離膜13a的狀態(tài)下進 行，步驟S5a的第2熱處理的條件和作用與上述實施方案3相同。
與上述實施方案3相同，本實施方案4也通過進行步驟S5a的第2熱 處理，使步驟S3a的第l熱處理中形成的M2Si相的金屬硅化物層41a變 成MSi相的金屬石圭4t物層41b，金屬元素M和Si的組成比以^^學計量比 計更接近l: 1,形成穩(wěn)定的金屬硅化物層41b。另外，與上述實施方 案3相同，在本實施方案4中也使步驟S5a的第2熱處理后的p +型半導體 區(qū)域10b的表面上的金屬硅化物層(MSi)41b的厚度小于步驟S5a的第 2熱處理后的n +型半導體區(qū)域9b的表面上的金屬硅化物層(MSi) 41b 的厚度。
與上述實施方案3相同，在本實施方案4中的步驟S5a的第2熱處理 也在高于步驟S3a的第l熱處理的熱處理溫度的熱處理溫度下進行，例 如金屬膜12為Ni時，熱處理溫度可以為550。C左右。另外，與上述實 施方案3相同，本實施方案4中，也從步驟S5a的第2熱處理后直至半導 體器件的制造結(jié)束(例如切割半導體襯底l變成獨立的半導體芯片)， 使半導體襯底l不處于高于步驟S5a的第2熱處理的熱處理溫度的溫度 下。
另外，隔離膜13a是難以與金屬硅化物層41a、 41b反應(yīng)的膜，即 使進行步驟S5a的第2熱處理，也不與金屬硅化物層41a、 41b反應(yīng)。如 果步驟S5a的第2熱處理使隔離膜13a與金屬硅化物層41a、 41b反應(yīng)， 則有可能導致金屬硅化物層41b的組成變化。因此，與上述實施方案2 相同，在本實施方案中，通過使隔離膜13a為難以與金屬硅化物層41a、 41b反應(yīng)的膜，能夠防止在步驟S5a的第2熱處理中金屬硅化物層41a、 41b和隔離膜13a反應(yīng)，進而能確實地形成金屬硅化物層41b。作為上 述難以與金屬硅化物層41a、 41b反應(yīng)的隔離膜13a,優(yōu)選氮化鈦(TiN) 膜或鈦(Ti)膜。
通過在步驟S5a的第2熱處理之后進行濕式清洗處理等，如圖51所 示，除去隔離膜13a (圖48的步驟S12)。此時，柵電極8a、 8b、 n +型 半導體區(qū)域9b及p +型半導體區(qū)域10b的表面上殘留金屬硅化物層41b。 步驟S12的濕式清洗處理可以通過使用了硫酸的濕式清洗、或使用了 硫酸和過氧化氫水溶液的濕式清洗等進行。本實施方案中的上述步驟 S12的隔離膜13a除去工序與上述實施方案2中的步驟S12的隔離膜13a
除去工序相同。
這之后的工序與上述實施方案3相同。即，與上述實施方案1 3相 同，如圖52所示，形成絕緣膜42及絕緣膜43,在絕緣膜43、 42上形成 接觸孔44，在接觸孔44內(nèi)形成栓塞45,在填埋了栓塞45的絕緣膜43上 形成阻止絕緣膜51及絕緣膜52,形成布線溝53，在布線溝53內(nèi)埋入隔 離導體膜54及銅膜，形成布線55。
本實施方案中的隔離膜13a也與隔離膜13相同，用作應(yīng)力控制膜 (控制半導體襯底活性區(qū)域的應(yīng)力的膜)及防止氧透過的膜，為了控 制作用于半導體襯底1的應(yīng)力和防止金屬膜12的氧化等而設(shè)置在金屬 膜12上。因此，可以使用與隔離膜13相同的膜作為隔離膜13a,可以 優(yōu)選使用TiN膜或Ti膜。
如上述參照圖18 圖22所進行的說明，本發(fā)明人等發(fā)現(xiàn)在通過自 對準硅化物技術(shù)形成鎳硅化物層的制造過程中，NiSi2容易從鎳硅化物 層向MISFET的溝道部異常生長。本發(fā)明人通過實驗(半導體器件的
剖面觀察及剖面的組成分析等)確認了上述Ni S i2的異常生長的發(fā)生。
而且，如果NiSi2從鎳硅化物層向溝道部異常生長，則導致MISFET的 源極 漏極之間的漏電流的增大，或者導致源極 漏極區(qū)域的擴散電 阻的增大。
研究NiSb從鎳硅化物層向溝道部異常生長的原因發(fā)現(xiàn)主要因為 以下2個原因。第l個原因是形成鎳硅化物層時，壓應(yīng)力作用于硅區(qū)域 (Ni能擴散的硅區(qū)域)。第2個原因是形成鎳硅化物層時，表面存在 氧。第1個原因和第2個原因中，第l個原因的影響大。
MISFET形成于由元件分離區(qū)域4規(guī)定的半導體襯底1的活性區(qū) 域，但如第l個原因所述，在對形成MISFET的活性區(qū)域產(chǎn)生壓應(yīng)力的 狀態(tài)下，進行伴隨Ni擴散(移動)引起的反應(yīng)的熱處理時，壓應(yīng)力有 助于Ni的異常擴散，NiSi2容易從鎳硅化物層向溝道部異常生長。認為 原因在于如果壓應(yīng)力作用于半導體襯底l，則構(gòu)成半導體襯底l (活性 區(qū)域)的Si的晶格大小(晶格間隔)變小，接近晶格間隔小于Si的NiSi2 的晶格大小(晶格間隔)，由此使Ni和Si的晶格之間容易發(fā)生置換。 另外，如第2個原因所述，如果存在氧，則氧所導致的缺陷增加，促 進NiSi2的異常生長。這是由于Ni容易通過產(chǎn)生的缺陷進行擴散。
如實施方案1 6所述，通過用絕緣體材料(絕緣膜4b、 4c)填埋 形成于半導體襯底l上的溝4a內(nèi)形成元件分離區(qū)域4時，即，利用STI 法形成元件分離區(qū)i或4時，與利用LOCOS (Local Oxidation of Silicon) 法形成元件分離區(qū)域時相比，作用于元件分離區(qū)域4之間的活性區(qū)域 的壓應(yīng)力變大。這是由于形成于半導體襯底l上的溝4a的側(cè)壁擠壓活 性區(qū)域側(cè)產(chǎn)生的壓應(yīng)力作用于元件分離區(qū)域4之間的活性區(qū)域。特別 是填埋溝4a內(nèi)的元件分離區(qū)域4用絕緣體材料(這里指絕緣膜4c)為 利用等離子體CVD法(特別是HDP-CVD法)成膜的絕緣膜(例如氧 化硅膜)時，與03-TEOS氧化膜(利用熱CVD法形成的絕緣膜)時 等相比，燒結(jié)時的收縮小，所以元件分離區(qū)域4作用于形成MIS的活性 區(qū)域的壓應(yīng)力變大。
在本實施方案4中，在起因于元件分離區(qū)域4的壓應(yīng)力(元件分離
區(qū)域4作用于形成MISFET的活性區(qū)域的壓應(yīng)力)被使半導體襯底l產(chǎn) 生拉伸應(yīng)力的隔離膜13 a抵消的狀態(tài)下，進行步驟S 5 a的第2熱處理， 使M2Si相的金屬硅化物層41a變成低電阻且穩(wěn)定的MSi相金屬硅化物 層41b。由此能防止壓應(yīng)力促進在步驟S5a的第2熱處理中MSi2從金屬 硅化物層41a、 41b向溝道部異常生長。所以，在本實施方案4中，除 了能得到上述實施方案3的效果，還能防止在步驟S5a的第2熱處理中 MSi—人金屬硅化物層41a、 41b向溝道部異常生長。所以，能進一步才是 高半導體器件的性能和可靠性。
另外，在本實施方案4中，進行步驟S3a的第l熱處理工序，然后 進行步驟S4的濕式清洗處理工序，接下來通過步驟S11在半導體襯底1 上，包括金屬硅化物層41a上形成隔離膜13a，在形成隔離膜13a前， 可以進行與在步驟S1 (金屬膜12形成工序)之前進行的干式清洗處理 (對應(yīng)于上述圖11的工序P2)相同的干式清洗處理。如果在金屬硅化 物層41a的表面具有自然氧化膜的狀態(tài)下形成隔離膜13a,進行步驟 S5a的第2熱處理，則自然氧化膜中含有的氧被攝入金屬硅化物層41a、 41b中。如果在該狀態(tài)下進行步驟S5a的第2熱處理，則有可能發(fā)生金 屬硅化物層41b的電阻值變高、電阻值不均增大等不良情況。因此， 優(yōu)選在步驟Sll的形成隔離膜13a之前，除去金屬硅化物層41a的表面 的自然氧化膜。所以，可以在進行步驟S4的濕式清洗處理工序之后進 行千式清洗處理工序(干式清洗金屬硅化物層41a的表面的工序)， 在除去了自然氧化膜的狀態(tài)下進行步驟S11的隔離膜13a的沉積工序。 這對于上述實施方案2也同樣，但在上述實施方案2的情況下，將步驟 S3a及步驟S5a替換為步驟S3及步驟S5，將金屬硅化物層41a和金屬硅 化物層41b替換為金屬硅化物層41。
也可以在步驟S 11的隔離膜13a的沉積工序中，在隔離膜13a的下 層形成Ti膜。Ti膜具有易攝取氧的性質(zhì)，所以在步驟S4的濕式清洗處 理后，即使在金屬硅化物層41a的表面上形成自然氧化膜，也能通過 Ti膜攝取該自然氧化膜中含有的氧而除去自然氧化膜。所以，在步驟 Sll的隔離膜13a的沉積工序中，可以首先在半導體襯底l上，包括金
屬硅化物層41a上，沉積Ti膜(鈦膜)，然后沉積隔離膜13a (此種情 況下優(yōu)選氮化鈦(TiN)膜)。需要說明的是，可以在上述的步驟S4 的濕式清洗處理工序和步驟S11的隔離膜13a的沉積工序之間進行上 述干式清洗處理工序，再在隔離膜13a下層沉積鈦膜。在隔離膜13a的 下層設(shè)置了Ti膜時，該Ti膜也可以視為隔離膜13a的一部分，所以，隔 離膜13a可以視為由下層的鈦(Ti)膜和其上的氮化鈦(TiN)膜的層 合膜構(gòu)成。由此，通過步驟S3a的第l熱處理工序及步驟S4的濕式清洗 處理工序，可以確實地除去形成于柵電極8a、 8b、 n +型半導體區(qū)域9b、 p +型半導體區(qū)域10b的表面的金屬硅化物層41a的表面的自然氧化膜， 進而能夠防止通過步驟S5a的第2熱處理形成的金屬硅化物層41b的電 阻值變高、電阻值不均增大等不良情況。這對于上述實施方案2也是 相同的，但在上述實施方案2的情況下，將步驟S3a及步驟S5a替換為 步驟S3及步驟S5，將金屬硅化物層41a和金屬硅化物層41b替換為金屬 硅化物層41。
(實施方案5)
如下所述，本實施方案是將上述實施方案3的制造工序中步驟S5a 的第2熱處理的熱處理溫度設(shè)定為與上述實施方案1的步驟S5的第2熱 處理相同的上限溫度。
圖53是表示本實施方案的半導體器件制造工序的一部分的制造 工藝流程圖，對應(yīng)于上述實施方案1的圖9或上述實施方案3的圖36。 圖53表示得到上述圖7的結(jié)構(gòu)之后，利用自對準硅化物處理工藝在柵 電極8a、 8b、 n+型半導體區(qū)域9b及p+型半導體區(qū)域10b的表面形成金 屬硅化物層(金屬.半導體反應(yīng)層)的工序的制造工藝流程。圖54 圖56是本實施方案的半導體器件的制造工序中的主要部分剖面圖。
本實施方案的半導體器件的制造工序至在上述步驟S4中通過進 行濕式清洗處理除去隔離膜13和未反應(yīng)的金屬膜12的工序與上述實 施方案3相同，所以，這里省略其說明，對上述步驟S4之后的工序進 行說明。
與上述實施方案3相同地進行至上述步驟S4的工序(即步驟S1、
S2、 S3a、 S4),得到與上述圖37大致相當?shù)膱D54的結(jié)構(gòu)。然后，對 半導體襯底1進行第2熱處理(圖53的步驟S5b)。步驟S5b的第2熱處 理相當于上述實施方案3的步驟S5a的第2熱處理，具有與上述實施方 案3的步驟S5a的第2熱處理相同的作用。
與上述步驟S5a的第2熱處理相同，步驟S5b的第2熱處理優(yōu)選在充 滿惰性氣體(例如Ar氣或He氣)或N2氣氣氛的環(huán)境中，于常壓下進行。
步驟S5b的第2熱處理在高于上述步驟S3a的第l熱處理的熱處理 溫度的熱處理溫度下進行。通過進行步驟S5b的第2熱處理，如圖55 所示，在步驟S3a的第l熱處理中形成的M2Si相的金屬硅化物層41a變 成MSi相的金屬硅化物層41b，金屬元素M和Si的組成比以化學計量比 計更接近l: 1,能形成穩(wěn)定的金屬硅化物層41b。需要說明的是，MSi 相的電阻率低于M2Si相及MSi2相，步驟S5b以后的工序(至半導體器 件的制造結(jié)束)中，金屬硅化物層41b也維持低電阻的MSi相，制成的 半導體器件中(即使在例如將半導體襯底l變成獨立的半導體芯片的
狀態(tài)下)，金屬硅化物層41b為低電阻的MSi相。
與上述實施方案3相同，本實施方案在通過步驟S3a的第l熱處理 形成的M2Si相的金屬硅化物層41a中，形成于n+型半導體區(qū)域9b的表 面上的金屬硅化物層41a的厚度也小于形成于p +型半導體區(qū)域10b的 表面上的金屬硅化物層41a的厚度。因此，與上述實施方案3相同，在 本實施方案中通過步驟S5b的第2熱處理形成的MSi相的金屬硅化物層 41b中，p +型半導體區(qū)域10b的表面上的金屬硅化物層41b的厚度也小 于n +型半導體區(qū)域9b的表面上的金屬硅化物層41b的厚度。
如在上述實施方案3中的說明，相對于n+型半導體區(qū)域9b,金屬 元素M容易向p +型半導體區(qū)域10b擴散，容易促進金屬元素M和Si的反 應(yīng)，所以，與形成于n+型半導體區(qū)域9b的表面上的MSi相的金屬硅化 物層41b相比，MSi2部分容易在形成于p+型半導體區(qū)域10b的表面上的 MSi相的金屬硅化物層41b中生成，從而異常生長。為了克服上述情況， 在上述實施方案3及本實施方案5中，使形成于p+型半導體區(qū)域10b的 表面上的金屬硅化物層41b的厚度小于形成于n+型半導體區(qū)域9b的表
面上的金屬硅化物層41b的厚度。
但是，更希望盡可能抑制金屬硅化物層41b的異常生長(MSi2部
分局部生長)。與上述實施方案1的步驟S5的第2熱處理相同，本實施 方案的步驟S5b的第2熱處理中，如果半導體襯底l的晶格大小接近 MSb的晶格大小，則金屬元素M和Si的晶格之間也容易發(fā)生置換，所 以通過第2熱處理使金屬元素M容易從金屬硅化物層41a、 41b向半導 體襯底區(qū)域(例如p +型半導體區(qū)域10b, n +型半導體區(qū)域9b)擴散， MSi2部分容易異常生長。
因此，本實施方案的步驟S5b的第2熱處理將熱處理溫度的上限設(shè) 定為與上述實施方案1中的步驟S5的第2熱處理相同，由此進一步抑制 金屬硅化物層41b的異常生長(MSi2部分的局部生長)。
即，與上述實施方案1的步驟S5的第2熱處理相同，在本實施方案 中，也使步驟S5b的第2熱處理的熱處理溫度T!2低于MSi2的晶格大小 和半導體襯底1的晶格大小一致的溫度丁3 (T12<T3)。由此在進行步 驟S5b的第2熱處理時，不成為半導體襯底l和MSi2的晶格大小一致的 狀態(tài)。由此能夠進一步確實地抑制或防止步驟S5b的第2熱處理導致金 屬硅化物層41a、 41b異常生長(MSi2部分局部生長)，其理由與在上 述實施方案1的步驟S5的第2熱處理中能夠防止MSi2的異常生長大致 相同。
因此，與上述實施方案1的步驟S5的第2熱處理相同，在本實施方 案中，例如在半導體襯底l為單晶硅(Si)襯底且金屬膜12為Ni膜時， 也使步驟S5b的第2熱處理的熱處理溫度T!2低于單晶硅(Si)與NiSh 的晶格大小一致的上述溫度丁4 (T4 = 590°C ) (T12<T4 = 590°C )。另 外，例如在半導體襯底l為單晶硅(Si)襯底且金屬膜12為Ni-Pt合金 膜時，使步驟S5b的第2熱處理的熱處理溫度T^低于單晶硅(Si)和 Ni—xPtxSi2的晶格大小一致的上述溫度Ts (T12<T5)。例如在金屬膜 12為Ni^P4合金膜時，使步驟S5b的第2熱處理的熱處理溫度T^低于 Ni, — xPdxSi2的晶格大小和半導體襯底1的晶格大小 一致的溫度。例如， 在金屬膜12為NUbx合金膜時，使步驟S5b的第2熱處理的熱處理溫度Tn低于NUbxSi2的晶格大小和半導體襯底l的晶格大d、一致的溫
度。例如，金屬膜12為Ni"xErx合金膜時，使步驟S5b的第2熱處理的 熱處理溫度Ti2低于Ni^ErxSi2的晶格大小和半導體襯底l的晶格大小 一致的溫度。例如在金屬膜12為Ni"xYx合金膜時，使步驟S5b的第2
熱處理的熱處理溫度T^低于NUxSi2的晶格大小和半導體襯底l的
晶格大小一致的溫度。例如在金屬膜12為Ni卜xLnx合金膜(此處Ln: 鑭系元素)時，使步驟8513的第2熱處理的熱處理溫度丁12低于^1-xLnxSi2的晶格大小和半導體襯底1的晶格大d 、 一致的溫度。
如上所述，在本實施方案中，至少使步驟S5b的第2熱處理的熱處 理溫度U氐于MSi2的晶格大小和半導體襯底l的晶格大小一致(即上 述失配01為0%)的溫度T3 (T12<T3)。并且，與上述實施方案l的步 驟S5相同，在本實施方案中，較優(yōu)選使步驟S5b的第2熱處理的熱處理 溫度In時的MSi2的晶格大小和半導體襯底l的晶格大小之差(的絕對 值)為半導體襯底1的晶格大小的0.01%以上(即01^0.01%)，進一 步優(yōu)選為半導體襯底1的晶格大小的0.02%以上(即01^0.02% )。需 要說明的是，在本實施方案中失配a的定義也與上述實施方案l相同。
因此，與上述實施方案1的步驟S5的第2熱處理相同，在本實施方 案中也優(yōu)選步驟S5b的第2熱處理的熱處理溫度T!2時的上述失配a大 于0%(01〉0% )，較優(yōu)選為0.01%以上(a^0,01% ),進一步優(yōu)選為 0.02%以上(a^O.02% )。換言之，步驟S5b的第2熱處理的熱處理溫 度T^較優(yōu)選為上述失配a為0.01 %的上述溫度丁6以下(T12^T6),進 一步優(yōu)選為上述失配a為0.02。/。的上述溫度丁7以下(T12^T7)。由此 在步驟S5b的第2熱處理中處于半導體村底1的晶格大小和MSi2的晶格 大小之差為某一程度的較大差值狀態(tài)，所以能夠更確實地防止金屬硅 化物層41a、 41b異常生長(MSi2部分局部生長)。另外，如上所述， 例如在半導體襯底l為單晶硅(Si)襯底、且金屬膜12為鎳(Ni)膜 時，即金屬硅化物層41b為鎳硅化物(NiSi)層時，上述失配a為O.Ol %的溫度T6約為575。C (T6 = 575°C),上述失配a為0.02 %的溫度丁7 約為560。C (T7 = 560°C )。進行步驟S5b的第2熱處理，在n溝道型MISFETQn的柵電極8a及源 極.漏極(這里為n+型半導體區(qū)域9b)的表面和p溝道型MISFETQp 的柵電極8b及源極 漏極(這里為p +型半導體區(qū)域10b)的表面形成 MSi相的金屬硅化物層41b后，進行與上述實施方案l、 3相同的工序。即，與上述實施方案l、 3相同，如圖56所示，形成絕^J莫42及絕 緣膜43,在絕緣膜43、 42上形成接觸孔44，在接觸孔44內(nèi)形成栓塞45， 在填埋了栓塞45的絕緣膜43上形成阻止絕緣膜51及絕緣膜52，形成布 線溝53，在布線溝53內(nèi)埋入隔離導體膜54及銅膜，形成布線55。在本實施方案中，在圖53的步驟S5b的第2熱處理之后的各種加熱 工序(例如各種絕緣膜或?qū)w膜的成膜工序之類伴隨半導體襯底l的 加熱的工序)中，也使半導體襯底l的溫度不高于步驟S5b的第2熱處 理的熱處理溫度丁12。由此能防止步驟S5b之后的工序中的加熱(例如 各種絕緣膜和導體膜的成膜工序)使構(gòu)成金屬硅化物層(MSi相)41b 的金屬元素M擴散到半導體襯底1 (柵電極8a、 8b、 n +型半導體區(qū)域 9b及p +型半導體區(qū)域10b )中，導致n溝道型MISFETQn及p溝道型 MISFETQp的特性變化。在本實施方案中，除了能得到上述實施方案3的效果之外，還將 步驟S5b的第2熱處理的熱處理溫度T!2的上限設(shè)定為與上述實施方案 1中的步驟S5的第2熱處理相同。即，在本實施方案中使步驟S5b的第2 熱處理的熱處理溫度Tu低于MSi2的晶格大小和半導體襯底l的晶格大 d、一致(即上述失配01為0%)的溫度丁3 (T12<T3),較優(yōu)選為上述失 配01為0.01%的溫度丁6以下(T12〇T6),進一步優(yōu)選為上述失配a為 0.02%的溫度丁7以下(T12^T7)。由此能得到上述實施方案3的效果，并且能夠進一步確實地防止形成于11+型半導體區(qū)域913的表面上及口 +型半導體區(qū)域10b的表面上的金屬硅化物層41b的異常生長(MSi2部分 局部生長)，能夠進一步降低n+型半導體區(qū)域9b及p +型半導體區(qū)域10b 中的結(jié)漏電流，也能進一步減小結(jié)漏電流的不均。所以能夠進一步提 高半導體器件的可靠性或性能。 (實施方案6)
本實施方案如下所述，是在上述實施方案4的制造工序中，將步
驟S5a的第2熱處理的熱處理溫度設(shè)定為與上述實施方案l的步驟S5的 第2熱處理的上限溫度相同。
圖57是表示本實施方案的半導體器件制造工序的一部分的制造 工藝流程圖，對應(yīng)于上述實施方案2的圖31或上述實施方案5的圖48。 圖57表示得到上述圖7的結(jié)構(gòu)之后，利用自對準硅化物處理工藝在柵 電極8a、 8b、 n+型半導體區(qū)域9b及p +型半導體區(qū)域10b的表面形成金 屬硅化物層(金屬.半導體反應(yīng)層)的工序的制造工藝流程。圖58 圖60是本實施方案的半導體器件的制造工序中的主要部分剖面圖。
本實施方案的半導體器件的制造工序至在上述步驟S11中形成隔 離膜13a的工序與上述實施方案4相同，這里省略其說明，對上述步驟 S11之后的工序進行說明。
與上述實施方案4相同地進行至上述步驟S11的工序(即步驟S1、 S2、 S3a、 S4、 Sll),得到與上述圖50大致相當?shù)膱D58的結(jié)構(gòu)。然后， 對半導體襯底l實施與上述實施方案5的步驟S5b的第2熱處理相同的 第2熱處理(圖57的步驟S5b)。
在本實施方案6中，步驟S5b的第2熱處理在形成隔離膜13a的狀態(tài) 下進行，但步驟S5b的第2熱處理的條件(包括上限溫度)和作用與上 述實施方案5相同，所以省略重復說明。
與上述實施方案5相同，在本實施方案6中，也通過進行步驟S5b 的第2熱處理，使步驟S 3 a的第1熱處理中形成的M 2 S i相的金屬硅化物 層41a變成MSi相的金屬硅化物層41b,使金屬元素M和Si的組成比以 化學計量比計更接近l: 1,形成低電阻且穩(wěn)定的金屬硅化物層41b。 另外，與上述實施方案5相同，在本實施方案6中，步驟S5b的第2熱處 理后的p+型半導體區(qū)域10b的表面上的金屬硅化物層41b的厚度也低 于步驟S5a的第2熱處理后的n+型半導體區(qū)域9b的表面上的金屬硅化 物層41b的厚度。需要說明的是，MSi相的電阻率低于M2Si相及MSi2 相，并在步驟S5b以后的工序中(至半導體器件的制造結(jié)束)，金屬 硅化物層41b也維持低電阻的MSi相，在制成的半導體器件中(即使例
如將半導體襯底l變成獨立的半導體芯片的狀態(tài)下)，金屬硅化物層
41b也成為^氐電阻的MSi相。
隔離膜13a是難以與金屬硅化物層41a、 41b反應(yīng)的膜，即使進行 步驟S5b的第2熱處理，也不與金屬硅化物層41a、 41b反應(yīng)。如果在步 驟S5b的第2熱處理中隔離膜13a與金屬硅化物層41a、 41b反應(yīng)，則有 可能改變金屬硅化物層41b的組成。因此，與上述實施方案2、 4相同， 在本實施方案中，也能夠通過使隔離膜13a為難以與金屬硅化物層 41a、 41b反應(yīng)的膜，防止步驟S5b的第2熱處理中金屬硅化物層41a、 41b和隔離膜13a反應(yīng)，從而能夠確實地形成金屬硅化物層41b。作為 上述難以與金屬硅化物層41a、 41b反應(yīng)的隔離膜13a,優(yōu)選氮化鈦 (TiN)膜或鈦(Ti)膜。
在步驟S5b的第2熱處理之后，與上述實施方案4相同，如圖59所 示，在本實施方案中也通過進行濕式清洗處理等，除去隔離膜13a(圖 57的步驟S12)。此時，在柵電極8a、 8b、 n+型半導體區(qū)域％及口 +型 半導體區(qū)域10b的表面上殘留金屬硅化物層41b。本實施方案中的上述 步驟S12的隔離膜13a除去工序可以與上述實施方案2、 4中的步驟S12 的隔離膜13a除去工序相同地進行。
以后的工序與上述實施方案4相同。即，與上述實施方案4相同， 如圖60所示，形成絕緣膜42及絕緣膜43,在絕緣膜43、 42上形成接觸 孔44,在接觸孔44內(nèi)形成栓塞45，在填埋了栓塞45的絕緣膜43上形成 阻止絕緣膜51及絕緣膜52,形成布線溝53,在布線溝53內(nèi)埋入隔離導 體膜54及銅膜，形成布線55。
在本實施方案中，也使圖57的步驟S5b的第2熱處理之后的各種加 熱工序(例如各種絕緣膜或?qū)w膜的成膜工序之類伴隨半導體村底l 的加熱的工序)中的半導體襯底1的溫度不高于步驟S5b的第2熱處理 的熱處理溫度T,2。由此，能夠防止步驟S5b之后的工序中的加熱(例 如各種絕緣膜或?qū)w膜的成膜工序)使構(gòu)成金屬硅化物層(MSi相) 41b的金屬元素M擴散到半導體襯底l (柵電極8a、 8b、 n+型半導體區(qū) 域9b及p +型半導體區(qū)域10b)中，導致n溝道型MISFETQn及p溝道型MISFETQp的特性變化。
與上述實施方案5相同，在本實施方案中也將步驟S5b的第2熱處 理的熱處理溫度T^的上限設(shè)定為與上述實施方案1的步驟S5的第2熱 處理相同。即，使步驟S5b的第2熱處理的熱處理溫度T,2低于MSi2的 晶格大小和半導體襯底l的晶格大小一致(即上述失配01為0%)的溫 度丁3( T12 < T3 )，較優(yōu)選為上述失配01為0.01%的溫度丁6以下(T12〇T6 )， 進一步優(yōu)選為上述失配01為0.02%的溫度丁7以下(T12^T7)。由此，能 得到上述實施方案4的效果，并且能更確實地防止金屬硅化物層41b的 異常生長(MSi2部分局部生長)，能進一步降低n +型半導體區(qū)域9b 及p —型半導體區(qū)域10b中的結(jié)漏電流，還能進一步減小結(jié)漏電流的不 均。還能進一步提高防止步驟S5b的第2熱處理中MSi2從金屬硅化物層 41a、 41b向溝道部異常生長的效果。因此，能夠進一步提高半導體器 件的可靠性和性能。
與上述實施方案l、 2相同，本實施方案及上述實施方案5通過使 步驟S5b的第2熱處理的熱處理溫度低于MSi2的晶格大小和半導體襯 底1的晶格大小一致的溫度T3，防止金屬硅化物層41b的異常生長 (MSb部分局部生長)。因此，與上述實施方案l、 2相同，在由可能 存在MSb相的硅化物形成金屬硅化物層41a、 41b時適用本實施方案及 上述實施方案5，效果也顯著。另外，與上述實施方案l、 2相同，在 半導體襯底1的結(jié)晶結(jié)構(gòu)和MSi2的結(jié)晶結(jié)構(gòu)的相似性高時，特別是在 半導體襯底1的結(jié)晶結(jié)構(gòu)為金剛石結(jié)構(gòu)、MSh的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu) 時，適用本實施方案及上述實施方案5，效果也顯著。
因此，與上述實施方案l、 2相同，在使用Ni膜或Ni合金膜(Ni 合金膜優(yōu)選Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合 金膜、Ni-Er合金膜或Ni-鑭系元素合金膜)作為金屬膜12時適用本 實施方案及上述實施方案5，效果也顯著。另外，與上述實施方案l、 2相同，本實施方案及上述實施方案5也最優(yōu)選^f吏用單晶^:作為半導體 襯底l,但只要與單晶硅相同，具有金剛石結(jié)構(gòu)型的結(jié)晶結(jié)構(gòu)即可， 即使是單晶硅以外的物質(zhì)，也可以優(yōu)選用作半導體襯底1 。
以上基于實施方案對本發(fā)明人所完成的發(fā)明進行具體說明，當 然，本發(fā)明并不限定于上述實施方案，在不脫離其宗旨的范圍可以進 行各種改變。
產(chǎn)業(yè)上的可利用性
本發(fā)明有效地適用于裝有具有金屬硅化物層的半導體元件的半 導體器件的制造技術(shù)。
權(quán)利要求
1、一種半導體器件的制造方法，包括以下工序(a)準備半導體襯底的工序，(b)在所述半導體襯底上形成半導體區(qū)域的工序，(c)在包括所述半導體區(qū)域上的所述半導體襯底上形成金屬膜的工序，(d)進行第1熱處理使所述金屬膜和所述半導體區(qū)域反應(yīng)，形成由構(gòu)成所述金屬膜的金屬元素的單硅化物組成的金屬硅化物層的工序，(e)在所述(d)工序之后，除去未反應(yīng)的所述金屬膜，在所述半導體區(qū)域上殘留所述金屬硅化物層的工序，(f)在所述(e)工序之后，進行熱處理溫度高于所述第1熱處理的第2熱處理的工序，(g)在所述(f)工序之后，在包括所述金屬硅化物層上的所述半導體襯底上形成絕緣膜的工序，其特征在于，所述(f)工序的所述第2熱處理的熱處理溫度低于構(gòu)成所述金屬膜的所述金屬元素的二硅化物的晶格大小與所述半導體襯底的晶格大小一致的第1溫度。
2、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，所 述金屬膜是Ni膜或Ni合金膜。
3、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，所 述金屬膜是Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni - Yb合金膜、Ni - Er合金膜或Ni -鑭系元素合金膜。
4、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，在 所述(f)工序之后，不進行使所述半導體襯底的溫度高于所述第2熱 處理的熱處理溫度的處理。
5、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，所 述金屬膜為Ni膜，所述第1溫度為590。C。
6、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，構(gòu) 成所述金屬膜的所述金屬元素的單硅化物相的電阻率低于構(gòu)成所述 金屬膜的所述金屬元素的二硅化物相，在所述(f)工序的所述第2熱處理后，所述金屬硅化物層仍為所 述金屬元素的單硅化物相。
7、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，為 了所述金屬硅化物層的穩(wěn)定化而進行所述第2熱處理。
8、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，所 述半導體襯底由含硅材料構(gòu)成。
9、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，所 述半導體襯底的結(jié)晶結(jié)構(gòu)為金剛石結(jié)構(gòu)，所述金屬元素的二硅化物的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu)。
10、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于， 所述第2熱處理的熱處理溫度下所述金屬元素的二硅化物的晶格大小 與所述半導體襯底的晶格大小之差為所述半導體襯底的晶格大小的 0.01 %以上。
11、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于， 所述第2熱處理的熱處理溫度下所述金屬元素的二硅化物的晶格大小 與所述半導體襯底的晶格大小之差為所述半導體襯底的晶格大小的 0.02%以上。
12、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于， 所述(f)工序是在惰性氣體或氮氣氣氛中進行所述第2熱處理。
13、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于， 所述半導體區(qū)域是源極或漏極用半導體區(qū)域。
14、 如權(quán)利要求13所述的半導體器件的制造方法，其特征在于， 在所述(a)工序之后還具有以下工序Ul)在所述半導體襯底上形成柵極絕緣膜的工序， (a2)在所述柵極絕緣膜上形成柵電極的工序， 在所述(c)工序中，在包括所述半導體區(qū)域上的所述半導體襯底上形成所述金屬膜，覆蓋所述柵電極。
15、 如權(quán)利要求l所述的半導體器件的制造方法，其特征在于，在所述(c)工序之后、所述(d)工序之前，還具有(cl )在所述金屬膜上形成第1隔離膜的工序，在所述(e)工序中除去所述第l隔離膜及未反應(yīng)的所述金屬膜。
16、 如權(quán)利要求15所述的半導體器件的制造方法，其特征在于， 所述第1隔離膜是使所述半導體襯底產(chǎn)生拉伸應(yīng)力的膜。
17、 如權(quán)利要求16所述的半導體器件的制造方法，其特征在于， 所述第1隔離膜是即使進行所述第1熱處理也不與所述金屬膜反應(yīng)的 膜。
18、 如權(quán)利要求16所述的半導體器件的制造方法，其特征在于， 在所述(c)工序之前還具有(c2)干式清洗所述半導體襯底主面的 所述半導體區(qū)域的表面的工序，在所述(c2)工序之后，不將所述半導體襯底置于大氣中，而是 進行所述(c)工序及所述(cl )工序。
19、 如權(quán)利要求16所述的半導體器件的制造方法，其特征在于， 在所述(a)工序之后還具有以下工序(a3)在所述半導體襯底上形成元件分離用溝的工序， (a4 )形成由被埋入所述元件分離用溝內(nèi)的絕緣體形成的元件分 離區(qū)域的工序，所述U4)工序中形成的所述元件分離區(qū)域具有使所述半導體襯 底產(chǎn)生壓應(yīng)力的作用，在由所述元件分離區(qū)域規(guī)定的活性區(qū)域內(nèi)形成所述半導體區(qū)域。
20、 如權(quán)利要求15所述的半導體器件的制造方法，其特征在于， 在所述(e)工序之后、所述(f)工序之前，還具有(el )在包括所 述金屬硅化物層上的所述半導體襯底上形成第2隔離膜的工序，在所述(f)工序之后、所述(g)工序之前，還具有(fl )除去 所述第2隔離膜的工序。
21、 如權(quán)利要求20所述的半導體器件的制造方法，其特征在于，所述第1隔離膜及所述第2隔離膜是使所述半導體襯底產(chǎn)生拉伸應(yīng)力的膜。
22、 一種半導體器件的制造方法，包括以下工序(a) 準備半導體襯底的工序，(b) 在所述半導體襯底上形成元件分離區(qū)域，規(guī)定形成n溝道型 場效應(yīng)晶體管的活性區(qū)域和形成p溝道型場效應(yīng)晶體管的活性區(qū)域的 工序，(c )在所述半導體襯底上形成所述n溝道型場效應(yīng)晶體管的柵極 絕緣膜及所述p溝道型場效應(yīng)晶體管的柵極絕緣膜的工序，(d )在所述n溝道型場效應(yīng)晶體管的柵極絕緣膜上及所述p溝道 型場效應(yīng)晶體管的柵極絕緣膜上分別形成柵電極的工序，(e )在所述半導體襯底上形成所述n溝道型場效應(yīng)晶體管的源極 或漏極用半導體區(qū)域、及所述p溝道型場效應(yīng)晶體管的源極或漏極用 半導體區(qū)域的工序，(f) 在包括所述n溝道型場效應(yīng)晶體管的柵電極及半導體區(qū)域 上、及所述p溝道型場效應(yīng)晶體管的柵電極及半導體區(qū)域上的所述半 導體襯底上形成金屬膜的工序，(g) 在所述金屬膜上形成第l隔離膜的工序，(h )進行第1熱處理使所述金屬膜與所述n溝道型場效應(yīng)晶體管 的柵電極或半導體區(qū)域、以及使所述金屬膜與所述p溝道型場效應(yīng)晶 體管的柵電極或半導體區(qū)域反應(yīng)，形成金屬硅化物層的工序，(i)在所述(h )工序之后除去所述第1隔離膜及構(gòu)成所述金屬膜 的金屬元素，在所述n溝道型場效應(yīng)晶體管的柵電極或半導體區(qū)域的 表面上及所述p溝道型場效應(yīng)晶體管的柵電極或半導體區(qū)域的表面上 殘留所述金屬硅化物層的工序，(j)進行第2熱處理的工序，其特征在于，在所述(h)工序中，在使所述金屬膜與所述p溝道 型場效應(yīng)晶體管的半導體區(qū)域反應(yīng)時的所述金屬膜的反應(yīng)率低于使 所述金屬膜與所述n溝道型場效應(yīng)晶體管的半導體區(qū)域反應(yīng)時的所述 金屬膜的反應(yīng)率的溫度范圍內(nèi)，進行所述第l熱處理。
23、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于，在所述(h)工序中，形成于所述p溝道型場效應(yīng)晶體管的半導體區(qū)域的表面上的所述金屬硅化物層的厚度小于形成于所述n溝道型場效應(yīng) 晶體管的半導體區(qū)域的表面上的所述金屬硅化物層的厚度。
24、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 在所述(j)工序中，形成于所述p溝道型場效應(yīng)晶體管的半導體區(qū)域 的表面上的所述金屬硅化物層的厚度小于形成于所述n溝道型場效應(yīng) 晶體管的半導體區(qū)域的表面上的所述金屬硅化物層的厚度。
25、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 在所述(h)工序中，在所述金屬膜與所述p溝道型場效應(yīng)晶體管的半 導體區(qū)域反應(yīng)時，所述金屬膜未被完全消耗，在形成于所述p溝道型 場效應(yīng)晶體管的半導體區(qū)域的表面上的所述金屬硅化物層上殘留未 反應(yīng)的構(gòu)成所述金屬膜的金屬元素。
26、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述(j)工序的所述第2熱處理的溫度高于所述(h)工序的所述第l 熱處理的溫度。
27、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述(h)工序中形成的所述金屬硅化物層由構(gòu)成所述金屬膜的金屬 元素的二金屬石圭化物組成，通過所述(j)工序的所述第2熱處理，所述金屬硅化物層成為由 構(gòu)成所述金屬膜的所述金屬元素的金屬單硅化物構(gòu)成的金屬硅化物 層。
28、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述金屬膜是Ni膜、Ni合金膜或Pt膜。
29、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述金屬膜是Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、 Ni-Yb合金膜、Ni-Er合金膜、Ni-鑭系元素合金膜或Pt膜。
30、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述(h)工序中形成的所述金屬硅化物層由與構(gòu)成所述金屬膜的金 屬元素的二金屬硅化物相比更富含金屬的硅化物組成，通過所述(j)工序的所述第2熱處理，所述金屬硅化物層成為由 構(gòu)成所述金屬膜的所述金屬元素的二金屬硅化物組成的金屬硅化物層。
31、 如權(quán)利要求30所述的半導體器件的制造方法，其特征在于，所述金屬膜是pt膜。
32、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述金屬膜是Ni膜。
33、 如權(quán)利要求32所述的半導體器件的制造方法，其特征在于， 所述(h)工序的所述第1熱處理的溫度為260。C以上、低于320。C。
34、 如權(quán)利要求32所述的半導體器件的制造方法，其特征在于， 所述(f)工序中形成的所述金屬膜的厚度為4nm 33nm。
35、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述第l隔離膜是即使進行所述第l熱處理也不與所述金屬硅化物層 反應(yīng)的膜。
36、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述第1隔離膜是Ti膜或TiN膜。
37、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 在所述(f)工序前還具有(fl)干式清洗所述n溝道型場效應(yīng)晶體管 的柵電極或半導體區(qū)域的表面、及所述p溝道型場效應(yīng)晶體管的柵電 極或半導體區(qū)域的表面的工序，在所述(fl)工序后，不將所述半導體襯底置于大氣中，而是進 行所述(f)工序及所述(g)工序。
38、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 在所述(i)工序后、所述(j)工序前，還具有(jl )在包括所述金 屬硅化物層上的所述半導體襯底上形成第2隔離膜的工序，在所述(j)工序之后還具有(j2)除去所述第2隔離膜的工序。
39、 如權(quán)利要求38所述的半導體器件的制造方法，其特征在于， 所述第2隔離膜是即使進行所述第2熱處理也不與所述金屬硅化物層 反應(yīng)的膜。
40、 如權(quán)利要求38所述的半導體器件的制造方法，其特征在于， 所述第2隔離膜是TiN膜、或以Ti膜為下層的Ti膜和TiN膜的層合膜。
41、 如權(quán)利要求38所述的半導體器件的制造方法，其特征在于， 在所述(i)工序后、所述(jl )工序前，還具有(j3)干式清洗所述 金屬硅化物層的表面的工序。
42、 如權(quán)利要求22所述的半導體器件的制造方法，其特征在于， 所述(j)工序的所述第2熱處理的熱處理溫度低于構(gòu)成所述金屬膜的 所述金屬元素的二硅化物的晶格大小與所述半導體村底的晶格大小 一致的第l溫度。
43、 如權(quán)利要求42所述的半導體器件的制造方法，其特征在于， 所述半導體襯底的結(jié)晶結(jié)構(gòu)為金剛石結(jié)構(gòu)，所述金屬元素的二硅化物 的結(jié)晶結(jié)構(gòu)為螢石結(jié)構(gòu)。
44、 如權(quán)利要求43所述的半導體器件的制造方法，其特征在于， 在所述第2熱處理的熱處理溫度下，所述金屬元素的二硅化物的晶格 大小和所述半導體襯底的晶格大小之差為所述半導體襯底的晶格大 小的O.Ol %以上。
45、 如權(quán)利要求44所述的半導體器件的制造方法，其特征在于， 在所述第2熱處理的熱處理溫度下，所述金屬元素的二硅化物的晶格 大小和所述半導體襯底的晶格大小之差為所述半導體襯底的晶格大 小的0.02%以上。
46、 如權(quán)利要求42所述的半導體器件的制造方法，其特征在于， 在所述(j)工序后，不進行使所述半導體襯底的溫度高于所述第2熱 處理的熱處理溫度的處理。
47、 如權(quán)利要求42所述的半導體器件的制造方法，其特征在于， 所述金屬膜是Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、 Ni - Yb合金膜、Ni - Er合金膜或Ni -鑭系元素合金膜。
48、 如權(quán)利要求47所述的半導體器件的制造方法，其特征在于， 構(gòu)成所述金屬膜的所述金屬元素的單硅化物相的電阻率低于構(gòu)成所 述金屬膜的所述金屬元素的二硅化物相，在所述(j)工序的所述第2熱處理后，所述金屬硅化物層仍為所 述金屬元素的單硅化物相。
49、如權(quán)利要求48所述的半導體器件的制造方法，其特征在于， 在所述(i)工序后、所述(j)工序前，還具有(jl )在包括所述金 屬硅化物層上的所述半導體襯底上形成第2隔離膜的工序，在所述(j)工序后還具有(j2)除去所述第2隔離膜的工序。
全文摘要
本發(fā)明能提高利用自對準硅化物處理工藝形成了金屬硅化物層的半導體器件的性能。形成柵極絕緣膜7、柵極電極8a、8b、源極·漏極用n⁺型半導體區(qū)域9b及p⁺型半導體區(qū)域10b后，在半導體襯底1上形成金屬膜及隔離膜，進行第1熱處理，使金屬膜與柵極電極8a、8b、n⁺型半導體區(qū)域9b及p⁺型半導體區(qū)域10b反應(yīng)，由此形成由構(gòu)成金屬膜的金屬元素M的單硅化物MSi構(gòu)成的金屬硅化物層41。然后，除去隔離膜及未反應(yīng)的金屬膜，進行第2熱處理，穩(wěn)定金屬硅化物層41。接下來，不進行使半導體襯底1的溫度高于第2熱處理的熱處理溫度的處理。使第2熱處理的熱處理溫度低于金屬元素M的二硅化物MSi₂的晶格大小與半導體襯底1的晶格大小一致的溫度。
文檔編號H01L21/8238GK101339904SQ20081010964
公開日2009年1月7日 申請日期2008年6月11日 優(yōu)先權(quán)日2007年7月3日
發(fā)明者二瀨卓也, 岡田茂業(yè) 申請人:株式會社瑞薩科技