專利名稱：雙柵場效應(yīng)晶體管及其形成方法
雙柵場效應(yīng)晶體管及其形成方法^支術(shù)領(lǐng)域
本發(fā)明提供了具有亞光刻源區(qū)和漏區(qū)的雙柵FET及其制造方法，現(xiàn)在將通過下列討論進(jìn)行更詳細(xì)地描述。在該討論中，將參 考表示本發(fā)明實(shí)施方案的多個附圖
。因?yàn)楸景l(fā)明實(shí)施方案的附圖是用 于圖解目的，所以其中所含結(jié)構(gòu)不是按比例繪制。0018在下列描述中，提出了很多具體細(xì)節(jié)，諸如特定結(jié)構(gòu)、組 件、材料、尺寸、處理步驟和技術(shù)，以為本發(fā)明提供更透徹的理解。 然而，本領(lǐng)域普通技術(shù)人員將知道本發(fā)明可以用沒有這些特定細(xì)節(jié)的 可行的替代工藝來實(shí)現(xiàn)。在其它實(shí)例中，眾所周知的結(jié)構(gòu)或處理步驟 沒有被詳細(xì)描述以避免對本發(fā)明造成妨礙。
雖然本發(fā)明已就其優(yōu)選實(shí)施方案被具體地顯示和描述，但 是本領(lǐng)域技術(shù)人員會理解可以在不離開本發(fā)明的精神和范圍下作出前述和其它在形式和細(xì)節(jié)上的改變。因此要注意本發(fā)明不限于所示和 所述的具體形式和細(xì)節(jié)，而是屬于所附權(quán)利要求的范圍。
權(quán)利要求
1.一種雙柵場效應(yīng)晶體管(FET)，包括單晶半導(dǎo)體溝道；位于半導(dǎo)體溝道兩側(cè)上的頂柵和背柵，用于控制通過半導(dǎo)體溝道的電流；半導(dǎo)體溝道鄰接的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)具有由間隔件印跡限定的橫向尺寸；至少位于源區(qū)、漏區(qū)上方的金屬半導(dǎo)體合金區(qū)；以及連接到所述金屬半導(dǎo)體合金區(qū)邊緣的掩埋金屬線。
2. 如權(quán)利要求1所述的雙柵FET，還包括連接到掩埋金屬線的金屬短截線。
3. 如權(quán)利要求1所述的雙柵FET,其中，所述半導(dǎo)體溝道包括 含Si半導(dǎo)體，所述金屬半導(dǎo)體合金包括硅化物。
4. 如權(quán)利要求1所述的雙柵FET，其中，所述頂柵和所述底柵 由摻雜的多晶硅或摻雜的SiGe組成。
5. 如權(quán)利要求1所述的雙柵FET，還包括，位于所述頂柵與所 述半導(dǎo)體溝道之間的頂柵電介質(zhì)，以及位于所述底柵與所述半導(dǎo)體溝道之間的底柵電介質(zhì)。
6. 如權(quán)利要求1所述的雙柵FET，其中，所述掩埋金屬線包括 Ni、 Ti、 Pt、 W和Co中的一種。
7. 如權(quán)利要求1所述的雙柵FET，其中，所述金屬半導(dǎo)體合金 是NiSi、 CoSi2、 TiSi2和PtSi2中的一種。
8. 如權(quán)利要求1所述的雙柵FET，還包括形成于所述源和漏的 頂上的加高源和加高漏。
9. 如權(quán)利要求2所述的雙柵FET，其中，所述金屬短截線包括 Al、 W、 Cu或AlCu。
10. —種雙柵場效應(yīng)晶體管(FET)，包括 單晶Si溝道；Si溝道兩側(cè)上的頂柵和背柵，用于控制通過Si溝道的電流； Si溝道鄰接的源區(qū)和漏區(qū)其與，所述源區(qū)和漏區(qū)具有由間隔件印 跡限定的橫向尺寸；形成于所述源和漏的頂上的加高源和加高漏； 在源區(qū)、漏區(qū)、以及頂柵上方的珪化物區(qū)； 連接到所述硅化物區(qū)的邊緣的掩埋金屬線；以及 連接到掩埋金屬線的金屬短截線。
11. 如權(quán)利要求10所述的雙柵FET，其中，所述頂柵和所述底 柵包括摻雜的多晶硅或摻雜的SiGe。
12. 如權(quán)利要求10所述的雙柵FET,還包括位于所述頂柵與 所述Si溝道之間的頂柵電介質(zhì)，以及位于所述底柵與所述Si溝道之 間的底柵電介質(zhì)。
13. 如權(quán)利要求10所述的雙柵FET,其中，所述掩埋金屬線包 括Ni、 Ti、 Pt、 W和Co中的一種。
14. 如權(quán)利要求10所述的雙柵FET，其中，所述硅化物為NiSi、 CoSi2、 TiSi2、和PtSi2中的一種。
15. 如權(quán)利要求10所述的雙柵FET，其中，所述金屬短截線包 括A1、 W、 Cu或AlCu。
16. —種形成雙柵FET的方法，包括以下步驟 形成包括在其頂面和底面上具有柵電介質(zhì)的單晶半導(dǎo)體膜、底柵、以及具有電介質(zhì)側(cè)壁間隔件的頂柵的結(jié)構(gòu)； 形成與所述頂柵鄰接的犧牲間隔件；通過蝕刻所述單晶半導(dǎo)體膜的未掩蔽區(qū)域來限定亞光刻源區(qū)和漏區(qū)；在所述結(jié)構(gòu)上配備第一平坦化電介質(zhì)；將所述第一平坦化電介質(zhì)凹進(jìn)到所述頂柵的上表面下方；去除所述犧牲間隔件以暴露出所述亞光刻界定的源區(qū)和漏區(qū)的頂面；利用金屬膜在所述源區(qū)和漏區(qū)的所述暴露表面上形成金屬半導(dǎo)體合金，其中所述金屬膜的未形成金屬半導(dǎo)體合金的部分位于第一平坦化電介質(zhì)的頂上；將第二平坦化電介質(zhì)至少沉積在所述金屬半導(dǎo)體合金上方；以及 選擇性地蝕刻所述電介質(zhì)側(cè)壁間隔件上方的所述金屬。
17. 如權(quán)利要求16所述的方法，還包括形成到被所述第二平坦 化電介質(zhì)覆蓋的所述金屬的通孔。
18. 如權(quán)利要求16所述的方法，還包括將所述源區(qū)和所述漏區(qū) 增厚以形成加高源和漏。
19. 如權(quán)利要求18所述的方法，其中，所述增厚步驟是由選擇 性外延提供的。
20. 如權(quán)利要求16所述的方法，其中，所述金屬薄膜的未轉(zhuǎn)化 為所述金屬半導(dǎo)體合金、且被第二平坦化電介質(zhì)所保護(hù)的部分形成被 連接到所述源區(qū)和漏區(qū)的邊緣的掩埋金屬線。
全文摘要
本發(fā)明公開了具有亞光刻源區(qū)和漏區(qū)的橫向雙柵FET結(jié)構(gòu)。亞光刻源區(qū)和漏區(qū)被犧牲間隔件所限定。使用傳統(tǒng)的硅工藝對亞光刻源區(qū)和漏區(qū)制造自對準(zhǔn)金屬半導(dǎo)體合金和金屬接觸。
文檔編號H01L29/78GK101221985SQ20081000282
公開日2008年7月16日 申請日期2008年1月9日 優(yōu)先權(quán)日2007年1月10日
發(fā)明者保羅·M.·所羅門, 蓋伊·科恩 申請人:國際商業(yè)機(jī)器公司