專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及通過對MIS晶體管的 溝道區(qū)域施加應(yīng)力來提高了工作速度的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
作為提高半導(dǎo)體器件的工作速度的方法之一，已知對MIS晶體管的溝 道區(qū)域施加應(yīng)力的方法。當(dāng)硅晶體受到應(yīng)力而發(fā)生變形時，原來是各向同性 的硅晶體的能帶結(jié)構(gòu)(band structure)的對稱性受到破壞，發(fā)生能級的分離。 能帶結(jié)構(gòu)變化，其結(jié)果，由于晶格振動所引起的載流子擴散的減少和有效質(zhì) 量的減少，能夠提高載流子的移動性。
在N型MIS晶體管中，通過在溝道方向上施加拉伸應(yīng)力，能夠提高電 子移動性。相反地，在P型MIS晶體管中，通過在溝道方向上施加壓縮應(yīng) 力，能夠提高空穴移動性。與電子成為載流子的N型晶體管相比，空穴成 為載流子的P型MIS晶體管的載流子移動性低，對構(gòu)成了 CMOS電路時的 工作速度帶來很大影響，因此格外期待改善載流子移動性。
圖22是表示在非專利文獻1中記載的現(xiàn)有的P型MIS晶體管的結(jié)構(gòu)的 概略剖面圖。
在硅襯底200上，隔著柵極絕緣膜202形成有柵電極204。柵電極204 的正下方的硅襯底200的表面部成為晶體管的溝道區(qū)域。在柵電極204兩側(cè) 的硅襯底200內(nèi)，分別形成有雜質(zhì)擴散區(qū)域206。在形成有雜質(zhì)擴散區(qū)域206 的區(qū)域的硅襯底200的表面?zhèn)嚷袢胗蠸iGe膜208。在柵電極204上以及SiGe 膜上形成有硅化物膜210。
由于在雜質(zhì)擴散區(qū)域206中埋入晶格常數(shù)比硅大的SiGe膜208，所以 在SiGe膜208中沿著與硅襯底200的表面平行的方向上產(chǎn)生壓縮應(yīng)力。由 于該影響，在SiGe膜208中沿著與硅襯底200的表面垂直的方向上還產(chǎn)生 使晶格延伸的變形。
而且，在被SiGe膜208夾著的硅襯底200的溝道區(qū)域，受到SiGe膜208延伸的拖曳，沿著與硅襯底200的表面垂直的方向上產(chǎn)生使晶格延伸的 變形。其結(jié)果，在溝道區(qū)域中，能夠沿著與硅襯底200的表面平行的方向上 產(chǎn)生壓縮應(yīng)力。
專利文獻l:美國專利第6621131號說明書
非專利文獻1: Thompson, E. E., et al., IEEE Transactions on Electron Devices, vol.51, Nov. 11， November, 2004， pp. 1790-179
發(fā)明內(nèi)容
發(fā)明要解決的課題
然而，在上述現(xiàn)有的半導(dǎo)體器件中，不能說對溝道區(qū)域施加的變形量足 夠大，因此為了進一步的高速化而要求提高對溝道區(qū)域施加的晶格變形程 度。
本發(fā)明的目的在于，提供一種在通過施加應(yīng)力來提高工作速度的半導(dǎo)體 器件中能夠有效地向溝道區(qū)域?qū)刖Ц褡冃蔚陌雽?dǎo)體器件的結(jié)構(gòu)及其制造 方法。
用于解決課題的方法
根據(jù)本發(fā)明的一觀點，提供一種半導(dǎo)體器件，其包括硅襯底，其具有
溝道區(qū)域；柵電極，其隔著柵極絕緣膜形成在所述硅襯底的所述溝道區(qū)域上； 一對埋入半導(dǎo)體區(qū)域，這些埋入半導(dǎo)體區(qū)域分別埋入在所述柵電極兩側(cè)的所 述硅襯底的表面?zhèn)龋⑶疫@些埋入半導(dǎo)體區(qū)域?qū)λ龉枰r底施加與所述硅襯 底的表面平行的第一方向的應(yīng)力；以及應(yīng)力源膜，其與所述硅襯底相接觸地 分別形成在所述溝道區(qū)域和所述一對埋入半導(dǎo)體區(qū)域之間的所述硅襯底上， 并且所述應(yīng)力源膜對所述硅襯底施加與所述第一方向相反的第二方向的應(yīng) 力。
另外，根據(jù)本發(fā)明的其他觀點，提供一種半導(dǎo)體器件的制造方法，其包 括在硅襯底上，隔著柵極絕緣膜形成柵電極的工序；在所述柵電極的一對 側(cè)壁部分形成第一側(cè)壁絕緣膜的工序；在所述柵電極以及未被所述第一側(cè)壁 絕緣膜覆蓋的區(qū)域的所述硅襯底上，形成第一半導(dǎo)體層的工序，其中，所述 第一半導(dǎo)體層對所述硅襯底施加與所述硅襯底的表面平行的第一方向的應(yīng)
6力；在形成有所述第一側(cè)壁絕緣膜的所述柵電極的一對側(cè)壁部分形成第二側(cè) 壁絕緣膜的工序；將所述柵電極、所述第一側(cè)壁絕緣膜以及所述第二側(cè)壁絕 緣膜作為掩模，對所述第一半導(dǎo)體層以及所述硅襯底進行蝕刻，去除未被所 述第二側(cè)壁絕緣膜覆蓋的區(qū)域的所述第一半導(dǎo)體層，并在所述硅襯底上形成 溝槽的工序；以及，在所述溝槽內(nèi)埋入第二半導(dǎo)體層的工序，其中，所述第
二半導(dǎo)體層對所述硅襯底施加與所述第一方向相反的第二方向的應(yīng)力。 另外，根據(jù)本發(fā)明的另一觀點，提供一種半導(dǎo)體器件的制造方法，其包
括在硅襯底上，隔著柵極絕緣膜形成柵電極的工序；在所述柵電極的一對
側(cè)壁部分形成由氮化硅膜構(gòu)成的側(cè)壁絕緣膜的工序，其中，所述側(cè)壁絕緣膜
對所述硅襯底施加與所述硅襯底的表面平行的第一方向的應(yīng)力；將所述柵電 極以及所述側(cè)壁絕緣膜作為掩模，對所述硅襯底進行蝕刻，在未被所述柵電 極以及所述側(cè)壁絕緣膜覆蓋的區(qū)域的所述硅襯底上形成溝槽的工序；以及， 在所述溝槽內(nèi)埋入半導(dǎo)體層的工序，其中，所述半導(dǎo)體層對所述硅襯底施加 與所述第一方向相反的第二方向的應(yīng)力。
發(fā)明效果
根據(jù)本發(fā)明，在MIS晶體管中的柵電極兩側(cè)的硅襯底的表面?zhèn)刃纬捎?于施加與硅襯底的表面平行的第一方向(壓縮方向或拉伸方向)的應(yīng)力的一 對埋入半導(dǎo)體區(qū)域，在溝道區(qū)域和埋入半導(dǎo)體區(qū)域之間的硅襯底上，與硅襯 底相接觸地形成應(yīng)力源膜，該應(yīng)力源膜用于施加與第一方向相反的第二方向 (拉伸方向或壓縮方向)的應(yīng)力，因此能夠大幅提高對MIS晶體管的工作 速度帶來較大影響的溝道區(qū)域端部處的載流子的注入速度。由此，能夠提高 MIS晶體管的工作速度。
圖1是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。 圖2是表示在源極/漏極區(qū)域中埋入有應(yīng)力源(stressor)的晶體管的各
種結(jié)構(gòu)的概略剖面圖。
圖3是表示利用有限元模擬器(finite element simulator)來預(yù)測沿著與
硅襯底表面平行的方向產(chǎn)生的溝道區(qū)域的變形量的結(jié)果的曲線圖(其一)。圖4是表示通過由SiGe膜構(gòu)成的應(yīng)力源對硅襯底施加的應(yīng)力的狀態(tài)的 概略圖。
圖5是表示利用有限元模擬器來預(yù)測沿著與硅襯底表面平行的方向產(chǎn) 生的溝道區(qū)域的變形量的結(jié)果的曲線圖(其二)。
圖6是表示本發(fā)明第一實施方式的半導(dǎo)體器件的埋入半導(dǎo)體區(qū)域的溝 道側(cè)端部的形狀的圖。
圖7是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其一)。
圖8是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其二)。
圖9是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其三三)。
圖10是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其四)。
圖11是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其五)。
圖12是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其六)。
圖13是表示本發(fā)明的第一實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其七)。
圖14是表示本發(fā)明的第二實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。
圖15是表示本發(fā)明的第二實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其一)。
圖16是表示本發(fā)明的第二實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其二)。
圖17是表示本發(fā)明的第二實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其三)。
圖18是表示本發(fā)明的第二實施方式的半導(dǎo)體器件的制造方法的工序剖 面圖(其四)。圖19是表示本發(fā)明的第三實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。
圖20是表示本發(fā)明的第三實施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
圖21是表示本發(fā)明的第四實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。
圖22是表示現(xiàn)有的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。 附圖標(biāo)記的說明
10硅襯底
12、20、 52氧化硅膜
14、30氮化硅膜
16元件分離槽
18元件分離膜
22P型阱
24N型阱
26柵極絕緣膜
28多晶硅膜
32柵電極
34、36、 42雜質(zhì)擴散區(qū)域
38、40、 50側(cè)壁絕緣膜
44、54光致抗蝕劑膜
46、56溝槽
48SiC膜
58SiGe膜
60鎳硅化物膜
100硅襯底
102SiGe膜
104柵電極
106柵極絕緣膜108延伸部
200 硅襯底 202柵極絕緣膜 204柵電極 206雜質(zhì)擴散區(qū)域
208 SiGe膜 210硅化物膜 212側(cè)壁絕緣膜
具體實施例方式
利用圖1至圖13，對本發(fā)明的第一實施方式的半導(dǎo)體器件及其制造方 法進行說明。
圖1是表示本實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖，圖2是表示 在源極/漏極區(qū)域中埋入有應(yīng)力源的晶體管的各種結(jié)構(gòu)的概略剖面圖，圖3 以及圖5是表示利用有限元模擬器來預(yù)測沿著與硅襯底表面平行的方向產(chǎn) 生的溝道區(qū)域的變形量的結(jié)果的曲線圖，圖4是表示通過由SiGe膜構(gòu)成的 應(yīng)力源對硅襯底施加的應(yīng)力的狀態(tài)的概略圖，圖6是表示本實施方式的半導(dǎo) 體器件的埋入半導(dǎo)體區(qū)域的溝道側(cè)端部的形狀的圖，圖7至圖13是表示本 實施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
首先，利用圖l，對本實施方式的半導(dǎo)體器件的結(jié)構(gòu)進行說明。
在硅襯底10上形成有用于劃分元件區(qū)域的元件分離膜18。此外，在圖 1中，中央的元件分離膜18的左側(cè)的元件區(qū)域為N型晶體管形成區(qū)域，中 央的元件分離膜18的右側(cè)的元件區(qū)域為P型晶體管形成區(qū)域。
在N型晶體管形成區(qū)域的硅襯底10內(nèi)形成有P型阱22。在P型晶體管 形成區(qū)域的硅襯底10內(nèi)形成有N型阱24。
在N型晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜26形成有柵 電極32。柵電極32的正下方的硅襯底10的表面部成為N型晶體管的溝道 區(qū)域。在柵電極26兩側(cè)的硅襯底10內(nèi)形成有雜質(zhì)擴散區(qū)域34。在柵電極 26的側(cè)壁部分形成有側(cè)壁絕緣膜38、 40、 50。在未被側(cè)壁絕緣膜38、 40覆蓋的區(qū)域的硅襯底IO的表面?zhèn)?，埋入有SiC膜48(在本說明書中，將該SiC 膜48稱為"埋入半導(dǎo)體區(qū)域")。在柵電極26上以及未被側(cè)壁絕緣膜50 覆蓋的區(qū)域的SiC膜48上形成有鎳硅化物膜60。這樣，在N型晶體管形成 區(qū)域形成有N型晶體管，在該N型晶體管的源/漏區(qū)域源極/漏極區(qū)域內(nèi)埋入 有SiC膜48。
在P型晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜26形成有柵電 極32。柵電極32的正下方的硅襯底10的表面部成為P型晶體管的溝道區(qū) 域。在柵電極26兩側(cè)的硅襯底10內(nèi)形成有雜質(zhì)擴散區(qū)域42。在柵電極26 的側(cè)壁部分形成有側(cè)壁絕緣膜38、 40、 50。在未被側(cè)壁絕緣膜38、 40、 50 覆蓋的區(qū)域的硅襯底IO的表面?zhèn)?，埋入有SiGe膜58 (在本說明書中，將 該SiGe膜58稱為"埋入半導(dǎo)體區(qū)域")。在側(cè)壁絕緣膜50和硅襯底10之 間形成有SiC膜48 (在本說明書中，將該SiC膜48稱為應(yīng)力源膜)。在柵 電極26上以及SiGe膜58上形成有鎳硅化物膜60。這樣，在P型晶體管形 成區(qū)域形成有P型晶體管，在該P型晶體管的源極/漏極區(qū)域內(nèi)埋入有SiGe 膜58，而且該P型晶體管具有在溝道區(qū)域和SiGe膜58之間的硅襯底10上 形成的SiC膜48。
本實施方式的半導(dǎo)體器件的主要特征在于P型晶體管的源極/漏極區(qū)域 的結(jié)構(gòu)。即，本實施方式的P型晶體管，不僅在源極/漏極區(qū)域內(nèi)埋入有SiGe 膜58，而且具有在溝道區(qū)域和SiGe膜58之間的硅襯底10上形成的SiC膜 48。
下面，詳細(xì)說明如上所述那樣構(gòu)成P型晶體管的源極/漏極區(qū)域的理由。
如上所述，作為在P型晶體管的溝道區(qū)域內(nèi)產(chǎn)生壓縮變形的結(jié)構(gòu)，己知 在源極/漏極區(qū)域內(nèi)埋入有晶格常數(shù)比硅大的SiGe的結(jié)構(gòu)(埋入型)。
圖2 (a) 、 (b) 、 (c)是表示埋入型晶體管的各種結(jié)構(gòu)的概略剖面圖。 在各圖中，IOO是硅襯底，102是SiGe膜，104是柵電極，106是柵極絕緣 膜，108是由SiGe膜構(gòu)成的延伸部。
圖2 (a)是僅在源極/漏極區(qū)域內(nèi)埋入有SiGe膜102的結(jié)構(gòu)，圖2 (b) 以及圖2 (c)是如下結(jié)構(gòu)除了在源極/漏極區(qū)域內(nèi)埋入有SiGe膜102之外， 在溝道區(qū)域和SiGe膜102之間的硅襯底100上也設(shè)置有由SiGe膜構(gòu)成的延 伸部108。在圖2 (a)以及圖2 (b)的結(jié)構(gòu)中，SiGe膜108的與溝道區(qū)域側(cè)的側(cè)面部分相接觸的部分由Si (111)的晶面(facet)構(gòu)成，在圖2 (c) 的結(jié)構(gòu)中，SiGe膜102的與溝道區(qū)域側(cè)的側(cè)面部分相接觸的面由與硅襯底 100的表面垂直的晶面構(gòu)成。此外，圖2 (b)以及圖2 (c)所示的結(jié)構(gòu)記 載在由同一申請人申請的JP特愿2006-162134號說明書中。
圖3是表示針對圖2所述的各結(jié)構(gòu)的半導(dǎo)體器件，利用有限元模擬器來 預(yù)測沿著與硅襯底100的表面平行的方向產(chǎn)生的溝道區(qū)域的變形量的結(jié)果 的曲線圖。橫軸表示與柵電極104的中央部分相距的距離，縱軸表示變形量 (壓縮變形)的大小?？v軸的負(fù)值越大，就表示變形量越大。圖2 (a) 、 (b)、 (c)中記載的虛線是變形量的測定位置。在圖3中，分別用"結(jié)構(gòu)A"、 "結(jié)構(gòu)B"、"結(jié)構(gòu)C"來表示圖2 (a) 、 (b) 、 (c)的結(jié)構(gòu)。
如圖3所示，在上述所有結(jié)構(gòu)中，溝道區(qū)域端部的變形量均大于溝道區(qū) 域中央部的變形量。其原因在于，越接近溝道區(qū)域中央部，則離作為應(yīng)力源 的SiGe膜102越遠(yuǎn)。
在未設(shè)置有由SiGe膜構(gòu)成的延伸部108的圖2 (a)的結(jié)構(gòu)(結(jié)構(gòu)A) 中，能夠使溝道區(qū)域端部的變形量大，但是溝道區(qū)域中央部的變形量小。在 對圖2 (a)的結(jié)構(gòu)的基礎(chǔ)上附加SiGe膜的延伸部108而成的圖2 (b)的結(jié) 構(gòu)(結(jié)構(gòu)B)中，可以看到溝道區(qū)域中央部的變形量的改善效果，但是溝道 區(qū)域端部的變形量減少。在由與襯底表面垂直的晶面構(gòu)成與SiGe膜102的 溝道區(qū)域側(cè)的側(cè)面部分相接觸的面的圖2 (c)的結(jié)構(gòu)(結(jié)構(gòu)C)中，能夠抑 制溝道區(qū)域端部的變形量的減少，同時能夠增加溝道區(qū)域中央部的變形量。
要改善晶體管的工作速度，則增加在溝道區(qū)域端部(源極端部)處的載 流子的注入速度是非常重要的，因此要求增加在源極端部處的變形量。上述 圖2 (c)的結(jié)構(gòu)能夠在抑制溝道區(qū)域端部的變形量的減少的同時能夠增加溝 道區(qū)域中央部的變形量，所以能夠提供理想的特性，但是為了進一步改善特 性，要求增加溝道區(qū)域端部的變形量。
接著，針對圖2 (c)的結(jié)構(gòu)，研究應(yīng)力源對硅襯底IOO產(chǎn)生的應(yīng)力。
圖4是表示通過由SiGe膜102構(gòu)成的應(yīng)力源對硅襯底100施加的應(yīng)力 的狀態(tài)的概略圖。圖4 (a)是表示通過埋入在源極/漏極區(qū)域內(nèi)的SiGe膜 102對硅襯底100施加的應(yīng)力的狀態(tài)的概略圖，圖4 (b)是表示僅通過由 SiGe膜構(gòu)成的延伸部108對硅襯底IOO施加的應(yīng)力的狀態(tài)的概略圖。如圖4 (a)所示，埋入在源極/漏極區(qū)域內(nèi)的SiGe膜102，在與硅襯底 IOO的表面平行的方向上，其晶格常數(shù)與襯底的硅相匹配，因此實質(zhì)上成為 晶格在深度方向上被延伸的狀態(tài)?！熠啵谂c此相接觸的硅部分的晶格，也同 樣在深度方向上被延伸，其結(jié)果，處于在與硅襯底100的表面平行的方向上 受到壓縮應(yīng)力的狀態(tài)。
另一方面，如圖4(b)所示，由SiGe膜構(gòu)成的延伸部108的晶格常數(shù) 在與硅襯底100的表面平行的方向上與襯底的硅相匹配，因此對延伸部108 的正下方的硅的晶格在與襯底表面平行的方向上施加拉伸應(yīng)力。
這樣，觀察在與硅襯底100的表面平行的方向上向溝道區(qū)域所施加的應(yīng) 力，則由SiGe膜102所導(dǎo)入的應(yīng)力和由延伸部108所導(dǎo)入的應(yīng)力的方向彼 此相反。因此，在圖2 (c)的結(jié)構(gòu)中，由SiGe膜102所導(dǎo)入的應(yīng)力和由延 伸部108所導(dǎo)入的應(yīng)力相互干涉，這會使溝道區(qū)域端部的變形量減少。
因此，在本實施方式的半導(dǎo)體器件中，設(shè)置由晶格常數(shù)比硅小的材料 (SiC)構(gòu)成的延伸部(SiC膜48)來代替由SiGe膜構(gòu)成的延伸部，從而能 夠在與硅襯底10的表面平行的方向上施加壓縮應(yīng)力。通過如此構(gòu)成半導(dǎo)體 器件，使由埋入在源極/漏極區(qū)域內(nèi)的SiGe膜58所導(dǎo)入的應(yīng)力和通過由SiC 膜48構(gòu)成的延伸部所導(dǎo)入的應(yīng)力，在與硅襯底10的表面平行的方向上為同 一方向，從而能夠改善溝道區(qū)域端部的變形量。
圖5是表示利用有限元模擬器來預(yù)測沿著與硅襯底表面平行的方向產(chǎn) 生的溝道區(qū)域的變形量的結(jié)果的曲線圖。橫軸表示與柵電極的中央部分相距 的距離，縱軸表示變形量的大小?？v軸的負(fù)值越大，就表示變形量越大。圖 中，"第一實施例"以及"第二實施例"指的是由SiC構(gòu)成延伸部的本實施 方式的半導(dǎo)體器件的情況，"結(jié)構(gòu)B"以及"結(jié)構(gòu)C"指的是圖2 (b)以及 (c)的半導(dǎo)體器件的情況。另外，"第一實施例"指的是SiC膜的碳濃度 為2%的情況，"第二實施例"指的是SiC膜的碳濃度為3%的情況。
根據(jù)圖5所示可知，與由SiGe構(gòu)成了延伸部的結(jié)構(gòu)B以及結(jié)構(gòu)C的情 況相比，在由SiC膜構(gòu)成了延伸部的第一實施例以及第二實施例中，能夠大 幅增加溝道區(qū)域端部的變形量。
另一方面，由于由SiC膜構(gòu)成延伸部，所以溝道區(qū)域中央部的變形量減 少。另外，碳濃度越高即相對于硅的晶格常數(shù)差越大，則溝道區(qū)域中央部的
13變形量的減少程度就越增加。
優(yōu)選地，要改善晶體管的工作速度，則要增加溝道區(qū)域中央部的變形量。 但是，為了改善晶體管的工作速度，增加溝道區(qū)域端部(源極端部)處的載 流子的注入速度是非常重要的。若增加在源極端部處的載流子的注入速度， 則由于其慣性而在溝道區(qū)域內(nèi)能夠高速傳輸載流子。特別地，在柵極長度極 其短的未來的器件中，溝道中央部的載流子移動性的減小會非常小，所以晶 體管的工作速度的改善效果會提高。
如上所述，越增加SiC膜的碳濃度，能夠使溝道區(qū)域端部的變形量越大， 但是溝道區(qū)域中央部分的變形量就變小。因此，優(yōu)選地，根據(jù)要求晶體管所 具有的特性來適當(dāng)?shù)卦O(shè)定延伸部的SiC膜的碳濃度。
對本申請的發(fā)明人所研究出的柵極長度為0.03pm左右的型晶體管而 言，從圖5的結(jié)果可知，將延伸部的SiC膜的碳濃度優(yōu)選設(shè)定為3。/。以下， 更優(yōu)選設(shè)定為低于3%，進一步優(yōu)選設(shè)定為2%以下。另一方面，延伸部的 SiC膜的碳濃度優(yōu)選為1%以上。其原因在于，在低于1%時，與硅的晶格常 數(shù)差變得過小，無法發(fā)揮作為應(yīng)力源的作用。
圖6是表示本實施方式的半導(dǎo)體器件的埋入半導(dǎo)體區(qū)域的溝道側(cè)端部 形狀的圖。
假設(shè)用于將埋入半導(dǎo)體區(qū)域(SiGe膜58)埋入的溝槽(trench) 56的 溝道區(qū)域側(cè)的側(cè)壁與襯底法線方向之間的朝向柵電極32方向的傾斜角為 0 ，則優(yōu)先具有0 >0的關(guān)系(參照圖6 (a))。
在溝槽56的溝道區(qū)域側(cè)的側(cè)壁由與襯底法線方向平行的(011)面構(gòu)成 的情況下(0=0度)，由于(001)面上的晶體生長速度快，因此在所形成 的SiGe膜58中形成晶面線，該晶面線是由于在不同的面方位上的晶體生長 相沖突所產(chǎn)生的。而且，該晶面線轉(zhuǎn)化為晶體中的缺陷線。因此，優(yōu)選地， 溝槽56的溝道區(qū)域側(cè)的側(cè)壁滿足角度0大于0度的關(guān)系，以使凹面(recess) 方位從(011)面偏離。
另外，溝槽56的溝道區(qū)域側(cè)的上端部可以設(shè)置在延伸部(SiC膜48) 的下方(參照圖6 (b))。但是，若延伸部不與硅襯底10的表面相接觸， 則不能發(fā)揮應(yīng)力源的功能，因此延伸部的至少一部分必須與硅襯底10的表 面相接觸。接著，利用圖7至圖13，對本實施方式的半導(dǎo)體器件的制造方法進行 說明。
首先，在硅襯底io上，例如通過9ocrc的干式氧化來形成例如膜厚為
10nm的氧化硅膜12。
接著，在氧化硅膜12上，例如通過CVD法，形成例如膜厚為112nm 的氮化硅膜14 (圖7 (a))。氮化硅膜14是，例如利用SiH2Cl2和NH3作 為原料氣體，以襯底溫度75(TC來堆積而成的。
接著，通過光刻法(photolithography)以及干式蝕刻法(dry etching)， 在氮化硅膜14、氧化硅膜12以及硅襯底10上形成圖案，在元件分離區(qū)域 的硅襯底10內(nèi)形成元件分離槽16 (圖7 (b))。
接著，在對元件分離槽16的內(nèi)壁進行氧化處理后，例如通過等離子體 CVD法來在整個面上堆積氧化硅膜，從而在元件分離槽16內(nèi)埋入氧化硅膜。
接著，例如通過CMP法，對氧化硅膜進行研磨，直至氮化硅膜14露出 為止，使得只有氧化硅膜殘留在元件分離槽16內(nèi)。這樣，形成由埋入在元 件分離槽16內(nèi)的氧化硅膜構(gòu)成的元件分離膜18 (圖7 (c))。
接著，例如通過使用加熱到15(TC的磷酸的濕式蝕刻法(wetetching)， 去除由元件分離膜16劃分的元件區(qū)域上的氮化硅膜14。
接著，例如通過使用氟酸水溶液的濕式蝕刻法，去除元件區(qū)域上的氧化 硅膜12 (圖8 (a))。
接著，例如通過熱氧化法，形成作為犧牲氧化膜的氧化硅膜20。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體 管形成區(qū)域露出的光致抗蝕劑(photoresist)膜(未圖示)，然后離子注入 P形雜質(zhì)，從而在N型晶體管形成區(qū)域的硅襯底10內(nèi)形成P型阱22。
同樣，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體 管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后離子注入N形雜質(zhì)，從 而在P型晶體管形成區(qū)域的硅襯底10內(nèi)形成N型阱24 (圖8 (b))。
接著，例如通過使用氟酸水溶液的濕式蝕刻法，去除元件區(qū)域上的氧化 硅膜20。
接著，例如通過干式氧化，在元件區(qū)域上形成例如膜厚為1.5nm的氧化 硅膜，從而形成由氧化硅膜構(gòu)成的柵極絕緣膜26。接著，例如通過CVD法，在整個面上堆積例如膜厚為100nm的多晶硅膜28。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后離子注入N形雜質(zhì)，從而在N型晶體管形成區(qū)域的多晶硅膜28內(nèi)選擇性地導(dǎo)入N形雜質(zhì)，例如選擇性地導(dǎo)入8X10"cnf2的磷。
同樣，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后離子注入P形雜質(zhì)，從而在P型晶體管形成區(qū)域的多晶硅膜28內(nèi)選擇性地導(dǎo)入P形雜質(zhì)，例如選擇性地導(dǎo)入6X10"cm'2的硼。
接著，例如通過CVD法，在多晶硅膜28上形成例如膜厚為30nm的氮化硅膜30 (圖8 (c))。
接著，通過光刻法以及干式蝕刻法，在氮化硅膜30以及多晶硅膜28上形成圖案，從而形成由多晶硅膜28構(gòu)成的柵電極32 (圖9 (a))。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜以及柵電極32作為掩模(mask)來離子注入N形雜質(zhì)，從而在柵電極32兩側(cè)的硅襯底10內(nèi)形成雜質(zhì)擴散區(qū)域34。
同樣，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜以及柵電極32作為掩模來離子注入P形雜質(zhì)，從而在柵電極32兩側(cè)的硅襯底10內(nèi)形成雜質(zhì)擴散區(qū)域36 (圖9 (b))。
接著，例如通過CVD法，在整個面上依次堆積例如膜厚為3nm的氧化硅膜和例如膜厚為10nm的氮化硅膜。例如，將襯底溫度設(shè)為500 60(TC。
接著，通過干式蝕刻法，對氮化硅膜以及氧化硅膜進行回蝕，從而在柵電極34的側(cè)壁部分形成由氧化硅膜構(gòu)成的側(cè)壁絕緣膜38以及由氮化硅膜構(gòu)成的側(cè)壁絕緣膜40。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極32以及側(cè)壁絕緣膜38、 40作為掩模來離子注入P形雜質(zhì)，從而在柵電極32兩側(cè)的硅襯底10內(nèi)形成雜質(zhì)擴散區(qū)域42 (圖10 (a))。此外，在以下的說明中，為了便于說明，將雜質(zhì)擴散區(qū)域36、 42統(tǒng)稱為雜質(zhì)擴散區(qū)域42。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體管形成區(qū)域露出的光致抗蝕劑膜44。
接著，將光致抗蝕劑膜44、柵電極32以及側(cè)壁絕緣膜38、 40作為掩模，對硅襯底10進行干式蝕刻，從而在雜質(zhì)擴散區(qū)域34內(nèi)的硅襯底10的表面上形成深度為20nm左右的溝槽46 (圖IO (b))。
接著，例如通過灰化處理，去除光致抗蝕劑膜44。
接著，例如通過分子束外延法(Molecular Beam Epitaxy)，在N型晶體管形成區(qū)域的溝槽46內(nèi)以及P型晶體管形成區(qū)域的硅襯底10上，選擇性地使例如膜厚為15nm的未摻雜的SiC膜48生長(圖11 (a))。在SiC膜48的生長中，例如使用SiH3CH3、 SiH4、 H2、 HC1作為原料氣體，將生長溫度例如設(shè)為600。C。 SiC膜48的組成比是碳濃度為1 3%左右，例如使用Si0.98Co.()2 (含有2%左右的碳)。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極32以及側(cè)壁絕緣膜38、 40作為掩模，向N型晶體管形成區(qū)域的SiC膜48內(nèi)離子注入N形雜質(zhì)。離子注入條件是例如，離子種類為磷離子，加速能量為lkeV，注入量為lX1015cm—2。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極32以及側(cè)壁絕緣膜38、 40作為掩模，向P型晶體管形成區(qū)域的SiC膜48內(nèi)離子注入P形雜質(zhì)。離子注入條件是例如，離子種類為硼離子，加速能量為0.5keV，注入量為1 X 1015cm—2。
接著，例如進行最高溫度為95(TC以下的短時間的退火(anneal)，從而對向SiC膜48導(dǎo)入的雜質(zhì)進行活化處理。
接著，例如通過CVD法，在整個面上堆積例如膜厚為20nm的氮化硅膜。
接著，通過干式蝕刻法，對氮化硅膜進行回蝕，從而在形成有側(cè)壁絕緣膜38、 40的柵電極32的側(cè)壁部分形成由氮化硅膜構(gòu)成的側(cè)壁絕緣膜50 (圖11 (b))。
接著，例如通過CVD法，在整個面上形成例如膜厚為40nm的氧化硅膜52。例如，將襯底溫度設(shè)為53(TC以下。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜54。
接著，將光致抗蝕劑膜54作為掩模，對氧化硅膜52進行蝕刻，從而選擇性地去除P型晶體管形成區(qū)域的氧化硅膜52。
接著，將光致抗蝕劑膜54、柵電極32以及側(cè)壁絕緣膜38、 40、 50作為掩模，對SiC膜48以及硅襯底10進行干式蝕刻，從而在雜質(zhì)擴散區(qū)域42內(nèi)的硅襯底10的表面上形成深度為40nm左右的溝槽56 (圖12 (a))。此時，被側(cè)壁絕緣膜50覆蓋的部分的SiC膜48未被去除，殘留在側(cè)壁絕緣膜50之下。
接著，例如通過灰化處理，去除光致抗蝕劑膜54。
接著，例如通過分子束外延法，在P型晶體管形成區(qū)域的溝槽56內(nèi)，選擇性地使例如膜厚為60nm的P形SiGe膜58生長(圖12 (b))。在SiGe膜58的生長中，例如使用SiH4、 GeH4、 H2、 HC1、 8必6作為原料氣體，例如將生長溫度設(shè)為60(TC。 SiGe膜58的組成比是鍺濃度為15 25%左右，例如使用Sio.soGe,(含有20%左右的鍺)。
此外，當(dāng)SiGe膜58的鍺濃度低于15。/。時，與硅的晶格常數(shù)差過小，所以不能發(fā)揮應(yīng)力源的作用。另一方面，當(dāng)SiGe膜58的鍺濃度超過25W時，與硅的晶格常數(shù)差過大，所以會發(fā)生分子重排(転位)。從該觀點出發(fā)，SiGe膜58的鍺濃度優(yōu)選為15~25%，更優(yōu)選為15 18%。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向N型晶體管形成區(qū)域的SiC膜48內(nèi)離子注入N形雜質(zhì)。離子注入條件是例如，離子種類為磷離子，加速能量為5keV，注入量為5X 1015cm—2。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向P型晶體管形成區(qū)域的SiGe膜58內(nèi)離子注入P形雜質(zhì)。離子注入條件是例如，粒子種類為硼離子，
加速能量為3keV，注入量為6X 1015cm—2。
接著，例如進行100(TC左右的短時間的退火，對向SiC膜48以及SiGe膜58導(dǎo)入的雜質(zhì)進行活化處理。
接著，例如通過干式蝕刻法，去除用于覆蓋N型晶體管形成區(qū)域的氧化硅膜52以及用于覆蓋柵電極32的氮化硅膜30 (圖13 (a))。
接著，例如通過濺射法，在整個面上堆積例如膜厚為lOnm的鎳膜。
接著，例如通過30(TC左右的短時間的退火，使鎳膜和柵電極32發(fā)生反應(yīng)，使鎳膜和SiC膜48發(fā)生反應(yīng)，以及使鎳膜和SiGe膜58發(fā)生反應(yīng)，從而在柵電極32上、SiC膜48上以及SiGe膜58上形成鎳硅化物膜60 (圖13 (b))。
這樣，形成圖1所示的本實施方式的半導(dǎo)體器件。
其后，與通常的半導(dǎo)體器件的制造工藝同樣，反復(fù)形成層間絕緣膜以及配線層，從而完成半導(dǎo)體器件。
這樣，根據(jù)本實施方式，在P型MIS晶體管的源極/漏極區(qū)域內(nèi)埋入SiGe膜，并在該SiGe膜和溝道區(qū)域之間的硅襯底上形成SiC膜，因此能夠有效地對溝道區(qū)域端部施加壓縮應(yīng)力。由此，能夠提高從溝道區(qū)域端部注入載流子的注入速度，而且能夠提高P型MIS晶體管的工作速度。
利用圖14至圖18，對本發(fā)明的第二實施方式的半導(dǎo)體器件及其制造方法進行說明。此外，對于與圖1至圖12所示的第一實施方式的半導(dǎo)體器件及其制造方法相同的構(gòu)成要素，標(biāo)注相同的附圖標(biāo)記，并省略其說明或進行簡潔的說明。
圖14是表示本實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖，圖15至圖18是表示本實施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
首先，利用圖14對本實施方式的半導(dǎo)體器件的結(jié)構(gòu)進行說明。在硅襯底10上，形成有用于劃分元件區(qū)域的元件分離膜18。此外，在圖14中，中央的元件分離膜18的左側(cè)的元件區(qū)域為N型晶體管形成區(qū)域，中央的元件分離膜18的右側(cè)的元件區(qū)域為P型晶體管形成區(qū)域。在N型晶體管形成區(qū)域的硅襯底10內(nèi)形成有P型阱22。在P型晶體
管形成區(qū)域的硅襯底10內(nèi)形成有N型阱24。
在N型晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜26形成有柵電極32。柵電極32的正下方的硅襯底10的表面部成為N型晶體管的溝道區(qū)域。在柵電極26兩側(cè)的硅襯底10內(nèi)形成有雜質(zhì)擴散區(qū)域34。在柵電極26的側(cè)壁部分形成有側(cè)壁絕緣膜38、 40、 50。在未被側(cè)壁絕緣膜38、 40、50覆蓋的區(qū)域的硅襯底10的表面?zhèn)嚷袢胗蠸iC膜48。在側(cè)壁絕緣膜50和硅襯底10之間形成有SiGe膜58。在柵電極26以及SiC膜48上形成有鎳硅化物膜60。這樣，在N型晶體管形成區(qū)域內(nèi)形成有N型晶體管，在該N型晶體管的源極/漏極區(qū)域內(nèi)埋入有SiC膜48，而且該N型晶體管具有形成在溝道區(qū)域和SiC膜48之間的硅襯底10上的SiGe膜58。
在P型晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜26形成有柵電極32。柵電極32的正下方的硅襯底10的表面部成為P型晶體管的溝道區(qū)域。在柵電極26兩側(cè)的硅襯底10內(nèi)形成有雜質(zhì)擴散區(qū)域42。在柵電極26的側(cè)壁部分形成有側(cè)壁絕緣膜38、 40、 50。在未被側(cè)壁絕緣膜38、 40覆蓋的區(qū)域的硅襯底10的表面?zhèn)嚷袢胗蠸iGe膜58。在柵電極26上以及未被側(cè)壁絕緣膜50覆蓋的區(qū)域的SiGe膜58上，形成有鎳硅化物膜60。這樣，在P型晶體管形成區(qū)域內(nèi)形成有P型晶體管，在該P型晶體管的源極/漏極區(qū)域內(nèi)埋入有SiGe膜58。
本實施方式的半導(dǎo)體器件的主要特征在于N型晶體管的源極/漏極區(qū)域的結(jié)構(gòu)。即，本實施方式的N型晶體管在源極/漏極區(qū)域內(nèi)埋入有SiC膜48，并具有形成在溝道區(qū)域和SiC膜48之間的硅襯底10上的SiGe膜58。
N型晶體管與第一實施方式的P型晶體管相反地向溝道區(qū)域內(nèi)導(dǎo)入拉伸變形，所以能夠提高在溝道內(nèi)流過的電子的移動性。
因此，對N型晶體管而言，與第一實施方式的P型晶體管相反地，在源極/漏極區(qū)域內(nèi)埋入有晶格常數(shù)比硅小且能夠在與硅襯底10的表面平行的方向上施加拉伸應(yīng)力的材料，例如為SiC膜48，而且在溝道區(qū)域和SiC膜48之間的硅襯底10上形成有晶格常數(shù)比硅大且能夠在與硅襯底10的表面平行的方向上施加拉伸應(yīng)力的材料，例如為SiGe膜58。
通過如此構(gòu)成N型晶體管，則與在源極/漏極區(qū)域僅形成SiC膜的情況
20相比，能夠提高在溝道內(nèi)流過的電子移動性。提高電子移動性的原理，除了 應(yīng)力的施加方向相反之外，與第一實施方式所示的P型晶體管的情況相同。 接著，利用圖15至圖18，對本實施方式的半導(dǎo)體器件的制造方法進行 說明。
首先，例如與圖7 (a)至圖10 (a)所示的第一實施方式的半導(dǎo)體器件 的制造方法同樣，在硅襯底10上形成元件分離膜18、 N型阱22、 P型阱24、 柵電極32、側(cè)壁絕緣膜38、 40以及雜質(zhì)擴散區(qū)域34、 42等(圖15 (a))。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體 管形成區(qū)域露出的光致抗蝕劑膜54。
接著，將光致抗蝕劑膜54、柵電極32以及側(cè)壁絕緣膜38、 40作為掩 模，對硅襯底IO進行干式蝕刻，從而在雜質(zhì)擴散區(qū)域42內(nèi)的硅襯底10的 表面上形成深度為40nm左右的溝槽56 (圖15 (b))。
接著，例如通過灰化處理，去除光致抗蝕劑膜54。
接著，例如通過分子束外延法，在P型晶體管形成區(qū)域的溝槽56內(nèi)以 及N型晶體管形成區(qū)域的硅襯底10上，選擇性地使例如膜厚為40nm的P 形SiGe膜58生長(圖16 (a)。在SiGe膜58的生長中，例如使用SiH4、 GeH4、 H2、 HC1、 B2H6作為原料氣體，例如將生長溫度設(shè)為600°C。 SiGe 膜58的組成比是鍺濃度為15 25%左右，例如使用Sio.8oGeo.2o (含有20%左 右的鍺)。
此外，當(dāng)SiGe膜58的鍺濃度低于15。/。時，與硅的晶格常數(shù)差過小，所 以不能發(fā)揮應(yīng)力源的作用。另一方面，當(dāng)SiGe膜58的鍺濃度超過25n/。時， 與硅的晶格常數(shù)差過大，所以會發(fā)生分子重排。從該觀點出發(fā)，SiGe膜58 的鍺濃度優(yōu)選為15 25%，更優(yōu)選為15~18%。
接著，例如通過CVD法，在整個面上堆積例如膜厚為20nm的氮化硅膜。
接著，通過干式蝕刻法，對氮化硅膜進行回蝕，從而在形成有側(cè)壁絕緣 膜38、 40的柵電極32的側(cè)壁部分形成由氮化硅膜構(gòu)成的側(cè)壁絕緣膜50 (圖 16 (b))。
接著，例如通過CVD法，在整個面上形成例如膜厚為40nm的氧化硅 膜52。例如，將襯底溫度設(shè)為53(TC以下。接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體 管形成區(qū)域露出的光致抗蝕劑膜44。
接著，將光致抗蝕劑膜44作為掩模，對氧化硅膜52進行蝕刻，從而選 擇性地去除N型晶體管形成區(qū)域的氧化硅膜52 (圖17 (a))。
接著，將光致抗蝕劑膜44、柵電極32以及側(cè)壁絕緣膜38、 40、 50作 為掩模，對SiGe膜54以及硅襯底10進行干式蝕刻，從而在雜質(zhì)擴散區(qū)域 34內(nèi)的硅襯底10的表面上形成深度為20nm左右的溝槽46 (圖17 (b))。
接著，例如通過灰化處理，去除光致抗蝕劑膜44。
接著，例如通過分子束外延法，在N型晶體管形成區(qū)域的溝槽46內(nèi)， 選擇性地使例如膜厚為15nm的未摻雜的SiC膜48生長(圖18 (a))。在 SiC膜48的生長中，例如使用SiH3CH3、 SiH4、 H2、 HC1作為原料氣體，例 如將生長溫度設(shè)為60(TC。 SiC膜48的組成比是碳濃度為1 3%左右，例如 使用Si固Co.()2 (含有2%左右的碳)。
接著，例如通過干式蝕刻法，去除用于覆蓋P型晶體管形成區(qū)域的氧化 硅膜52。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體 管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極 32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向N型晶體管形成區(qū)域的SiC膜 48內(nèi)離子注入N形雜質(zhì)。離子注入條件是例如，離子種類為磷離子，加 速能量為5keV，注入量為5X 1015cm'2。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體 管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極 32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向P型晶體管形成區(qū)域的SiGe 膜58內(nèi)離子注入P形雜質(zhì)。離子注入條件是例如，離子種類為硼離子， 加速能量為3keV，注入量為6X 1015cm—2。
接著，例如與圖13 (b)所示的第一實施方式的半導(dǎo)體器件的制造方法 同樣，在柵電極32上、SiC膜48上以及SiGe膜58上形成鎳硅化物膜60 (圖18 (b))。
這樣，形成圖14所示的本實施方式的半導(dǎo)體器件。
其后，與通常的半導(dǎo)體器件的制造工藝同樣，反復(fù)形成層間絕緣膜以及配線層，從而完成半導(dǎo)體器件。
這樣，根據(jù)本實施方式，則在N型MIS晶體管的源極/漏極區(qū)域內(nèi)埋入
有SiC膜，并且在該SiC膜和溝道區(qū)域之間的硅襯底上形成有SiGe膜，因 此能夠有效地對溝道區(qū)域端部施加拉伸應(yīng)力。由此，能夠提高從溝道區(qū)域端 部注入的載流子的注入速度，而且能夠提高N型MIS晶體管的工作速度。
利用圖19以及圖20，對本發(fā)明的第三實施方式的半導(dǎo)體器件及其制造 方法進行說明。此外，對于與圖1至17所示的第一以及第二實施方式的半 導(dǎo)體器件及其制造方法相同的構(gòu)成要素，標(biāo)注相同的附圖標(biāo)記，并省略其說 明或進行簡潔的說明。
圖19是表示本實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖，圖20是表 示本實施方式的半導(dǎo)體器件的制造方法的工序剖面圖。
首先，利用圖19對本實施方式的半導(dǎo)體器件的結(jié)構(gòu)進行說明。
本實施方式的半導(dǎo)體器件，除了 P型晶體管的結(jié)構(gòu)與圖1所示的第一實 施方式的半導(dǎo)體器件不同以外，其他與圖1所示的第一實施方式的半導(dǎo)體器 件相同。
在P型晶體管形成區(qū)域的硅襯底10上，隔著柵極絕緣膜26形成有柵電 極32。柵電極32的正下方的硅襯底10的表面部成為P型晶體管的溝道區(qū) 域。在柵電極26兩側(cè)的硅襯底10內(nèi)形成有雜質(zhì)擴散區(qū)域42。在柵電極26 的側(cè)壁部分形成有側(cè)壁絕緣膜38、 40、 50。在未被側(cè)壁絕緣膜38、 40、 50 覆蓋的區(qū)域的硅襯底10的表面?zhèn)嚷袢胗蠸iGe膜58。在柵電極26上以及SiGe 膜58上，形成有鎳硅化物膜60。形成在SiGe膜58上的鎳硅化物膜60延 伸形成在側(cè)壁絕緣膜50的下方的硅襯底10上。這樣，在P型晶體管形成區(qū) 域形成有P型晶體管，在該P型晶體管的源極/漏極區(qū)域內(nèi)埋入有SiGe膜58, 并且該P型晶體管具有從SiGe膜58起延伸形成在溝道區(qū)域和SiGe膜58之 間的硅襯底10上的鎳硅化物膜60。
這樣，本實施方式的半導(dǎo)體器件的主要特征在于，形成在SiGe膜58上 的鎳硅化物膜60延伸形成在溝道區(qū)域和SiGe膜58之間的硅襯底10上。
由于鎳硅化物的熱膨脹系數(shù)比硅大，因此若以400 500。C左右的溫度形成鎳硅化物后降溫至室溫，則成為對硅施加壓縮應(yīng)力的應(yīng)力源。S卩，延伸形
成在硅襯底10與SiGe膜58之間的硅襯底10上的鎳硅化物膜60，發(fā)揮與 第一實施方式的半導(dǎo)體器件的P型晶體管中的SiC膜48同樣的效果，能夠 提高P型晶體管的載流子移動性。
接著，利用圖20對本實施方式的半導(dǎo)體器件的制造方法進行說明。
首先，例如與圖7 (a)至圖12 (a)所示的第一實施方式的半導(dǎo)體器件 的制造方法同樣，在硅襯底10上形成元件分離膜18、 N型阱22、 P型阱24、 柵電極32、側(cè)壁絕緣膜38、 40、 50、雜質(zhì)擴散區(qū)域34、 42、 SiC膜48、氧 化硅膜52以及溝槽56等(圖20 (a))。
接著，例如與圖12 (b)所示的第一實施方式的半導(dǎo)體器件的制造方法 同樣，在P型晶體管形成區(qū)域的溝槽56內(nèi)，選擇性地使例如膜厚為40nm 的P型的SiGe膜58生長。此時，適當(dāng)?shù)卦O(shè)定SiGe膜58的生長膜厚，使得 SiC膜48的溝槽56側(cè)的側(cè)面部不被完全覆蓋(圖20 (b))。
接著，通過光刻法，形成用于覆蓋P型晶體管形成區(qū)域且使N型晶體 管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極 32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向N型晶體管形成區(qū)域的SiC膜 48內(nèi)離子注入N形雜質(zhì)。離子注入條件是例如，離子種類為磷離子，加 速能量為5keV，注入量為5 X 1015cm—2。
接著，通過光刻法，形成用于覆蓋N型晶體管形成區(qū)域且使P型晶體 管形成區(qū)域露出的光致抗蝕劑膜(未圖示)，然后將光致抗蝕劑膜、柵電極 32以及側(cè)壁絕緣膜38、 40、 50作為掩模，向P型晶體管形成區(qū)域的SiGe 膜58內(nèi)離子注入P形雜質(zhì)。離子注入條件是例如，離子種類為硼離子， 加速能量為3keV，注入量為6X1015cm—2。
接著，例如進行IOO(TC左右的短時間的退火，對向SiC膜48以及SiGe 膜58導(dǎo)入的雜質(zhì)進行活化處理。
接著，例如通過干式蝕刻法，去除用于覆蓋N型晶體管形成區(qū)域的氧化 硅膜52以及用于覆蓋柵電極32的氮化硅膜30。
接著，例如與圖13 (b)所示的第一實施方式的半導(dǎo)體器件的制造方法 同樣，在柵電極32上、SiC膜48上以及SiGe膜58上形成鎳硅化物膜60。 此時，在P型晶體管形成區(qū)域，由于SiC膜48的溝槽56側(cè)的側(cè)面部被露出，
24因此不僅在SiGe膜58中發(fā)生硅化反應(yīng)，而且在SiC膜48中也發(fā)生硅化反 應(yīng)。其結(jié)果，側(cè)壁絕緣膜50下的SiC膜48被置換成鎳硅化物膜60，從而 能夠形成延伸在溝道區(qū)域和SiGe膜58之間的硅襯底10上的鎳硅化物膜60 (圖20 (c))。
這樣，形成圖19所示的本實施方式的半導(dǎo)體器件。
其后，與通常的半導(dǎo)體器件的制造工藝同樣，反復(fù)形成層間絕緣膜以及 配線層，從而完成半導(dǎo)體器件。
這樣，在P型MIS晶體管的源極/漏極區(qū)域內(nèi)埋入有SiGe膜，并且在該 SiGe膜和溝道區(qū)域之間的硅襯底上形成有用于對硅晶格產(chǎn)生壓縮應(yīng)力的金 屬硅化物膜，因此能夠有效地對溝道區(qū)域端部施加壓縮應(yīng)力。由此，能夠提 高從溝道區(qū)域端部注入的載流子的注入速度，而且能夠提高P型MIS晶體 管的工作速度。
利用圖21對本發(fā)明的第四實施方式的半導(dǎo)體器件及其制造方法進行說 明。此外，對于與圖1至19所示的第一至第三實施方式的半導(dǎo)體器件及其 制造方法相同的構(gòu)成要素，標(biāo)注相同的附圖標(biāo)記，并省略其說明或進行簡潔 的說明。
圖21是表示本實施方式的半導(dǎo)體器件的結(jié)構(gòu)的概略剖面圖。
如圖21所示，本實施方式的半導(dǎo)體器件，除了在柵電極32的側(cè)壁部分 未形成側(cè)壁絕緣膜38的這一點與圖14所示的第二實施方式的半導(dǎo)體器件不 同之外，其他與圖14所示的第二實施方式的半導(dǎo)體器件相同。
通過如此構(gòu)成半導(dǎo)體器件，使由氮化硅膜構(gòu)成的側(cè)壁絕緣膜40形成為 與溝道區(qū)域和SiGe膜58之間的硅襯底10的表面相接觸。
氮化硅膜根據(jù)其成膜條件，可以成為對硅施加壓縮應(yīng)力的應(yīng)力源，也可 以成為對硅施加拉伸應(yīng)力的應(yīng)力源。因此，將構(gòu)成側(cè)壁絕緣膜40的氮化硅 膜在使其成為對硅施加壓縮應(yīng)力的應(yīng)力源的條件下進行成膜，由此對側(cè)壁絕 緣膜40賦予與第一實施方式的半導(dǎo)體器件的P型晶體管中的SiC膜48同樣 的效果，從而能夠提高P型晶體管的載流子移動性。
本實施方式的半導(dǎo)體器件的制造方法，除了不形成側(cè)壁絕緣膜38的這一點與第二實施方式的半導(dǎo)體器件的制造方法不同之外，其他與第二實施方 式的半導(dǎo)體器件的制造方法相同。
成為對硅施加壓縮應(yīng)力的應(yīng)力源的氮化硅膜，能夠利用如下成膜條件來 形成例如通過等離子體CVD法，例如使用SiH4、 N2作為原料氣體，并將
RF功率設(shè)為300 400W，將真空度設(shè)為300Torr。
這樣，在P型MIS晶體管的源極/漏極區(qū)域內(nèi)埋入有SiGe膜，并且在該 SiGe膜和溝道區(qū)域之間的硅襯底上形成有用于對硅晶格產(chǎn)生壓縮應(yīng)力的氮 化硅膜，因此能夠有效地對溝道區(qū)域端部施加壓縮應(yīng)力。由此，能夠提高從 溝道區(qū)域端部注入的載流子的注入速度，而且能夠提高P型MIS晶體管的 工作速度。
本發(fā)明不限定于上述實施方式，而可以進行各種變形。
例如，在上述實施方式中，在P型晶體管的源極/漏極區(qū)域內(nèi)埋入的半 導(dǎo)體材料為SiGe，但是也可以埋入SiGe以外的半導(dǎo)體材料。在P型晶體管 的源極/漏極區(qū)域內(nèi)埋入的半導(dǎo)體材料是晶格常數(shù)比作為襯底的構(gòu)成材料的 硅更大且在襯底上能夠外延生長的材料，所以除了 SiGe以外，還能夠采用 SiSn等。該半導(dǎo)體材料的組成比能夠在如下范圍內(nèi)適當(dāng)?shù)剡x擇，該范圍是指， 能夠?qū)σr底施加為實現(xiàn)所希望的移動性所需的應(yīng)力，而且在生長過程中不發(fā) 生分子重排的范圍。
另外，在上述第一以及第二實施方式中，考慮制造工序的合理化，示出 了將在P型晶體管的溝道區(qū)域和SiGe膜之間的硅襯底上所形成的SiC膜和 在N型晶體管的源極/漏極區(qū)域內(nèi)所埋入的SiC膜同時形成的例子(第一實 施方式)，以及將在N型晶體管的溝道區(qū)域和SiC膜之間的硅襯底上所形 成的SiGe膜和在P型晶體管的源極/漏極區(qū)域內(nèi)所埋入的SiGe膜同時形成 的例子(第二實施方式)，但是也可以分別制造N型晶體管和P型晶體管。
例如，也可以通過第一實施方式的半導(dǎo)體器件的制造方法來制造P型晶 體管，通過第二實施方式的半導(dǎo)體器件的制造方法來制造N型晶體管。另 外，也可以通過第二實施方式的半導(dǎo)體器件的制造方法來制造N型晶體管， 通過第三或第四實施方式的半導(dǎo)體器件的制造方法來制造P型晶體管?？梢匀我獾亟M合N型晶體管的結(jié)構(gòu)和P型晶體管的結(jié)構(gòu)。
另外，在上述第一實施方式的半導(dǎo)體器件中，也可以由成為對硅施加拉 伸應(yīng)力的應(yīng)力源的氮化硅膜來構(gòu)成側(cè)壁絕緣膜50。由此，與第四實施方式
的P型晶體管同樣，針對第一實施方式的N型晶體管，也能夠在SiC膜48 和溝道區(qū)域之間的硅襯底10上形成用于對硅晶格產(chǎn)生應(yīng)力的側(cè)壁絕緣膜 50，從而能夠提高N型MIS晶體管的工作速度。
可以將成為對硅施加拉伸應(yīng)力的應(yīng)力源的氮化硅膜在如下條件下成膜 形成例如通過等離子體CVD法，例如使用SiH4、 NH4、 N2作為原料氣體， 并將RF功率設(shè)為300 400W,將真空度設(shè)為300Torr。
另外，在上述第一至第四實施方式中，在柵電極以及源極/漏極區(qū)域的 兩者上形成了鎳硅化物膜，但是并不一定要形成柵電極上的鎳硅化物膜。另 外，針對上述第一、第二、第四實施方式，也并不一定要形成源極/漏極區(qū) 域上的鎳硅化物膜。
另外，在上述實施方式中，在柵電極32上以及源極/漏極區(qū)域上形成的 硅化物膜為鎳硅化物膜60，但是只要是熱膨脹系數(shù)比硅大的金屬硅化物材 料，則可以采用鎳硅化物以外的其他金屬硅化物材料。作為鎳硅化物以外的 金屬硅化物材料，例如可以采用鈷硅化物、鈦硅化物、鎢硅化物等。
另外，在上述實施方式中，舉例說明了使用硅襯底作為襯底的情況，但 是也可以將本發(fā)明適用于使用其他半導(dǎo)體襯底的情況下。此時，根據(jù)與在上 述實施方式中記載的襯底材料的晶格常數(shù)的關(guān)系等，可以適當(dāng)?shù)剡x擇在源極 /漏極區(qū)域內(nèi)埋入的半導(dǎo)體區(qū)域的構(gòu)成材料、在溝道區(qū)域和埋入半導(dǎo)體區(qū)域 之間的半導(dǎo)體襯底上所形成的應(yīng)力源膜。
產(chǎn)業(yè)上的可利用性
本發(fā)明的半導(dǎo)體器件及其制造方法能夠有效地提高MIS晶體管的溝道 區(qū)域端部處的載流子的注入速度，非常有助于提高要求進一步的高速化的半 導(dǎo)體器件的性能。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括硅襯底，其具有溝道區(qū)域；柵電極，其隔著柵極絕緣膜而形成在所述硅襯底的所述溝道區(qū)域上；一對埋入半導(dǎo)體區(qū)域，這些埋入半導(dǎo)體區(qū)域分別埋入在所述柵電極兩側(cè)的所述硅襯底的表面?zhèn)?，并且這些埋入半導(dǎo)體區(qū)域?qū)λ龉枰r底施加與所述硅襯底的表面平行的第一方向的應(yīng)力；以及應(yīng)力源膜，分別形成在所述溝道區(qū)域和所述一對埋入半導(dǎo)體區(qū)域之間的所述硅襯底上，與所述硅襯底相接觸，并且對所述硅襯底施加與所述第一方向相反的第二方向的應(yīng)力。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述埋入半導(dǎo)體 區(qū)域由晶格常數(shù)比硅大的第一半導(dǎo)體材料形成。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述第一半導(dǎo)體 材料是SiGe。
4. 根據(jù)權(quán)利要求2或3所述的半導(dǎo)體器件，其特征在于，所述應(yīng)力源 膜由晶格常數(shù)比硅小的第二半導(dǎo)體材料形成。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述第二半導(dǎo)體 材料是SiC。
6. 根據(jù)權(quán)利要求2或3所述的半導(dǎo)體器件，其特征在于，所述應(yīng)力源 膜由熱膨脹系數(shù)比硅大的金屬硅化物材料形成。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，所述應(yīng)力源膜延 伸形成在所述埋入半導(dǎo)體區(qū)域上。
8. 根據(jù)權(quán)利要求2或3所述的半導(dǎo)體器件，其特征在于，所述應(yīng)力源 膜是氮化硅膜。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，所述氮化硅膜是 形成在所述柵電極的側(cè)壁部分的側(cè)壁絕緣膜。
10. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述埋入半導(dǎo)體 區(qū)域由晶格常數(shù)比硅小的第一半導(dǎo)體材料形成。
11. 根據(jù)權(quán)利要求IO所述的半導(dǎo)體器件，其特征在于，所述第一半導(dǎo) 體材料是SiC。
12. 根據(jù)權(quán)利要求10或11所述的半導(dǎo)體器件，其特征在于，所述應(yīng)力 源膜由晶格常數(shù)比硅大的第二半導(dǎo)體材料形成。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其特征在于，所述第二半導(dǎo) 體材料是SiGe。
14. 根據(jù)權(quán)利要求3或13所述的半導(dǎo)體器件，其特征在于，所述SiGe 中的鍺的組成比是15~25%。
15. 根據(jù)權(quán)利要求5或11所述的半導(dǎo)體器件，其特征在于，所述SiC 中的碳的組成比是1~3%。
16. —種半導(dǎo)體器件的制造方法，其特征在于，包括 在硅襯底上，隔著柵極絕緣膜而形成柵電極的工序； 在所述柵電極的一對側(cè)壁部分形成第一側(cè)壁絕緣膜的工序； 在所述柵電極以及未被所述第一側(cè)壁絕緣膜覆蓋的區(qū)域的所述硅襯底上，形成第一半導(dǎo)體層的工序，其中，所述第一半導(dǎo)體層對所述硅襯底施加 與所述硅襯底的表面平行的第一方向的應(yīng)力；在形成有所述第一側(cè)壁絕緣膜的所述柵電極的一對側(cè)壁部分形成第二 側(cè)壁絕緣膜的工序；將所述柵電極、所述第一側(cè)壁絕緣膜以及所述第二側(cè)壁絕緣膜作為掩 模，對所述第一半導(dǎo)體層以及所述硅襯底進行蝕刻，去除未被所述第二側(cè)壁 絕緣膜覆蓋的區(qū)域的所述第一半導(dǎo)體層，并在所述硅襯底上形成溝槽的工 序；以及在所述溝槽內(nèi)埋入第二半導(dǎo)體層的工序，其中，所述第二半導(dǎo)體層對所 述硅襯底施加與所述第一方向相反的第二方向的應(yīng)力。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件的制造方法，其特征在于，在 埋入所述第二半導(dǎo)體層的工序之后還包括如下工序在所述第二半導(dǎo)體層上 形成金屬硅化物膜，并將所述第二側(cè)壁絕緣膜下的所述第一半導(dǎo)體層置換成 所述金屬硅化物膜。
18. —種半導(dǎo)體器件的制造方法，其特征在于，包括 在硅襯底上，隔著柵極絕緣膜而形成柵電極的工序； 在所述柵電極的一對側(cè)壁部分形成由氮化硅膜構(gòu)成的側(cè)壁絕緣膜的工序，其中，所述側(cè)壁絕緣膜對所述硅襯底施加與所述硅襯底的表面平行的第一方向的應(yīng)力；將所述柵電極以及所述側(cè)壁絕緣膜作為掩模，對所述硅襯底進行蝕刻， 在未被所述柵電極以及所述側(cè)壁絕緣膜覆蓋的區(qū)域的所述硅襯底上形成溝 槽的工序；以及在所述溝槽內(nèi)埋入半導(dǎo)體層的工序，其中，所述半導(dǎo)體層對所述硅襯底 施加與所述第一方向相反的第二方向的應(yīng)力。
全文摘要
包括硅襯底(10)，其具有溝道區(qū)域；柵電極(32)，其隔著柵極絕緣膜(26)形成在硅襯底(10)的溝道區(qū)域上；一對埋入半導(dǎo)體區(qū)域(58)，這些埋入半導(dǎo)體區(qū)域分別埋入在柵電極(32)兩側(cè)的硅襯底(10)的表面?zhèn)?，并且一對埋入半?dǎo)體區(qū)域?qū)枰r底(10)施加與硅襯底(10)的表面平行的第一方向的應(yīng)力；以及應(yīng)力源膜(48)，其與硅襯底(10)相接觸地分別形成在溝道區(qū)域和一對埋入半導(dǎo)體區(qū)域(58)之間的硅襯底(10)上，并且應(yīng)力源膜對硅襯底(10)施加與第一方向相反的第二方向的應(yīng)力。由此能夠大幅提高對MIS晶體管的工作速度產(chǎn)生較大影響的溝道區(qū)域端部處的載流子的注入速度，從而能夠提高MIS晶體管的工作速度。
文檔編號H01L29/78GK101641792SQ20078005108
公開日2010年2月3日 申請日期2007年2月22日 優(yōu)先權(quán)日2007年2月22日
發(fā)明者田村直義 申請人:富士通微電子株式會社