專利名稱：用高密度等離子氧化層作為多晶硅層間絕緣層的分隔柵的構(gòu)成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及半導(dǎo)體功率器件。更具體地，本發(fā)明涉及用高密度等離
子(HDP)淀積氧化層作為多晶硅層間氧化層提供分隔溝道柵的經(jīng)改進(jìn)的新 穎制造工藝和器件結(jié)構(gòu)。
背景技術(shù)：
通過應(yīng)用例如屏蔽柵溝道(SGT)結(jié)構(gòu)的分隔溝道柵減小DMOS器件 中的柵漏電容Cgd的常規(guī)技術(shù)仍面臨技術(shù)上的限制和困難。具體地，溝道 DMOS器件的結(jié)構(gòu)中有溝道柵，其中柵漏之間的大電容(Cgd)限制了器件 的開關(guān)速度。該電容主要來自溝道柵底部與漏之間的電場耦合。為了減小該 柵漏電容，通過溝道柵底部的底部屏蔽電極將溝道柵與漏屏蔽而引進(jìn)了一種 經(jīng)改進(jìn)的分隔溝道柵結(jié)構(gòu)，例如屏蔽柵溝道(Shielded Gate Trench (SGT)) 結(jié)構(gòu)，用以將溝道柵與漏屏蔽。SGT結(jié)構(gòu)的設(shè)計(jì)原理是將溝道的底屏蔽電極 連接到源，使溝道柵與位于襯底底部的漏屏蔽，如圖1所示。將柵漏電容減 小到初始電容Cgd的大約一半可以通過實(shí)施溝道柵底部的屏蔽電極而實(shí)現(xiàn)。 通過SGT結(jié)構(gòu)實(shí)施的DMOS器件的開關(guān)速度和開關(guān)效率因此得到極大改進(jìn)。 連接到源電位時(shí)的底屏蔽電極提供比底屏蔽節(jié)段留在浮動電位的結(jié)構(gòu)更好的 效果。柵漏電容Cgd的減小通過實(shí)施底部多晶硅屏蔽結(jié)構(gòu)而實(shí)現(xiàn)。與溝道底 部擊穿的問題被消除， 因?yàn)榈撞垦趸販系纻?cè)壁具有比層?xùn)叛趸蟮暮穸取?基本的效果是這樣的優(yōu)點(diǎn)，即對于特定的外延厚度，這樣的SGT結(jié)構(gòu)能夠傳 遞更高得多的漏源擊穿電壓(BVdss)。 一旦BVdss不再是設(shè)計(jì)思想中的限制 因素，設(shè)計(jì)者就有提高摻雜水平或減小外延層厚度，或者設(shè)計(jì)出可以同時(shí)達(dá) 到以上兩個(gè)目的器件的靈活性，以改進(jìn)器件的全面性能。
但是，如圖1所示，在制造工藝中，實(shí)行第一柵氧化的濕法刻蝕的步驟 經(jīng)常造成柵氧化薄弱的問題。氧化刻蝕經(jīng)常延伸到已經(jīng)首先淀積到溝道底部 的第一多晶硅的頂表面底下，因此造成過刻蝕窩的形成。具體地，陡峭而薄
的多晶硅層間氧化造成源和柵之間由于下述問題引起的早期擊穿，1)凹坑導(dǎo)
致造成早期擊穿區(qū)域中的電場集中；和2)凹坑增加了柵漏覆蓋，因此而牽 累對Cgd的改進(jìn)。這樣的技術(shù)困難在應(yīng)用常規(guī)工藝時(shí)成為一個(gè)問題。當(dāng)應(yīng)用 常規(guī)制造工藝時(shí)，濕法刻蝕工藝被用于去除第一多晶硅反刻蝕期間損壞的側(cè) 壁氧化。各向同性的濕法刻蝕工藝不可避免地刻蝕掉多晶硅頂表面下的側(cè)壁 氧化的少許一部分，造成側(cè)壁上的刻蝕窩。所生長的熱氧化與形成上溝道側(cè) 壁柵氧化和多晶硅層間柵氧化的下層共形，所述兩個(gè)柵氧化之后是第二多晶 硅淀積。該技術(shù)問題和性能限制經(jīng)常在元件密度由于在半導(dǎo)體襯底上形成溝 道功率器件時(shí)的溝道開口尺寸收縮而增加時(shí)甚至變得更嚴(yán)重。
因此，在功率半導(dǎo)體器件的設(shè)計(jì)和制造技術(shù)中仍需要在形成功率器件中 提供新制造方法和器件結(jié)構(gòu)，使上述討論的問題和限制能得到解決。
發(fā)明內(nèi)容
因此本發(fā)明的目的是提供一種通過分隔溝道柵實(shí)施的新穎的經(jīng)改進(jìn)的 半導(dǎo)體功率器件，其中多晶硅層間絕緣層應(yīng)用具有經(jīng)改進(jìn)的平面特性的HDP 淀積工藝以及其后的退火工藝形成，用以克服上述討論的技術(shù)困難和限制。
具體地，本發(fā)明的目的是提供經(jīng)改進(jìn)的器件結(jié)構(gòu)和制造方法以減小柵漏 電容，同時(shí)通過在底部溝道多晶硅的頂部淀積HDP氧化絕緣層精確控制多晶 硅層間層的厚度，然后應(yīng)用受控刻蝕精確地刻蝕掉多晶硅層間絕緣的所要求 的層厚，使底部溝道多晶硅上方的深度能更好地受到控制。通過該獨(dú)立地精 細(xì)調(diào)整第二氧化之間的多晶硅層間氧化厚度的新結(jié)構(gòu)和方法，形成分隔溝道 柵時(shí)可以不犧牲柵氧化的完整性。
簡短地說，在優(yōu)選實(shí)施例中，本發(fā)明公開了一種溝道型金屬氧化物半導(dǎo) 體場效應(yīng)晶體管(MOSFET)元件。該溝道型MOSFET元件包括從半導(dǎo)體襯 底的頂表面開口的由設(shè)置在襯底底表面上的漏區(qū)域上方的體區(qū)域中被環(huán)繞的 源區(qū)域包圍的溝道柵。該溝道柵進(jìn)一步包括至少兩個(gè)互相絕緣的帶有被特殊 淀積以提供更好的平面特性的節(jié)段間絕緣層的具有可控節(jié)段間厚度的溝道填 充節(jié)段，由此溝道完整性得到改進(jìn)。在優(yōu)選實(shí)施例中，節(jié)段間絕緣是配備平 面特性的HDP淀積層，用以通過多晶硅層間層防止過刻蝕。
本發(fā)明進(jìn)一步公開了一種在半導(dǎo)體襯底上制造帶有由分離頂?shù)讝殴?jié)段
的多晶硅層間絕緣層分離的分隔柵的溝道型金屬氧化物半導(dǎo)體場效應(yīng)晶體管
(MOSFET)元件的方法。該方法進(jìn)一步包括在HDP氧化淀積工藝后應(yīng)用 RTP工藝以使HDP氧化層的刻蝕速率接近熱氧化的刻蝕速率的步驟。
通過下文結(jié)合各幅附圖對優(yōu)選實(shí)施例的詳盡敘述，本發(fā)明的上述和其他 目的和優(yōu)點(diǎn)無疑對于本技術(shù)領(lǐng)域的普通熟練人員是顯而易見的。
圖1是背景技術(shù)中通過由常規(guī)分隔溝道柵溝道結(jié)構(gòu)構(gòu)成的溝道柵實(shí)施的 常規(guī)溝道型MOSFET器件的剖面圖，圖中顯示不平整的經(jīng)刻蝕的多晶硅層間 層；
圖2是通過分隔溝道柵實(shí)施的溝道MOSFET器件的剖面圖，其中經(jīng)改 進(jìn)的多晶硅層間絕緣層提供本發(fā)明的經(jīng)改進(jìn)的平面性能和更厚的溝道底氧化 層；
圖3A到3L是用于敘述提供如圖2所示的溝道MOSFET器件的制造工 藝的一系列剖面圖。
具體實(shí)施例方式
參考圖2的本發(fā)明的溝道MOSFET器件100的剖面圖。溝道MOSFET 器件100被支撐在其上形成外延層110的襯底105上。溝道MOSFET器件 100包括頂溝道柵節(jié)段150下方在底部填充多晶硅的底柵節(jié)段130。填充多晶 硅的底柵節(jié)段130通過設(shè)置在頂?shù)坠?jié)段之間的絕緣多晶硅層間層140與頂柵 節(jié)段150屏蔽和絕緣。底溝道節(jié)段也通過包圍溝道柵的底表面的絕緣層120 與設(shè)置在下方的漏105絕緣。頂溝道柵節(jié)段150也在由覆蓋溝道壁的柵絕緣 層155包圍的溝道頂部填充多晶硅層。多晶硅層間絕緣層140通過HDP氧化 淀積形成。氧化層的HDP淀積提供適當(dāng)和充分的多晶硅層間絕緣層140的平 面頂表面。另外，多晶硅層間絕緣層140在從85(TC到115(TC的高溫下退火 幾分鐘到幾小時(shí)，接著是CMP和干法或濕法刻蝕以達(dá)到底多晶硅電極上方 所需要的厚度。具體地，由于多晶硅層間絕緣層140的凹坑產(chǎn)生的問題被消 除。所述凹坑即刻蝕窩158被填充HDP。所述刻蝕窩由各向同性濕法刻蝕工 藝在多晶硅絕緣層140的頂表面下由于側(cè)壁氧化在第一多晶硅反刻工藝期間
損壞的事實(shí)少許刻蝕掉側(cè)壁氧化的一部分而產(chǎn)生。 一旦刻蝕窩158被填充 HDP，早期擊穿和牽累Cgd的困難因此而迎刃而解。
摻以第二導(dǎo)電型例如P-型雜質(zhì)的體區(qū)域160在溝道柵150之間延伸。P-體區(qū)域160包圍摻以第一導(dǎo)電型例如N+雜質(zhì)的源區(qū)域170。源區(qū)域170形成 在包圍溝道柵150的外延層的頂表面附近。在半導(dǎo)體襯底的頂表面也是絕緣 層175，用于提供與源-體區(qū)域和柵的電接觸的觸點(diǎn)開口和金屬層180。為了 簡短的目的，這些特征沒有詳細(xì)顯示和討論，因?yàn)楸炯夹g(shù)領(lǐng)域的普通熟練人 員已經(jīng)熟知這些結(jié)構(gòu)。
參考說明如圖2所示的MOSFET器件的制造步驟的一系列側(cè)剖面圖3A 到3J。在圖3A中，硬氧化掩模208用于在覆蓋襯底205的外延層210上打 開多個(gè)溝道209。在圖3B中，硬掩模被去除，通過熱氧化工藝在溝道209 的側(cè)壁和底部生長氧化層212。氧化層212可以通過氧化淀積形成以改進(jìn)溝 道209底部的減薄狀態(tài)。為了進(jìn)一步增加底氧化的厚度，如圖3C所示，作 為可選處理步驟，生長熱氧化層以形成底氧化層，然后與高密度等離子(HDP) 氧化淀積結(jié)合。溝道側(cè)壁和硅襯底頂表面上的氧化層被去除以形成較厚的底 氧化層215，然后生長柵氧化層220。
在圖3D中，淀積非摻雜多晶硅225然后摻以POCL3，接著是注入磷或 硼離子。對可以是N-型或P-型摻雜的柵填充材料的多晶硅層進(jìn)行退火工藝。 或者，可以淀積原位摻雜的多晶硅以填充溝道。進(jìn)行多晶硅反刻蝕以從多晶 硅層255頂部將其去除，直至達(dá)到所需要的深度。在多晶硅反刻蝕處理期間 部分刻蝕掉頂硬掩模氧化層208。在圖3E中，進(jìn)行氧化刻蝕工藝以完全去除 多晶硅層225上的硬掩模氧化208和溝道側(cè)壁氧化層220，此舉造成由于如 在先有技術(shù)的工藝中發(fā)生的拐角過刻蝕形成的刻蝕凹坑258。在圖3F中，淀 積HDP氧化230以加襯于溝道側(cè)壁而形成溝道柵氧化和底多晶硅225的頂表 面，以便形成多晶硅層間氧化。在該工藝期間，HDP氧化淀積的性質(zhì)在底多 晶硅層225的頂表面上提供厚水平氧化層，基本填充到凹坑258中，此舉提 供基本平整的多晶硅層間氧化層又不牽累擊穿性能。同時(shí)，在多晶硅層225 上方的溝道側(cè)壁上將形成作為柵氧化的薄垂直HDP氧化?？梢詰?yīng)用RTP工 藝以加強(qiáng)HDP氧化，在繼續(xù)如下所述的圖3G-3L工藝之前改進(jìn)氧化層的質(zhì) 獲得更好的經(jīng)改進(jìn)的多晶硅層間氧化層的優(yōu)選實(shí)施例可以通過圖3D的 多晶硅層225的反刻蝕之后緊接的由圖3G和3H說明的工藝實(shí)現(xiàn)。如圖3G 所示，淀積HDP氧化230'以填充溝道，接著是在經(jīng)提高的溫度下的N2或進(jìn) 行濕法氧化的02/N2的氣氛環(huán)境下的致密過程。退火的條件受到控制，使退 火工藝后的HDP氧化230的刻蝕速率提高，基本上與熱氧化220的刻蝕速率 相同。在一個(gè)實(shí)施例中，通過HDP多晶硅層間氧化淀積之后緊接使用N2 1150°C 30秒RTP進(jìn)行退火以達(dá)到HDP氧化致密。這樣的RTP效應(yīng)顯示， 從13A/秒改變到11.5A/秒的濕法刻蝕速率提高了 10%。這樣的效果成為氧化 致密的指示。該致密工藝提高了下面的濕法刻蝕工藝的均勻度。在圖3H中， HDP氧化230'與熱氧化220 —起進(jìn)行干法反刻蝕以暴露頂表面上的氧化，接 著是干法或濕法刻蝕工藝以獲得多晶硅層間氧化層的所需要的厚度?；蛘撸?可以首先在HDP氧化層230的頂表面上進(jìn)行化學(xué)-機(jī)械平整(CMP)工藝以 提供平整的表面，然后進(jìn)行干法或濕法刻蝕獲得多晶硅層間氧化層的所需要 的厚度?？蛇x用的CMP工藝進(jìn)一步改進(jìn)HDP表面的表面特性。因此，所獲 得的獨(dú)特的多晶硅層間絕緣層的所需要的多晶硅層間層剖面由基本平整的表 面表征，因?yàn)镠DP氧化的刻蝕速率通過精確控制的RTP退火工藝已經(jīng)調(diào)整 到與熱氧化的刻蝕速率基本相等。
在圖3I中，首先生長柵氧化層235，接著是原位多晶硅淀積以用多晶硅 層240填充溝道。在圖3J中，從硅襯底頂表面反刻蝕多晶硅層240。在圖3K 中，進(jìn)行體注入，接著是體擴(kuò)散以形成體區(qū)域245。然后應(yīng)用源掩模(未顯 示)進(jìn)行源離子注入，接著是源擴(kuò)散以形成源區(qū)域250。在圖31和圖3J的工 藝處理期間在半導(dǎo)體襯底頂部保留或生長厚氧化層同時(shí)淀積和反刻蝕第二柵 多晶硅的情況下，第二柵多晶硅的頂表面可以在反刻蝕期間控制到正好在厚 氧化層下方但高于硅襯底頂表面的深度，導(dǎo)致如圖3L所示的器件，其中高 多晶硅柵即使源較淺也保證與源區(qū)域重疊。其余的工藝處理包括標(biāo)準(zhǔn)的工藝 步驟。這些工藝之后是頂表面上PSG或BPSG鈍化層的淀積。然后，通過高 溫流平整鈍化層后進(jìn)行觸點(diǎn)開口刻蝕以打開通過鈍化層的源觸點(diǎn)開口和柵觸 點(diǎn)開口 (未顯示)。然后，在頂表面上淀積觸點(diǎn)金屬層，接著是標(biāo)準(zhǔn)的刻蝕工 藝使觸點(diǎn)金屬層形成源區(qū)和柵區(qū)的圖形(未顯示)。為了清楚起見，這些標(biāo)準(zhǔn) 工藝沒有特別詳細(xì)敘述，因?yàn)楸炯夹g(shù)領(lǐng)域的普通熟練人員已經(jīng)熟知這些工藝。
因此，如上所述的MOSFET器件提供了多晶硅層間絕緣具有經(jīng)過大量 改進(jìn)及可控制的厚度和表面輪廓的器件結(jié)構(gòu)和配置。具體地，在底表面的第 一柵電極具有厚溝道底氧化。通過HDP氧化淀積形成的多晶硅層間絕緣具有 適當(dāng)和充分平整的頂表面。另外，多晶硅層間氧化層在從850'C到115(TC的 高溫下退火幾分鐘到幾小時(shí)，接著是CPM和干法或濕法刻蝕以達(dá)到底多晶 硅電極上方所需要的厚度。溝道柵的質(zhì)量和性能因?yàn)槎嗑Ч鑼娱g氧化層的經(jīng) 過良好控制和改進(jìn)的平面特性而得到顯著改進(jìn)。因此，經(jīng)過良好控制的多晶 硅層間層的均勻性和厚度改進(jìn)了源和柵之間的控制電容和擊穿性能。這樣的 工藝窗口控制是確定應(yīng)用用于器件性能改進(jìn)的屏蔽柵結(jié)構(gòu)的該新技術(shù)成功的 關(guān)鍵參數(shù)之一。
根據(jù)上文的敘述，本發(fā)明進(jìn)一步公開了一種通過在半導(dǎo)體襯底上打開溝 道制造溝道半導(dǎo)體功率器件的方法。該方法進(jìn)一步包括向溝道填充溝道填充 材料，接著是從溝道頂部進(jìn)行去除直至達(dá)到所需要深度的反刻蝕工藝的步驟。 該方法進(jìn)一步包括淀積高密度等離子(HDP)氧化層，接著是在經(jīng)提高的溫 度下的退火致密工藝以將HDP氧化層的刻蝕速率提高到與熱氧化的刻蝕速
率基本相同的步驟。退火致密工藝的步驟進(jìn)一步包括在N2或進(jìn)行濕法氧化的
02/N2的氣氛環(huán)境下進(jìn)行退火致密處理的步驟。在示例性的實(shí)施例中，退火 致密工藝的步驟進(jìn)一步包括精確控制的RTP退火工藝，由此HDP氧化層具 有與熱氧化層基本相同的刻蝕速率。在示例性的實(shí)施例中，所述方法進(jìn)一步 包括干法反刻蝕HDP氧化層以暴露HDP氧化層，接著是干法或濕法刻蝕以 獲得所需要的HDP氧化層厚度的步驟。在示例性的實(shí)施例中，所述方法進(jìn)一 步包括在HDP氧化層上應(yīng)用化學(xué)-機(jī)械平整(CMP)工藝的步驟。在示例性 的實(shí)施例中，向溝道填充溝道填充材料的步驟進(jìn)一步包括向溝道填充非摻雜 多晶硅然后向該多晶硅摻雜POCL3，接著是注入磷或硼離子的步驟。在示例 性的實(shí)施例中，從溝道頂部去除溝道填充材料的反刻蝕步驟進(jìn)一步沿溝道側(cè) 壁在溝道填充材料底部的頂部附近形成過刻蝕窩。以及，淀積高密度等離子 (HDP )氧化層的步驟進(jìn)一步包括填充過刻蝕窩以改進(jìn)半導(dǎo)體功率器件的器 件強(qiáng)度的步驟。在示例性的實(shí)施例中，該方法進(jìn)一步包括填充節(jié)段間絕緣層 頂部的溝道以形成構(gòu)成半導(dǎo)體器件的分隔柵的至少兩個(gè)互相絕緣的溝道填充 節(jié)段的步驟。在示例性的實(shí)施例中，該方法進(jìn)一步包括用于制造作為溝道型
金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)器件的半導(dǎo)體功率器件的向包 圍分隔柵的源區(qū)域進(jìn)行注入和向包圍源區(qū)域的體區(qū)域進(jìn)行摻雜的步驟。
本發(fā)明進(jìn)一步公開了制造帶有分隔柵并填充在半導(dǎo)體襯底上開口的溝 道的溝道型半導(dǎo)體功率器件的方法，其中分隔柵由分離頂?shù)讝殴?jié)段的多晶硅 層間絕緣層分離。該方法進(jìn)一步包括在HDP氧化淀積工藝后通過應(yīng)用RTP 工藝形成多晶硅層間層的步驟，以使HDP氧化層的刻蝕速率接近熱氧化的刻 蝕速率。
雖然對本發(fā)明通過當(dāng)前的優(yōu)選實(shí)施例進(jìn)行了敘述，但應(yīng)該理解，上文的 公開內(nèi)容不應(yīng)被認(rèn)為是對本發(fā)明的限制。通過上文的公開內(nèi)容，各種替代和 修改對于本技術(shù)領(lǐng)域的熟練人員是顯而易見的。因此，附后的權(quán)利要求被認(rèn) 為涵蓋了落入本發(fā)明的真實(shí)精神和范圍內(nèi)的所有替代和修改。
權(quán)利要求
1.一種溝道型半導(dǎo)體功率器件，其特征在于，該半導(dǎo)體功率器件包括由被包圍在設(shè)置在襯底底表面上的漏區(qū)域上方的體區(qū)域中的源區(qū)域包圍的溝道柵，其中所述溝道柵進(jìn)一步包括至少兩個(gè)互相絕緣的溝道填充節(jié)段，節(jié)段間絕緣層填充沿包圍所述底溝道填充節(jié)段的所述溝道柵的側(cè)壁的過刻蝕窩，因此防止頂溝道填充節(jié)段延伸到所述過刻蝕窩中。
2. 如權(quán)利要求1所述的溝道型半導(dǎo)體功率器件，其特征在于，該溝道型半導(dǎo)體功率器件進(jìn)一步包括所述節(jié)段間絕緣層基本上比設(shè)置在包圍頂溝道填充節(jié)段的溝道側(cè)壁 上的柵絕緣層厚。
3. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，該溝道型半導(dǎo)體功率器件進(jìn)一步包括所述節(jié)段間絕緣層和所述柵絕緣層進(jìn)一步包括連續(xù)的高密度等離子HDP淀積層。
4. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，該溝道型半 導(dǎo)體功率器件進(jìn)一步包括所述節(jié)段間絕緣層進(jìn)一步包括刻蝕速率基本等于熱氧化的刻蝕速率的HDP淀積層。
5. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，該溝道型半導(dǎo)體功率器件進(jìn)一步包括所述節(jié)段間絕緣層是通過基本上在800攝氏度以上的溫度下的退火 操作進(jìn)行處理的HDP淀積層。
6. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，該溝道型半導(dǎo)體功率器件進(jìn)一步包括所述節(jié)段間絕緣層是通過退火操作接著是化學(xué)-機(jī)械平整以及刻蝕工藝以提供其平整表面的處理的HDP淀積層。
7. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述 溝道填充節(jié)段進(jìn)一步包括多晶硅節(jié)段。
8. 如權(quán)利要求7所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述頂溝道填充節(jié)段進(jìn)一步包括頂表面高于所述源區(qū)域的頂表面的 多晶硅節(jié)段。
9. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述溝道柵進(jìn)一步包括設(shè)置在所述溝道的側(cè)壁和底表面上的作為所 述溝道填充節(jié)段的絕緣墊整層的絕緣層。
10. 如權(quán)利要求2所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述溝道柵進(jìn)一步包括設(shè)置在所述溝道的側(cè)壁和底表面上的作為所 述溝道填充節(jié)段的絕緣墊整層的絕緣層，其中設(shè)置在所述溝道的底表面 上的所述絕緣層基本上比設(shè)置在所述溝道的所述側(cè)壁上的所述絕緣層 厚。
11. 如權(quán)利要求l所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述節(jié)段間絕緣層下方的所述溝道填充節(jié)段構(gòu)成電連接到所述 MOSFET器件的所述源區(qū)域的電極。
12. 如權(quán)利要求1所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述溝道型半導(dǎo)體功率器件構(gòu)成N-溝道金屬氧化物半導(dǎo)體場效應(yīng) 晶體管MOSFET器件。
13. 如權(quán)利要求1所述的溝道型半導(dǎo)體功率器件，其特征在于，其中所述溝道型半導(dǎo)體功率器件構(gòu)成P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶 體管MOSFET器件。
14. 一種制造溝道型半導(dǎo)體功率器件的方法，其特征在于，該方法包括在半 導(dǎo)體襯底上打開溝道的步驟，所述方法進(jìn)一步包括用溝道填充材料填充所述溝道，接著是從所述溝道的頂部進(jìn)行去除直至達(dá)到所需要的深度的反刻蝕工藝；和淀積高密度等離子HDP氧化層，接著是在經(jīng)提高的溫度下的退火致 密工藝，用于將所述HDP氧化層的刻蝕速率提高到基本與熱氧化的刻蝕 速率相同。
15. 如權(quán)利要求14所述的方法，其特征在于，其中所述退火致密工藝的步驟進(jìn)一步包括在N2或進(jìn)行濕法氧化的02/N2 的氣氛環(huán)境下進(jìn)行所述退火致密過程的步驟。
16. 如權(quán)利要求14所述的方法，其特征在于，其中所述退火致密工藝的步驟進(jìn)一步包括在進(jìn)行RTP工藝的N2或02/N2 的氣氛環(huán)境和850攝氏度以上的溫度下進(jìn)行大約30秒所述退火致密過程 的步驟。
17. 如權(quán)利要求14所述的方法，其特征在于，其中所述退火致密工藝的步驟進(jìn)一步包括精確控制的RTP退火工藝，由 此所述HDP氧化層具有與熱氧化基本相同的刻蝕速率。
18. 如權(quán)利要求14所述的方法，其特征在于，該方法進(jìn)一步包括干法反刻蝕所述HDP氧化層以暴露所述HDP氧化層，接著是干法 或濕法刻蝕以獲得所需要的HDP氧化層厚度。
19. 如權(quán)利要求17所述的方法，其特征在于，該方法進(jìn)一步包括在所述HDP氧化層上應(yīng)用化學(xué)-機(jī)械平整CMP工藝。
20. 如權(quán)利要求14所述的方法，其特征在于，其中所述向所述溝道填充溝道填充材料的步驟進(jìn)一步包括向所述溝道填 充非摻雜多晶硅，然后向所述多晶硅摻以P0CL3，接著是注入磷或硼離 子的步驟。
21. 如權(quán)利要求14所述的方法，其特征在于，其中所述從所述溝道頂部去除所述溝道填充材料的反刻蝕步驟進(jìn)一步沿 所述溝道的側(cè)壁在所述溝道填充材料底部的頂部附近形成過刻蝕窩；以 及所述淀積高密度等離子HDP氧化層的步驟進(jìn)一步包括填充所述過 刻蝕窩以改進(jìn)所述半導(dǎo)體功率器件的器件強(qiáng)度的步驟。
22. 如權(quán)利要求14所述的方法，其特征在于，該方法進(jìn)一步包括填充所述節(jié)段間絕緣層的頂部上的所述溝道以形成構(gòu)成所述半導(dǎo)體 器件的分隔柵的至少兩個(gè)互相絕緣的溝道填充節(jié)段。
23. 如權(quán)利要求22所述的方法，其特征在于，該方法進(jìn)一步包括用于制造作為溝道型金屬氧化物半導(dǎo)體場效應(yīng)晶體管MOSFET器 件的所述半導(dǎo)體功率器件的向包圍所述分隔柵的源區(qū)域進(jìn)行注入和向包 圍所述源區(qū)域的體區(qū)域進(jìn)行摻雜。
24. 如權(quán)利要求14所述的方法，其特征在于，該方法進(jìn)一步包括沿所述溝道的底部和側(cè)壁生長熱氧化層；在所述熱氧化層上淀積 HDP氧化層；沿溝道側(cè)壁去除氧化層；沿所述溝道側(cè)壁再生長熱氧化層， 由此沿所述溝道側(cè)壁的所述熱氧化層比所述溝道底部的所述HDP氧化層薄。
25. —種制造帶有分隔柵并填充在半導(dǎo)體襯底上開口的溝道的溝道型半導(dǎo)體 功率器件的方法，其特征在于，其中分隔柵由分離頂?shù)讝殴?jié)段的多晶硅 層間絕緣層分離，該方法進(jìn)一步包括在HDP氧化淀積工藝后通過應(yīng)用RTP工藝形成所述多晶硅層間層， 以使HDP氧化層的刻蝕速率接近熱氧化的刻蝕速率。
全文摘要
本發(fā)明公開一種制造帶有分隔柵并填充在半導(dǎo)體襯底上開口的溝道的溝道型半導(dǎo)體功率器件的方法，其中分隔柵由頂?shù)讝殴?jié)段之間設(shè)置的多晶硅層間絕緣層分離。該方法進(jìn)一步包括在HDP氧化淀積工藝后通過應(yīng)用RTP工藝形成多晶硅層間層以使HDP氧化層的刻蝕速率接近熱氧化的刻蝕速率的步驟。
文檔編號H01L29/78GK101207154SQ20071030224
公開日2008年6月25日 申請日期2007年12月20日 優(yōu)先權(quán)日2006年12月22日
發(fā)明者虹 常, 弗蘭茨娃·赫爾伯特, 戴嵩山, 樓穎穎, 潘夢瑜, 宇 王, 胡永中 申請人:萬國半導(dǎo)體股份有限公司