專利名稱：半導體元件的制造方法
技術領域：
本發(fā)明涉及一種半導體元件的制造方法，更特別地，涉及一種能夠增進 膜層均勻度的半導體元件的制造方法。
背景技術：
隨著半導體工藝技術的快速發(fā)展，為了增進元件的速度與效能，整個電 路元件的尺寸必須不斷縮小，并持續(xù)不斷地提升元件的集成度。在要求元件 集成度愈來愈高的情況下，對于晶片表面高低起伏程度的要求也愈益升高。 因此，在晶片的制造過程中，如何維持良好的表面平坦性是一個重要的課題。
化學機械研磨法(chemical mechanical polishing, CMP )能夠提供良好的 全面性表面均勻化，已經成為深次微米工藝中，不可或缺的平坦化技術。然 而，為了因應各種不同的元件設計，在基底上各區(qū)域的隔離結構的密度會有 所差別。以存儲器元件為例，存儲單元區(qū)的隔離結構的密度，往往會大于周 邊電路區(qū)的隔離結構的密度。如此，在進行化學機械研磨時，容易造成局部 研磨壓力發(fā)生差異。
舉例來說，將化學機械研磨工藝應用在存儲器的浮置柵極制造上，如圖 1A至圖1C所示，其為已知的浮置柵極的制造流程剖面示意圖。請參照圖 IA,提供基底100，基底100具有存儲單元區(qū)102以及周邊電路區(qū)104。然 后，于基底100上依序形成掩模層106與圖案化光致抗蝕劑層(未繪示)。 接著，以圖案化光致抗蝕劑層為掩模，移除暴露出的掩模層106與部分基底 100,而形成多個溝渠110。之后，移除圖案化光致抗蝕劑層。接下來，于溝 渠110中填入絕緣材料，以于存儲單元區(qū)102形成淺溝渠隔離結構108a，并 同時于周邊電路區(qū)104形成淺溝渠隔離結構108b。其中，存儲單元區(qū)102 的淺溝渠隔離結構108a分布較密集，而周邊電路區(qū)104的淺溝渠隔離結構 108b分布一交稀疏。
請參照圖1B，移除掩模層106。接著，于基底IOO上形成一層共形的多 晶硅層112，其是用來作為浮置柵極結構。多晶硅層112覆蓋住基底IOO與
4淺溝渠隔離結構108a、 108b。
請參照圖1C,以淺溝渠隔離結構108a與108b作為研磨終止層，進行 化學機械研磨工藝，以將多晶硅層112平坦化。由于周邊電路區(qū)104的密度 較小，亦即相鄰的淺溝渠隔離結構108b之間的間距較大，因此在進行化學 機械研磨時，容易在周邊電路區(qū)104發(fā)生過度研磨的情形，而導致位于周邊 電路區(qū)104的多晶硅層112產生凹陷120，也就是所謂的盤凹(dishing)現(xiàn) 象。如此一來，平坦化后的多晶硅層112在存儲單元區(qū)102以及周邊電路區(qū) 104的厚度不均，會造成晶片表面薄膜均勻度不一的情形。
進一步而言，如圖1C所示的多晶硅層112均勻度不佳，容易對后續(xù)所 進行的光刻工藝或蝕刻工藝造成不利影響。而且，在后續(xù)的工藝中，亦容易 因為高低起伏的輪廓造成形成在周邊電路區(qū)104上的元件的電性表現(xiàn)不穩(wěn) 定，而影響工藝的可靠度。

發(fā)明內容
有鑒于此，本發(fā)明提供一種半導體元件的制造方法，有助于改善晶片表 而膜層的均勻度，并可使工藝獲得良好的控制。
本發(fā)明提出一種半導體元件的制造方法。首先，提供基底，其包括存儲 單元區(qū)與周邊電路區(qū)。此基底上已依序形成有第一導體層與掩模層。接著， 移除部分的第一導體層、掩模層及基底，以形成多個隔離結構，且存儲單元 區(qū)的隔離結構的密度大于周邊電路區(qū)的隔離結構的密度。然后，移除殘留于 存儲單元區(qū)的掩模層。接著，圖案化殘留于周邊電路區(qū)的掩模層，以形成圖 案化掩模層。圖案化掩模層的密度約等于存儲單元區(qū)的隔離結構的密度。之 后，于基底上形成第二導體層。接著，進行平坦化工藝，移除部分第二導體 層，至暴露出隔離結構的表面。
在本發(fā)明 一實施例中，上述圖案化掩模層的形成方法是先于基底上形成 閣案化光致抗蝕劑層，此圖案化光致抗蝕劑層具有多個暴露出周邊電^各區(qū)的 掩模層的開口 ，且開口的密度例如是約等于存儲單元區(qū)的隔離結構的密度。 接著，以圖案化光致抗蝕劑層為掩模，移除暴露出的掩模層。然后，移除圖 案化光致抗蝕劑層。
在本發(fā)明一實施例中，上述移除存儲單元區(qū)的掩模層的方法例如是先于 基底上形成保護層，其覆蓋周邊電路區(qū)。接著，以保護層為掩模，移除暴露出的掩模層。
在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中 在本發(fā)明一實施例中
上述保護層的材料例如是多晶硅。 上述平坦化工藝例如是化學機械研磨法。 還包括于基底與第一導體層之間形成墊氧化層。 上述墊氧化層的材料例如是氧化硅。 上述掩模層的材料例如是氮化硅。 上述掩模層的材料例如是氧化硅。 上述第一導體層的材料例如是多晶硅。 上述第二導體層的材料例如是多晶硅。 基于上述，本發(fā)明在第二導體層形成之前，于周邊電路區(qū)形成圖案化掩 模層，而使周邊電路區(qū)的圖案化掩模層的密度可以與存儲單元區(qū)的隔離結構 的密度約略相等。因此，在進行平坦化工藝時，可以使位于周邊電路區(qū)第二 導體層的厚度與位于存儲單元區(qū)的第二導體層的厚度更為一致，而增進膜層 表面的均勻度，避免已知的厚度不均等問題發(fā)生。
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并 配合所附圖式，作詳細說明如下。


圖1A至圖1C是已知的浮置柵極的制造流程剖面示意圖。 圖2A至圖2E是依照本發(fā)明一實施例的半導體元件的制造流程剖面示 意圖。
主要附圖標記說明
100、 200:基底
102、 202:存儲單元區(qū)
104、 204:周邊電^各區(qū)
06、 214:掩模層
108a、 108b:淺溝渠隔離結構
110、 216:溝渠
112:多晶硅層
120:凹陷
210:墊氧化層212、 224:導體層 214，圖案化掩模層 218a、 218b:隔離結構 220:保護層
222:圖案化光致抗蝕劑層 222a:開口
具體實施例方式
圖2A至圖2E是依照本發(fā)明一實施例的半導體元件的制造流程剖面示意圖。
請參照圖2A,提供基底200，其例如是硅基底?；?00包括存儲單元 區(qū)202與周邊電路區(qū)204。接著，于基底200上依序形成一層導體層212與 一層掩模層214。導體層212的材料例如是多晶硅，其形成方法例如是化學 氣相沉積法。而掩模層214的材料例如是氮化硅或氧化硅，其形成方法例如 是化學氣相沉積法。此外，還可以選擇性地于基底200與導體層212之間形 成一層墊氧化層210。墊氧化層210的材料例如是氧化硅，其形成方法例如 是熱氧化法。在本實施例中，位于存儲單元區(qū)202的墊氧化層210可以作為 后續(xù)形成的存儲器的穿隧氧化層。
請繼續(xù)參照圖2A,移除部分掩模層214、導體層212、墊氧化層210與 基底200，以于基底200中形成多個溝渠216。移除上述膜層的方法例如是 在基底200上形成一層圖案化光致抗蝕劑層(未繪示)，接著以圖案化光致 抗蝕劑層為掩模，利用干式蝕刻法移除棵露出的掩模層214，再依序移除其 下的導體層212、墊氧化層210與基底200,然后移除圖案化光致抗蝕劑層， 而形成溝渠216。
之后，在溝渠216中形成隔離結構218a與隔離結構218b。隔離結構218a 與隔離結構218b的形成方法例如是先于基底100上形成一層填滿溝渠216 并覆蓋住掩模層214的絕緣材料層(未繪示)，接著移除部分絕緣材料層， 即可在存儲單元區(qū)202形成頂面平坦的隔離結構218a，并同時在周邊電路區(qū) 2()4形成頂面平坦的隔離結構218b。上述絕緣材料層的材料例如是氧化硅， 且其形成方法例如是高密度等離子體化學氣相沉積法。而移除部分絕緣材料 層的方法例如是化學機械研磨法或干式回蝕刻法，而掩模層214例如是作為研磨終止層或蝕刻終止層。
承上述，存儲單元區(qū)202與周邊電路區(qū)204的元件布局例如不相同，位 于存儲單元區(qū)202的隔離結構218a的密度會大于位于周邊電路區(qū)204的隔 離結構218b的密度。也就是說，在周邊電路區(qū)204中，各個隔離結構218b 之間的間距會大于存儲單元區(qū)202中各個隔離結構218a之間的間距(如圖 2A所示)。
請參照圖2B，于基底200上形成一層保護層220。保護層220的材料例 如是多晶硅，且其形成方法例如是化學氣相沉積法。然后，于周邊電路區(qū)204 的保護層220上形成光致抗蝕劑層(未繪示)。以此光致抗蝕劑層為掩模， 移除部分保護層220，而暴露出位于存儲單元區(qū)202的掩模層214與隔離結 構218a。移除部分保護層220的方法例如是干式蝕刻法或濕式蝕刻法。接著， 移除光致抗蝕劑層。之后，再以剩余的保護層220為掩模，移除暴露出的掩 模層214，至暴露出存儲單元區(qū)202的導體層212的表面。移除掩模層214 的方法例如是干式蝕刻法或濕式蝕刻法。
請參照圖2C,于基底200上形成圖案化光致抗蝕劑層222。圖案化光致 抗蝕劑層222例如是覆蓋住存儲單元區(qū)202,且圖案化光致抗蝕劑層222于 周邊電路區(qū)204具有多個開口 222a，以暴露出位于周邊電路區(qū)204的保護層 220。此外，開口 222a分布的密度例如是約等于存儲單元區(qū)202的隔離結構 218a的密度。然后，以圖案化光致抗蝕劑層222為掩模，移除暴露的保護層 220。移除部分保護層220的方法例如是干式蝕刻法。接著，同樣再以圖案 化光致抗蝕劑層222為掩模，移除位于開口 222a的掩模層214至暴露出導 體層212的表面，形成圖案化掩模層214'。而圖案化掩模層214，的密度例如 是約等于存儲單元區(qū)202的隔離結構218a的密度。移除掩;漠層214的方法 例如是干式蝕刻法。
請參照圖2D,移除圖案化光致抗蝕劑層222。之后，于基底200上形成 另一層導體層224。導體層224例如是覆蓋住導體層212、隔離結構218a與 保護層220。導體層224的材料例如是多晶硅，而其形成方法例如是化學氣 相沉積法。值得一提的是，上述保護層220的材料可以是根據(jù)此處形成的導 體層224的材料來決定。也就是說，保護層220的材料例如是選擇與導體層 224具有約略相同的移除選擇性的材料。
請參照圖2E，進行平坦化工藝，以移除部分導體層224。此平坦化工藝結構218a與隔離結構218b例如是作為研磨 終止層。由于導體層224與保護層220的移除選擇性約略相同，因此利用化 學機械研磨法移除部分導體層224時，可以一并移除保護層220。此外，由 于導體層224與圖案化掩模層214，例如是具有不同的研磨選擇性，在周邊電 路區(qū)204中，除了是以隔離結構218b為研磨終止層，圖案化掩模層214，也 同樣可以作為研磨終止層。
之后，位于周邊電路區(qū)204的圖案化掩模層214，可以選擇性地移除或保 留，本領域技術人員可依實際情況徑行調整，本發(fā)明于此不作任何之限定。 在一實施例中，導體層224與其下方的導體層212可以作為后續(xù)形成的存儲 器的浮置柵極。接著，還可以繼續(xù)于導體層224上方形成柵間介電層(未繪 示)以及控制柵極(未繪示)。至于完成后續(xù)工藝的細節(jié)，當為本領域技術 人員所周知，故于此不再贅述。
特別說明的是，在導體層224形成之前，先于周邊電路區(qū)204形成圖案 化掩模層214，作為虛設圖案(dummy pattern),而使周邊電路區(qū)204的密度 可以與存儲單元區(qū)202的密度約略相等。因此，在進行導體層224的平坦化 工藝時，可以使位于周邊電路區(qū)204的導體層224的厚度與位于存儲單元區(qū) 202的導體層224的厚度更為一致，而改善導體層224的整體均勻度，避免 已知的厚度不均等問題發(fā)生。
值得一提的是，雖然上述實施例是以存儲單元區(qū)202為圖案密集區(qū)、周 邊電路區(qū)204為圖案稀疏區(qū)為例來進行說明，然本發(fā)明并不限于此，只要密 度不同的兩個區(qū)域，都可以應用本發(fā)明的方法，以達到增進晶片表面的膜層 均勻度的功效。
綜上所述，本發(fā)明藉由在密度較小的周邊電路區(qū)形成研磨選擇性和導體 層不同的虛設圖案，可以在進行平坦化工藝時，形成表面平整的導體層，以 改善過度蝕刻所造成的盤凹現(xiàn)象。因此，本發(fā)明確實可以增進研磨后膜層的 均勻度，而使工藝能過獲得良好的控制，進而提升元件的可靠度。
雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何 本領域技術人員，在不脫離本發(fā)明的精神和范圍內，可進行一些更動與潤飾， 因此本發(fā)明的保護范圍當視所附權利要求書所界定者為準。
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權利要求
1. 一種半導體元件的制造方法，包括提供基底，該基底包括存儲單元區(qū)與周邊電路區(qū)，該基底上已依序形成有第一導體層與掩模層；移除部分的該第一導體層、該掩模層及該基底，以形成多個隔離結構，其中該存儲單元區(qū)的該些隔離結構的密度大于該周邊電路區(qū)的該些隔離結構的密度；移除殘留于該存儲單元區(qū)的該掩模層；圖案化殘留于該周邊電路區(qū)的該掩模層，以形成圖案化掩模層，該圖案化掩模層的密度約等于該存儲單元區(qū)的該些隔離結構的密度；于該基底上形成第二導體層；以及進行平坦化工藝，移除部分該第二導體層，至暴露出該些隔離結構的表面。
2. 如權利要求1所述的半導體元件的制造方法，其中該圖案化掩模層的 形成方法包括于該基底上形成圖案化光致抗蝕劑層，該圖案化光致抗蝕劑層具有多個 開口，以暴露出該周邊電路區(qū)的該掩模層，且該些開口的密度約等于該存儲單元區(qū)的該些隔離結構的密度；以該圖案化光致抗蝕劑層為掩模，移除暴露出的該掩模層；以及 移除該圖案化光致抗蝕劑層。
3. 如權利要求1所述的半導體元件的制造方法，其中移除該存儲單元區(qū) 的該掩模層的方法包括于該基底上形成保護層，該保護層覆蓋該周邊電路區(qū)；以及 以該保護層為掩模，移除暴露出的該掩模層。
4. 如權利要求3所述的半導體元件的制造方法，其中該保護層的材料包括多晶硅。
5. 如權利要求1所述的半導體元件的制造方法，其中該平坦化工藝包括 化學機械研磨法。
6. 如權利要求1所述的半導體元件的制造方法，還包括于該基底與該第一導體層之間形成墊氧化層。
7. 如權利要求6所述的半導體元件的制造方法，其中該墊氧化層的材料 包括氧化硅。
8. 如權利要求1所述的半導體元件的制造方法，其中該掩模層的材料包括氮化硅。
9. 如權利要求1所述的半導體元件的制造方法，其中該掩模層的材料包括氧化硅。
10. 如權利要求1所述的半導體元件的制造方法，其中該第一導體層的 材料包括多晶硅。
11. 如權利要求1所述的半導體元件的制造方法，其中該第二導體層的材料包括多晶硅。
全文摘要
本發(fā)明提供一種半導體元件的制造方法，包括提供基底，該基底包括存儲單元區(qū)與周邊電路區(qū)?；咨弦岩佬蛐纬捎械谝粚w層與掩模層。接著，移除部分的第一導體層、掩模層及基底，以形成多個隔離結構，且存儲單元區(qū)的隔離結構的密度大于周邊電路區(qū)的隔離結構的密度。然后，移除殘留于存儲單元區(qū)的掩模層。接著，圖案化殘留于周邊電路區(qū)的掩模層，以形成圖案化掩模層。圖案化掩模層的密度約等于存儲單元區(qū)的隔離結構的密度。之后，于基底上形成第二導體層。接著，進行平坦化工藝，移除部分第二導體層，至暴露出隔離結構的表面。
文檔編號H01L21/82GK101452882SQ20071019665
公開日2009年6月10日 申請日期2007年11月29日 優(yōu)先權日2007年11月29日
發(fā)明者劉建宏, 朱建隆 申請人:力晶半導體股份有限公司