專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片上系統(tǒng)(SoC)的半導(dǎo)體器件，以及一種制造 該器件的方法。特別地，本發(fā)明涉及用于設(shè)置在SoC上的晶體管的閾 值電壓控制。
背景技術(shù)：
晶體管的閾值電壓對諸如工作速度和漏電流等電氣特性有相當(dāng)大 的影響。因此，必須設(shè)置閾值電壓以獲得所需特性。晶體管的閾值電 壓取決于溝道區(qū)的雜質(zhì)濃度。因此，通過控制將摻雜到溝道區(qū)的雜質(zhì) 量(溝道劑量)，可以控制閾值電壓(例如，見JP 2001-267431 A)。 JP 2001-267431 A也公開了控制將采用雜質(zhì)摻雜的部分的平面形狀，同 時將溝道劑量設(shè)置成常數(shù)，能調(diào)整閾值電壓。然而，在僅依據(jù)控制溝 道劑量和被摻雜部分控制閾值電壓的情況下，必須將該劑量增加至一 定程度。結(jié)果，例如載流子遷移率降低和結(jié)漏電流增加的問題仍然未 解決?？紤]到上述問題，JP 2006-093670 A公開了一種不僅基于溝道劑 量，還基于沉積在柵極絕緣膜和柵電極之間界面上的指定金屬的函數(shù) 控制閾值電壓的技術(shù)。通過該方法，可降低將摻雜到溝道區(qū)的雜質(zhì)量。 因此，該方法比JP 2001-267431 A中公開的方法更卓越。本發(fā)明考慮如下。在SoC半導(dǎo)體器件中，多個功能塊如邏輯功能 塊、存儲功能塊如SRAM或DRAM以及I/O緩沖塊以共存形式形成。 構(gòu)成這些功能塊的晶體管通常具有不同的尺寸和形狀(溝道寬度和長 度，或者柵極絕緣膜厚度)。例如，構(gòu)成I/0緩沖的通常所說的I/0晶 體管必須具有相對較高的對于高壓的電阻。因此，1/0晶體管的溝道長
度相對較長，并且其柵極絕緣膜比構(gòu)成邏輯功能塊的晶體管更厚。另 一方面，關(guān)于存儲功能塊，強(qiáng)烈需要小型化以獲得所需的存儲容量。 結(jié)果，與I/0晶體管和邏輯晶體管相比，以相當(dāng)小的溝道寬度形成存儲 晶體管。由此，在許多情況下，晶體管的尺寸和形狀根據(jù)包括它們的 功能塊而相互不同。然而，也是在這種情況下，在相同電源電壓(工 作電壓)下工作的晶體管必須具有被設(shè)置為基本相等的閾值電壓。另一方面，也是在相同功能塊中的晶體管中(即，也是在具有相 同尺寸和形狀的晶體管中)，或者也是在于相同電源電壓下工作的晶 體管中，需要具有不同閾值電壓的多個晶體管。例如，即使構(gòu)成邏輯 功能塊的晶體管的溝道長度和寬度以及柵極絕緣膜厚度基本相等，需 要高速工作的晶體管必須具有低閾值電壓，并且對低漏電流設(shè)置高優(yōu) 先級的晶體管必須具有高閾值電壓。也存在具有其間的中間閾值電壓的晶體管。在存儲功能塊和i/o緩沖器中，需要多種閾值電壓。由此，在SoC半導(dǎo)體器件中，即使存在溝道寬度和長度的差別， 不只提供具有基本相互不同的閾值電壓的多個晶體管，而且還提供需要具有基本相同閾值電壓的晶體管。如JP 2006-093670 A所公開的閾值電壓控制方法的優(yōu)點(diǎn)在于可以 降低溝道劑量，但是不包括關(guān)于SoC半導(dǎo)體器件中使用的晶體管，特 別地，關(guān)于具有不同溝道寬度的晶體管的閾值控制。發(fā)明內(nèi)容根據(jù)本發(fā)明，提供一種半導(dǎo)體器件，其包括多個晶體管，其每一 個至少具有相互不同的溝道寬度，其中，通過對多個晶體管中的每一 個使用基本相同的溝道劑量，以及使用將被沉積在這些晶體管的柵極 絕緣膜和/或這些晶體管中每一個的柵電極材料上的預(yù)定金屬的功函 數(shù)控制(即，關(guān)于多個晶體管中每一個的溝道區(qū)基于柵極結(jié)構(gòu)(柵極 絕緣膜和/或柵電極)的功函數(shù)控制)，多個晶體管具有被設(shè)置成基
本相同值的閾值電壓。注意到，當(dāng)多個晶體管的閾值電壓之間的差值 等于或小于0.03V時，可認(rèn)為將晶體管設(shè)置成基本相同的閾值電壓。在本發(fā)明中，每一個具有不同溝道寬度的多個晶體管的溝道劑量 被設(shè)置成基本相等。這基于以下知識，當(dāng)溝道劑量被設(shè)置在預(yù)定范圍 內(nèi)時，幾乎不依賴于溝道寬度變化可進(jìn)行閾值電壓調(diào)整。具體地，圖1A和1B每個示出了當(dāng)將溝道寬度W用作具有2.0nm 柵極絕緣膜厚度和50nm柵極長度的MOS晶體管中的參數(shù)時，閾值電 壓相對于溝道劑量的漂移(圖1A示出了N溝道晶體管的情況，以及圖 1B示出了 P溝道晶體管的情況)。注意，在P阱區(qū)中形成N溝道晶體 管，以及在N阱區(qū)中形成P溝道晶體管?？紤]到關(guān)于其上形成晶體管 的基板的對于高壓的電阻和結(jié)電容，將每個阱區(qū)的雜質(zhì)濃度設(shè)置的非 常低。因此，關(guān)于每個晶體管的閾值電壓，溝道劑量起支配作用。如從圖1A和1B所明顯看出的，在N溝道晶體管的情況下，當(dāng)溝 道劑量等于或低于7X1012 (原子/cm2)時，并且溝道寬度在從5Mm 到0.15/mi的范圍內(nèi)時，在SoC晶體管中閾值電壓的波動等于或低于 0.03V。另一方面，在P溝道晶體管的情況下，當(dāng)溝道劑量等于或低于 1.3X1012 (原子/cm2)時，并且溝道寬度在從5/mi到0.15pm的范圍 內(nèi)時，將用在SoC中的晶體管中的閾值電壓的波動等于或低于0.03V。另一方面，基于使用預(yù)定金屬的功函數(shù)控制的晶體管閾值電壓波 動主要依賴于將沉積的金屬量以及柵電極材料，其中該預(yù)定金屬將沉 積在每個晶體管的柵極絕緣膜和/或柵電極材料上。圖2示出了通過 使用將沉積在柵極絕緣膜上的預(yù)定金屬的功函數(shù)控制時，相對于沉積 在由SiON制成的柵極絕緣膜上的鉿量，N溝道晶體管和P溝道晶體管 的閾值電壓增加量。如從圖2可明顯看出的，閾值電壓隨著將沉積的 鉿量變大而增加，并且N溝道晶體管和P溝道晶體管的閾值電壓之間 的差值變大。希望兩個溝道晶體管的閩值電壓盡可能相等，因此優(yōu)選
使用小量鉿。希望P溝道晶體管的閾值電壓絕對值和N溝道晶體管的 閾值電壓之間的差值等于或小于O.IV。因此，優(yōu)選將鉿沉積量設(shè)置為等于或小于1.3X1014 (原子/cm2)。在這種情況下，N溝道晶體管的 閾值電壓的增加量約為0.12V，并且P晶體管的是0.22V。另一方面，閾值電壓的增加量隨著鉿沉積量的降低而變小。因此， 為了獲得所需閾值電壓，必須相應(yīng)增加溝道劑量。然而，在這種情況 下晶體管的閾值電壓之間的差值超出0.03V。圖1A和1B每一個都示 出這種情況的溝道劑量。然而，如稍后描述的，證明了存在通過沉積 鉿可增加用于獲得等于或小于0.03V閾值電壓差的溝道劑量范圍的效 果。在N溝道晶體管的情況下，溝道劑量可增加到1.1X1013 (原子/ cm2)，以及在P溝道晶體管的情況下，溝道劑量可增加到1.4X1013(原子/cm2)。如從圖1A和1B明顯看出的，具有該溝道劑量的閾值 電壓約稍小于0.4V。在任一種情況下，結(jié)合每一種晶體管所必需的閾 值電壓和用于獲得等于或小于0.03V的閾值電壓差的溝道劑量確定鉿 沉積量的下限。作為粗略導(dǎo)向，希望將鉿沉積量的下限設(shè)置為4X1013(原子/cm2)，借此，由于沉積鉿導(dǎo)致的閾值電壓增加的效果變得明 顯。通過該沉積量，在N溝道晶體管中可獲得0.06V的閾值電壓增加 量，以及在P溝道晶體管中可獲得0.1V的閾值電壓增加量。在此，在具有2.0nm柵極絕緣膜厚度、50nm的柵極長度和0.5mhi 晶體管寬度(溝道寬度)的MOS晶體管中，當(dāng)假設(shè)目標(biāo)閾值電壓為 0.39V，以根據(jù)現(xiàn)有技術(shù)僅通過使用溝道劑量設(shè)置閾值電壓時，必須將 1X1013 (原子/cm2)的硼注入到N溝道晶體管中，以及將1.6X1013 (原子/cm2)的砷注入到P溝道晶體管中。另一方面，如本發(fā)明中，在利用使用將沉積到柵極絕緣膜上的鉿 的功函數(shù)控制的情況下，如上所述，可降低溝道劑量(即，溝道雜質(zhì) 濃度)。例如，在將鉿沉積量設(shè)置為1.0X1014 (原子/cm2)以使在N 溝道晶體管情況下通過使用鉿的功函數(shù)控制獲得的閾值電壓變化為
O.llV，以及在P溝道晶體管情況下其為一0.18V的情況下，當(dāng)將N溝 道晶體管的溝道劑量設(shè)置為5.3X1012 (原子/cm2)并且將與該溝道劑 量相關(guān)的閾值電壓設(shè)置為0.28V時，獲得0.39V (=0.11+0.28)的N 溝道晶體管有效閾值電壓。而且，當(dāng)將P溝道晶體管的溝道劑量設(shè)置 為5.5X1012 (原子/cm2)并且將與該溝道劑量相關(guān)的閾值電壓設(shè)置為 一0.21V時，獲得一0.39V (= (—0.18) + (—0.21))的P溝道晶體 管有效閾值電壓。在此應(yīng)注意到，在僅通過使用溝道雜質(zhì)進(jìn)行閾值電壓控制的情況 下，即，在N溝道晶體管中注入1X1013 (原子/cm2)硼的情況下， 在從5/xm到0.15/mi溝道寬度范圍內(nèi)的閾值電壓差增加至0.04V。所注 入溝道雜質(zhì)，即硼由通過淺溝槽隔離獲得的內(nèi)壁氧化物膜吸收。因此， 發(fā)生了雜質(zhì)濃度隨著晶體管寬度W變窄而降低的現(xiàn)象，這降低了閾值 電壓(該現(xiàn)象稱作"反向窄溝道效應(yīng)")，并且隨著溝道劑量變大， 反向窄溝道效應(yīng)變明顯，這增加了閾值電壓差。結(jié)果，在N溝道晶體 管的情況下，如上所述，必須將溝道劑量設(shè)置為7X1012 (原子/cm2) 或更小，以使從5/mi到0.15/mi溝道寬度范圍內(nèi)的閾值電壓差等于或小 于0.03V。然而，在該條件下，閾值電壓低于所需閾值電壓。在溝道寬 度在從5/mi到0.15/mi范圍內(nèi)且閾值電壓差增加到0.04V的情況下，具 有在從約5/mi到0.5/mi范圍內(nèi)的溝道寬度的核心晶體管的閾值電壓和 具有約0.15/mi溝道寬度的SRAM單元晶體管的閾值電壓之間的差值較 大。因此，必須分開溝道注入工藝，以使核心晶體管和SRAM單元晶 體管的閾值電壓值每一個被設(shè)置成0.39V。另一方面，在利用使用鉿的功函數(shù)控制的情況下，溝道劑量可降 低到5.3X1012 (原子/cm2)，從而可以降低由于反向窄溝道效應(yīng)導(dǎo)致 的與晶體管寬度W相關(guān)的閾值差。圖3示出了當(dāng)將晶體管寬度W為5/mi的閾值電壓設(shè)置為基準(zhǔn)時， 相對于鉿沉積量(溝道硼劑量為1X1013 (原子/cm2))繪制的分別具
有l(wèi)/mi、 0.5/rni和0.15/xm晶體管寬度W的N溝道晶體管的閾值電壓 漂移。結(jié)果，已經(jīng)發(fā)現(xiàn)，即使在溝道劑量被設(shè)置為常數(shù)的情況下，當(dāng) 鉿沉積量增加時也減輕了反向窄溝道效應(yīng)。圖4A和4B每一個都示出了，當(dāng)在鉿沉積量被設(shè)置為1X10"(原 子/cm2)的情況下將晶體管寬度用作參數(shù)時，相對于溝道劑量的閾值 電壓漂移(圖4A示出了 N溝道晶體管的情況，以及圖4B示出了 P溝 道晶體管的情況)。與每一個都示出根據(jù)現(xiàn)有技術(shù)僅通過溝道雜質(zhì)的 閾值電壓漂移的圖(圖1A和IB)相比，由于通過沉積鉿減輕反向窄 溝道效應(yīng)的效果，即使具有相同溝道劑量，在具有5Mm晶體管寬度W 的晶體管和具有0.15/mi晶體管寬度W的晶體管之間的閾值電壓差變 得更小。結(jié)果，當(dāng)在N溝道晶體管情況下的溝道劑量等于或小于1.1X 1013 (原子/cm2)，在P溝道晶體管情況下的溝道劑量等于或小于1.4 X1013 (原子/cm2)時，并且晶體管寬度W在從5/mi到0.15/mi的范 圍內(nèi)時，將用在SoC中的晶體管的閾值電壓波動等于或小于0.03V，因 此增加了可獲得的溝道劑量范圍。由于通過使用鉿的功函數(shù)控制獲得的抑制反向窄溝道效應(yīng)的兩個 效果，即，通過利用使用鉿的閾值電壓增加降低溝道劑量來抑制反向 窄溝道效應(yīng)的效果，以及通過沉積鉿減輕反向窄溝道效應(yīng)的效果，可 在很大程度上降低用在SoC中的具有晶體管寬度W的晶體管和具 有0.15nmi晶體管寬度的晶體管之間的閾值電壓差。由此，即使當(dāng)晶體管每一個都具有不同溝道寬度(晶體管溝道) 時，需要具有0.39V閾值電壓的多個晶體管也能同時形成，從而可以 實(shí)現(xiàn)制造工藝的減少。如上所述，特別地，SoC包括具有大于邏輯晶體管和存儲晶體管 中每一個的柵極絕緣膜的晶體管作為I/O晶體管。由于工作電壓相對較 高為1.8V或3.3V，且需要高耐壓，因此柵極絕緣膜較厚。必需的閾值
電壓約為0.5V。在晶體管中，由于大的柵極絕緣膜厚度，閾值電壓相 對增加了。圖5A和5B每一個都示出了，在柵極絕緣膜用作參數(shù)的情況下， 相對于溝道劑量的閾值電壓漂移(圖5A示出了 N溝道晶體管的情況， 以及圖5B示出了 P溝道晶體管的情況)。例如，當(dāng)假設(shè)具有2.0nm柵 極氧化膜厚度的核心晶體管的閾值電壓為0.39V時，則必須將1X1013 (原子/cm2)的硼注入道N溝道晶體管中，以及將1.6X1013 (原子/ cm2)的砷注入到P溝道晶體管中。在這種情況下，當(dāng)將相同溝道劑量 用于具有3.0nm柵極氧化物膜厚度且在1.8V的電源電壓下使用的I/O 晶體管中時，N溝道晶體管的閾值電壓是0.56V，以及P溝道晶體管的 閾值電壓是一0.62V，這極大的高于必需的閾值電壓。這是由于，通過 增加溝道劑量，具有2.0nm柵極絕緣膜厚度的晶體管和具有3.0nm柵 極絕緣膜厚度的晶體管之間的閾值電壓差也增加了 。圖6A和6B每一個都示出了，當(dāng)鉿的沉積量設(shè)置為1X1014 (原 子/cm2)時，通過將柵極絕緣膜用作參數(shù)，相對于溝道劑量的閾值電 壓漂移(圖6A示出了 N溝道晶體管的情況，以及圖6B示出了 P溝道 晶體管的情況)。當(dāng)假設(shè)具有2.0nm柵極氧化物膜厚度的核心晶體管 的閾值電壓為0.39V時，將5.3X1012 (原子/cm2)的硼注入到N溝道 晶體管中、并且將5.5X1012 (原子/cm2)的砷注入到P溝道晶體管中 是足夠的。當(dāng)將相同溝道劑量用于具有3.0nm的柵極氧化物膜厚度并 在1.8V電源電壓下使用的I/O晶體管時，可獲得所需閾值電壓值，即 0.50V的N溝道晶體管閾值電壓和一0.50V的P溝道晶體管閾值電壓。 這是由于，通過使用鉿的功函數(shù)控制，可以采用其中可降低具有2.0nm 柵極絕緣膜厚度的晶體管的閾值電壓和具有3.0nm柵極絕緣膜厚度的 晶體管的閾值電壓之間的差值的范圍內(nèi)的溝道劑量。也可以通過將柵電極材料自身從一般使用的多晶硅改變到金屬 (包括通常所說的全硅化柵電極，其中硅柵電極基本上完全硅化)來 增加晶體管的閾值電壓。此外，通過組合將沉積在柵極絕緣膜上的預(yù) 定金屬和全硅化柵電極使用功函數(shù)控制可進(jìn)行閾值電壓控制。如上所述，通過采用用于每個晶體管的預(yù)定溝道劑量，以及關(guān)于 溝道區(qū)基于柵極結(jié)構(gòu)使用功函數(shù)控制的閾值電壓增加(即，通過使用 在每個晶體管的柵極絕緣膜和/或每個晶體管的柵電極材料上沉積預(yù) 定金屬的功函數(shù)控制的閾值電壓增加)控制晶體管的閾值電壓，即使 當(dāng)晶體管每一個具有不同的溝道寬度和/或不同的溝道長度時，晶體管的閾值電壓可被設(shè)置成基本相等。此外，可實(shí)現(xiàn)關(guān)于具有基本相同結(jié)構(gòu)的晶體管的不同閾值電壓的設(shè)置，以及基于柵極絕緣膜的差異關(guān) 于具有不同閾值電壓的晶體管的的控制閾值電壓的工藝數(shù)目的降低。對于具有基本相同閾值電壓的每個晶體管，以預(yù)定劑量進(jìn)行溝道 注入，所以雜質(zhì)濃度和溝道區(qū)的分布基本相同。因此，這些晶體管的柵極引發(fā)漏極泄漏(GIDL)特性(關(guān)于晶體管的GIDL特性被限定為與在晶體管閾值電壓下晶體管的源極和漏極之間的電壓漂移相關(guān)的漏 極泄漏電流特性)基本上相等。具體地，本發(fā)明特征還在于，對其溝 道寬度和溝道長度中的至少一個相互不同的多個晶體管進(jìn)行使用將沉 積在柵極絕緣膜和/或柵電極材料上的預(yù)定金屬的功函數(shù)控制，以及這些晶體管的GIDL特性基本上相等。而且，根據(jù)本發(fā)明，提供了一種制造半導(dǎo)體器件的方法，該半導(dǎo) 體器件包括多個晶體管，其每一個具有不同的溝道寬度，該制造半導(dǎo)體器件的方法包括以基本相同量將雜質(zhì)注入到多個晶體管的每一個 的溝道區(qū)中；以及對于多個晶體管的每一個形成柵極結(jié)構(gòu)以便關(guān)于多 個晶體管每一個的溝道區(qū)進(jìn)行使用功函數(shù)控制的閾值電壓控制(其中通過在多個晶體管每一個的柵極絕緣膜上沉積預(yù)定金屬形成硅柵電極 和/或在多個晶體管每一個的柵極絕緣膜上形成金屬柵電極(包括全 硅化柵電極)的柵極結(jié)構(gòu))，從而形成多個晶體管。
在包括每一個都具有不同柵極絕緣膜厚度的晶體管的半導(dǎo)體器件 中，也可采用相同量將雜質(zhì)注入到每個晶體管的溝道區(qū)中以形成具有 所需厚度的柵極絕緣膜，并且可進(jìn)行使用上述功函數(shù)控制的閾值電壓 增加工藝。而且，在包括每一個都具有與多個晶體管中的至少一個基本相同 的溝道寬度和基本相同的溝道長度、并具有不同閾值電壓的晶體管的 半導(dǎo)體器件中，用于晶體管溝道區(qū)的雜質(zhì)注入量可改變并且可進(jìn)行使 用上述功函數(shù)控制的閾值電壓增加工藝。如上所述，根據(jù)本發(fā)明，其溝道寬度和溝道長度中的至少一個相 互不同的多個晶體管的閾值電壓可被設(shè)置為基本相等，同時可減少制 造工藝的數(shù)目。此外，由于將溝道劑量抑制為很小，因此能防止不希望的特性降 低，例如載流子遷移率的降低和結(jié)泄漏的增加。


根據(jù)某些優(yōu)選實(shí)施例的以下描述，結(jié)合附圖，本發(fā)明的上述以及 其它目標(biāo)、優(yōu)點(diǎn)以及特征將更加明顯，其中圖1A和1B每一個都是示出在不進(jìn)行使用鉿的功函數(shù)控制的情況 下，閾值電壓與溝道劑量相關(guān)性的圖(晶體管寬度W用作參數(shù))；圖2是示出相對于沉積在柵極絕緣膜上的鉿量的晶體管閾值電壓 的增加量的圖；圖3是示出晶體管閾值電壓相對于鉿沉積量的變化的圖(當(dāng)將具 有5/xm寬度W的晶體管的閾值電壓設(shè)置為基準(zhǔn)時)；圖4A和4B每一個都是示出在鉿沉積量為1X1014 (原子/cm2) 情況下相對于溝道劑量的閾值電壓漂移的圖(晶體管寬度W用作參 數(shù))；圖5A和5B每一個都是示出在不進(jìn)行使用鉿的功函數(shù)控制的情況 下閾值電壓與溝道劑量相關(guān)性的圖(當(dāng)柵極絕緣膜厚度用作參數(shù)時)；圖6A和6B每一個都是示出在鉿沉積量為1X10"(原子/cm2) 的情況下閾值電壓與溝道劑量相關(guān)性的圖(當(dāng)柵極絕緣膜厚度用作參 數(shù)時)；圖7是示出根據(jù)本發(fā)明的實(shí)施例設(shè)置在SoC半導(dǎo)體芯片上的功能 塊的結(jié)構(gòu)的平面圖；圖8A至8C每一個都示出了根據(jù)本發(fā)明的實(shí)施例在SoC半導(dǎo)體芯 片上形成的典型晶體管的示意性平面圖和橫截面圖；圖9是示出對應(yīng)于核心晶體管的三個閾值電壓的溝道劑量(鉿沉 積沉積或不沉積)，以及對應(yīng)于分別具有1.8V禾n 3.3V電源電壓的每 個I/0晶體管的一個閾值電壓的溝道劑量(鉿沉積沉積)的表格；圖10是示出根據(jù)本發(fā)明的實(shí)施例構(gòu)成SoC的晶體管所需的閾值電 壓、將沉積在每一個晶體管柵極絕緣膜表面上的鉿(Hf)量以及關(guān)于 晶體管的溝道劑量的表格；圖IIA至IID是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件制造工藝流 程的橫截面圖；圖12A至12C是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件制造工藝流 程的橫截面圖；圖13A至13D是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件制造工藝流 程的橫截面圖；以及圖14A和14B是示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件制造工藝流 程的橫截面圖。
具體實(shí)施方式
以下，將參考附圖和表格詳細(xì)描述本發(fā)明實(shí)施例。圖7示出了根據(jù)本發(fā)明實(shí)施例設(shè)置在SoC半導(dǎo)體芯片上的功能塊 結(jié)構(gòu)。SoC包括包括多個邏輯晶體管的邏輯部分10、包括多個存儲 單元晶體管和外圍晶體管的SRAM20、以及包括多個I/O晶體管的I/O 30。在SoC中，使用多個電源電壓。例如，邏輯部分10和SRAM 20
的每一個的電源電壓是1.2V,并且I/O 30的電源電壓是1.8V和3.3V。
圖8A至8C每一個都示出在SoC上形成的典型晶體管的示意性平 面圖和橫截面圖。圖8A示出了邏輯晶體管(也稱作"核心晶體管")， 其在邏輯部分10中使用，形成于半導(dǎo)體基板60上，并包括擴(kuò)散層50 和柵電極40。圖8B示出了存儲單元晶體管，其形成在半導(dǎo)體襯底60 上并包括擴(kuò)散層50和柵電極40。圖8C示出了 I/O晶體管，其形成在 半導(dǎo)體襯底60上并包括擴(kuò)散層50和柵電極40。核心晶體管每一個都 以基本相同的溝道寬度、溝道長度以及柵極絕緣膜厚度形成。如上所 述，制備具有三種類型閾值電壓的晶體管，即高壓、中間電壓和低壓。 N溝道晶體管的目標(biāo)閾值電壓是0.30V、 0.39V和0.48V，以及P溝道 晶體管的目標(biāo)閾值電壓是一0.30V、 一0.39V和一0.48V。存儲單元晶體 管的溝道長度和柵極絕緣膜厚度與核心晶體管的相等，但是存儲單元 晶體管的溝道寬度相當(dāng)小，用于實(shí)現(xiàn)較高密度。存儲單元晶體管以小 溝道寬度形成，但是具有與核心晶體管的"中間"閾值電壓相似的目 標(biāo)閾值電壓(0.39V)。而且，也制備具有"高"閾值電壓(0.48V)的 存儲單元晶體管(未示出)。以與核心晶體管基本相同的溝道寬度形 成I/0晶體管。然而，1/0晶體管具有兩種類型的電源電壓，即1.8V系 統(tǒng)和3.3V系統(tǒng)，并以大溝道長度和大柵極絕緣膜厚度形成。注意，1.8V 系統(tǒng)的I/O晶體管(以下稱作"1.8VI/0晶體管")具有3.0nm的柵極 絕緣膜厚度，以及3.3V系統(tǒng)的I/O晶體管(以下稱作"3.3V I/O晶體 管")具有7.0nm的柵極絕緣膜厚度。兩個晶體管每一個的閾值電壓 都為0.5V，其大于核心晶體管或者存儲單元晶體管的閾值電壓。
關(guān)于需要具有多種類型結(jié)構(gòu)和多種類型閾值電壓的晶體管，根據(jù) 本發(fā)明的閾值電壓控制將以下述的方式進(jìn)行。
首先，確定根據(jù)功函數(shù)控制的閾值電壓增加量。在該實(shí)施例的情 況下，使用將沉積在柵極絕緣膜上的鉿進(jìn)行功函數(shù)控制，如圖2中所 示，并且以需要具有最小閾值電壓的晶體管作為基準(zhǔn)確定將沉積的鉿
量。在這種情況下，最小閾值電壓是0.3V，這是用于高速工作的核心 晶體管的閾值電壓。如上所述，在其中將形成用于高速工作的核心晶 體管的阱區(qū)中的雜質(zhì)濃度，通過對相對高壓的電阻和結(jié)電容設(shè)置優(yōu)先 級來確定。因此，阱區(qū)表面上的雜質(zhì)濃度變小，因此必須進(jìn)行溝道摻 雜?？紤]到與基于鉿沉積量的閾值電壓增加的平衡，必須確定必要的 慘雜量。還考慮到高度可控地設(shè)置阱區(qū)表面上的雜質(zhì)濃度，在用于高
速工作的核心晶體管的情況下，用于N溝道晶體管的溝道劑量被設(shè)置 為1X1012 (原子/cm2)，以及用于P溝道晶體管的溝道劑量被設(shè)置 為7X1011 (原子/cm2)。如從圖1A和1B可明顯看到的，N溝道晶 體管的閾值電壓是0.19V以及P溝道晶體管的閾值電壓是一0.12V。結(jié) 果，鉿的沉積量是1X1014 (原子/cm2)，并由此，N溝道晶體管的閾 值電壓漂移約為0.11V。在該沉積量下的P溝道晶體管閾值電壓變化約 為0.18V。結(jié)果，N溝道晶體管和P溝道晶體管的閾值電壓分別為0.3V 和一0.3V，這滿足目標(biāo)閾值電壓。
在N溝道晶體管的情況下，基于使用鉿的功函數(shù)控制的閾值電壓 增加量是0.11V，以及在P溝道晶體管的情況下是一0.18V。結(jié)果，閾 值電壓的增加量為所有晶體管的閾值電壓的絕對值。如從圖1A和1B 可明顯看出的，在使用鉿進(jìn)行閾值電壓控制的情況下，具有0.39V中 間閾值電壓的核心晶體管和存儲晶體管中每一個所必需的溝道劑量在 N溝道晶體管的情況下是5.3X1012 (原子/cm2)，以及在P溝道晶體 管的情況下是5.5X1012 (原子/cm2)。用于具有低泄漏電流的核心晶 體管、即具有高達(dá)0.48V閾值電壓的晶體管的溝道劑量在N溝道晶體 管的情況下是1.0X1013 (原子/cm2)，以及在P溝道晶體管的情況下 是1.0X1013 (原子/ cm2)。
圖9示出了，關(guān)于三個閾值電壓目標(biāo)，在進(jìn)行使用鉿的功函數(shù)控 制的情況下，通過溝道劑量和反向窄溝道效應(yīng)獲得的溝道劑量和閾值 電壓降低量(具有5/xm寬度W的晶體管和具有0.15Mm寬度W的晶體 管的閾值電壓之間的差值)，以及在不進(jìn)行使用鉿的功函數(shù)控制的情
況下，通過反向窄溝道效應(yīng)獲得的溝道劑量和閩值電壓降低量。在N 型晶體管的情況下，當(dāng)進(jìn)行使用鉿的功函數(shù)控制時，與不進(jìn)行使用鉿 的功函數(shù)控制的情況相比，可將溝道劑量降低到4.0X10"至5.0X1012 (原子/cm2)。此外，當(dāng)閾值電壓是0.48V時，在不進(jìn)行使用鉿的功 函數(shù)控制的情況下，通過反向窄溝道效應(yīng)獲得的閾值電壓降低量是 0.065V，然而，在進(jìn)行使用鉿的功函數(shù)控制的情況下，該閾值電壓可 降低至0.03V。在P溝道晶體管的情況下，當(dāng)進(jìn)行使用鉿的功函數(shù)控制 的情況下，與不進(jìn)行使用鉿的功函數(shù)控制的情況相比，可將溝道劑量 降低到4.5X 1012至11.0X 1012(原子/ cm2)。此外，當(dāng)閾值電壓是0.48V 時，在不進(jìn)行使用鉿的功函數(shù)控制的情況下，通過反向窄溝道效應(yīng)獲 得的閾值電壓降低量是0.005V，然而，在進(jìn)行使用鉿的功函數(shù)控制的 情況下，該閾值電壓可降低到0.020V。
對于I/O晶體管所必需的閾值電壓是0.5V。在具有3.0nm柵極絕 緣膜厚度的1.8V I/O晶體管的情況下，通過使用等于核心晶體管的鉿 沉積量(1.0X1014 (原子/cm2))以及通過使用用于獲得與核心晶體 管的相等的0.39V閾值電壓的溝道劑量，該閾值電壓增加了 O.llV，這 對應(yīng)于柵極絕緣膜的厚度增加量，從而獲得0.50V的閾值電壓，如圖 5A和5B中所示。
3.3V I/O晶體管具有7.0nm的柵極絕緣膜厚度。在這種情況下， 通過使用等于核心晶體管的沉積量(1.0X1014 (原子/cm2))，以及 通過使用用于獲得與核心晶體管的相等的0.30V閾值電壓的溝道劑量， 閾值電壓增加了 0.20V，這對應(yīng)于柵極絕緣膜的厚度增加量，從而獲得 了0.50V的閾值電壓，如圖5A和5B中所示。
這些I/O晶體管的目標(biāo)閾值電壓和溝道劑量也于圖9中示出。
以這種方式，確定鉿沉積量和必需的溝道劑量，并且此外，可指 定能共用溝道摻雜的晶體管。具體地，根據(jù)該實(shí)施例構(gòu)成SoC的每個
19
晶體管所必需的閾值電壓、將沉積在每個晶體管柵極絕緣膜表面上的 鉿(Hf)量以及每個晶體管的溝道劑量共同于圖IO中示出。
所有晶體管具有相同的Hf量。對于N溝道晶體管存在三種類型 的溝道劑量。這些溝道劑量中，1.0X1012 (原子/cm2)的溝道劑量由 具有低閾值電壓(VTLN-0.30V)的核心晶體管和3.3V I/O晶體管
(VT3.3N=0.30V)共用，5.3X1012 (原子/cm2)的溝道劑量由具有中 間閾值電壓(VTMN二0.39V)的核心晶體管和存儲晶體管以及1.8VI/0 晶體管(VT1.8V=0.30V)共用，以及1.0X1013 (原子/cm2)的溝道 劑量由具有高閾值電壓(VTHNK).48V)的核心晶體管和存儲晶體管共 用。對于P溝道晶體管也存在三種類型的溝道劑量。這些溝道劑量當(dāng) 中，7.0 X 1011 (原子/ cm2 )的溝道劑量由具有低閾值電壓
(VTLN=-0.30V)的核心晶體管和3.3V I/O晶體管(VT3.3P=-0.30V) 共用，5.5X1012 (原子/cm2)的溝道劑量由具有中間閾值電壓
(VTMP=-0.39V)的核心晶體管和存儲晶體管以及1.8V I/O晶體管
(VT1.8V二0.50V)共用，以及1.0X1013 (原子/cm2)的溝道劑量由 具有高閾值電壓(VTHP;0.48V)的核心晶體管和存儲晶體管共用。
以下，將參考附圖詳細(xì)描述使用以上述方式確定的制造參數(shù)的制 造SoC的流程。
圖IIA至圖14B是用于說明制造工藝流程的橫截面圖，示出了從
關(guān)于用作半導(dǎo)體襯底的硅襯底的元件隔離工藝到形成晶體管電極的草 圖。在每一附圖中，僅示出了一個N溝道晶體管和一個P溝道晶體管。 然而，應(yīng)當(dāng)注意，事實(shí)上，在相同硅襯底上形成具有必需的柵極寬度 和長度以及必需的柵極絕緣膜厚度的多個晶體管。示出于圖IO中示出 的所有14種晶體管是易于理解的，但是為簡化對附圖的描述，在圖11A 至14B中僅典型性的示出具有低閩值電壓的核心晶體管，并且在必要 時描述其它類型的晶體管。
如圖11A中所示，在硅襯底100上，形成包括氧化膜101和氮化 膜102的元件隔離絕緣膜105。與絕緣膜105的元件隔離區(qū)對應(yīng)的部分 被選擇性去除，并且將剩余絕緣膜用作掩模對襯底100進(jìn)行蝕刻，從 而形成元件隔離溝槽106。使用諸如氧化硅膜的絕緣膜填充溝槽106，并對其進(jìn)行化學(xué)機(jī)械拋 光(CMP)，從而形成如圖11B中所示的元件隔離絕緣膜110。結(jié)果， 其中將形成晶體管的元件形成區(qū)通過通常所說的淺溝槽隔離(STI)隔離。在具有通過STI獲得的元件隔離絕緣膜110的襯底100的整個表 面上，如圖11C中所示，形成犧牲氧化膜112和光致抗蝕劑膜113，并 且對光致抗蝕劑膜113進(jìn)行選擇性蝕刻工藝。如圖10中所示，將被去 除的部分是與其中將形成具有低閾值電壓的N溝道核心晶體管和N溝 道3.3V I/O晶體管的元件形成區(qū)對應(yīng)的部分。之后，通過將剩余光致 抗蝕劑膜113用作掩模，進(jìn)行硼雜質(zhì)的離子注入以便形成P阱區(qū)115。 此外，以圖10中所示劑量進(jìn)行硼雜質(zhì)的離子注入(即，溝道摻雜)以 便形成溝道摻雜區(qū)117。去除光致抗蝕劑膜113，并且選擇性形成新的光致抗蝕劑膜(未示 出)。沒有被新的光致抗蝕劑膜覆蓋的部分與其中將形成中間閾值電 壓N溝道核心和存儲晶體管的元件形成區(qū)以及其中將形成N溝道1.8V 1/0晶體管的元件形成區(qū)相對應(yīng)。通過將光致抗蝕劑膜用作掩模，關(guān)于 這些晶體管進(jìn)行用于P阱區(qū)和溝道摻雜區(qū)的離子注入。再次執(zhí)行該工 藝流程，并且關(guān)于其中將形成高閾值電壓N溝道核心和存儲晶體管的 元件形成區(qū)，進(jìn)行P阱區(qū)和溝道摻雜區(qū)的離子注入。接下來，如圖11D中所示，再次涂覆并形成光致抗蝕劑膜120， 并且去除與其中將形成低閾值電壓P溝道核心晶體管和P溝道3.3V I/O 晶體管的元件形成區(qū)相對應(yīng)的部分。之后，進(jìn)行磷雜質(zhì)的離子注入以
便形成N阱區(qū)125，以及進(jìn)行砷雜質(zhì)的離子注入以便形成溝道摻雜區(qū)127。使用于圖10中示出的溝道劑量。之后，去除光致抗蝕劑膜120，通過選擇性形成新的光致抗蝕劑膜， 進(jìn)行用于形成中間閾值電壓P溝道核心和存儲晶體管以及P溝道1.8V 1/0晶體管的阱區(qū)和溝道摻雜區(qū)的離子注入(未示出)。之后，通過選 擇性形成新的光致抗蝕劑膜，進(jìn)行用于高閾值電壓P溝道核心和存儲 晶體管的阱區(qū)和溝道摻雜區(qū)的離子注入。由此，完成晶體管所必需的阱區(qū)和溝道摻雜區(qū)的離子注入。這種 情況下，事實(shí)上對14種晶體管進(jìn)行的離子注入的掩模形成工藝次數(shù)降 低至6，這是常規(guī)情況下的一半，并由此在很大程度上降低制造工藝的 數(shù)目。之后，對襯底100的表面進(jìn)行清洗，并如圖12A中所示，在整個 表面上形成厚度為2.0nm的柵極絕緣膜130。 1.8V I/O晶體管和3.3V I/O 晶體管的柵極絕緣膜厚度分別為2.0nm和7.0nm。關(guān)于這些晶體管，在 對核心和存儲晶體管執(zhí)行掩模工藝之后，再生柵極絕緣膜。將氮氧化 硅膜用作柵極絕緣膜。因此，首先通過熱氧化在襯底100的表面上形 成氧化硅膜，然后進(jìn)行等離子滲氮工藝。由此，形成每個晶體管所必 需的柵極絕緣膜。之后，根據(jù)本發(fā)明，以如圖9中所示的量通過原子層沉積(ALD) 將鉿沉積在柵極絕緣膜的整個表面上(圖12A)。可通過CVD方法或 者濺射方法進(jìn)行該沉積。多晶硅層通過CVD方法形成在柵極絕緣膜的整個表面上，該表面 上沉積鉿，并進(jìn)行構(gòu)圖，從而形成每一晶體管的硅柵電極135(圖12B)。 由此，在該實(shí)施例中，通過將鉿沉積到柵極絕緣膜上導(dǎo)致的閾值電壓 增加用于進(jìn)行基于柵極結(jié)構(gòu)的功函數(shù)控制。
接下來，將進(jìn)行每一晶體管的源極/漏極區(qū)形成工藝。在該實(shí)施 例中，為了進(jìn)行每一晶體管的閾值電壓的精細(xì)調(diào)整，使用表現(xiàn)出與溝 道摻雜區(qū)117相同的導(dǎo)電類型的雜質(zhì)進(jìn)一步進(jìn)行至該溝道區(qū)中的選擇性離子注入，這就是通常所說的袖珍注入(pocket implantation)。換句話說，如上所述，每一晶體管的閾值電壓主要基于溝道劑量 和沉積在柵極絕緣膜上的鉿量來控制，但是事實(shí)上，必然的是，該劑 量和沉積量可變化。此外，在一些情況下不能精確確定用于獲得所需 閾值電壓的溝道劑量和鉿沉積量的組合。因此，通過袖珍注入精確調(diào) 整閾值電壓。注入量通常通過由來自經(jīng)驗(yàn)和原型的反饋獲得。在袖珍注入中，如圖12C中所示，每個P溝道晶體管的形成區(qū)覆 蓋有作為掩模的光致抗蝕劑膜140，以及從傾斜方向使用硼作為雜質(zhì)進(jìn) 行阱區(qū)115中的離子注入。在該實(shí)施例中，N溝道I/0晶體管也覆蓋有 掩模(未示出)。具體地，以相同量進(jìn)行用于核心和存儲晶體管的袖 珍注入，但是以稍微不同的方式進(jìn)行關(guān)于每一1/0晶體管的閾值電壓的 精細(xì)調(diào)整，從而改變了每一晶體管的袖珍注入量。在進(jìn)行袖珍注入之后，如圖13A中所示，通過再次使用光致抗蝕 劑膜140作為掩模，進(jìn)行砷的離子注入，并且形成N溝道核心和存儲 晶體管中每一個的源極/漏極延伸區(qū)150。之后，去除抗蝕劑膜140， 選擇性形成新的抗蝕劑膜以形成掩模層，以及進(jìn)行用于每一 I/O晶體管 的袖珍注入和源極/漏極延伸區(qū)形成(未示出)。之后，如圖13B中所示，N溝道晶體管覆蓋有掩模層(未示出)， 并且關(guān)于P溝道核心晶體管、存儲晶體管和I/0晶體管，以參考圖13A 描述的相同的方式，進(jìn)行袖珍注入和源極/漏極延伸區(qū)153的形成。 之后，在每一晶體管的柵極側(cè)表面上形成側(cè)壁絕緣膜155。
當(dāng)然，當(dāng)不必通過袖珍注入進(jìn)行閾值電壓的精細(xì)調(diào)整時，省略袖 珍注入。替換地，可僅對晶體管的一部分通過袖珍注入進(jìn)行閾值電壓 的精細(xì)調(diào)整。如圖13C中所示，形成光致抗蝕劑膜160作為掩模層以便覆蓋每 一P溝道晶體管的形成區(qū)，并且進(jìn)行砷的離子注入，從而形成每個N 溝道晶體管的N型源極/漏極區(qū)165。關(guān)于核心晶體管、存儲晶體管以 及I/O晶體管的形成工藝同時進(jìn)行。對于每個P溝道晶體管的源極/漏極區(qū)，如圖13D中所示，每個 N溝道晶體管覆蓋有掩模層，并且進(jìn)行硼的離子注入(未示出)，從 而形成P型源極/漏極區(qū)170。之后，如圖14A中所示，所需的金屬如鈦、鈷或鎳沉積在整個表 面上，并進(jìn)行熱處理以在每一晶體管的源極/漏極區(qū)165和170的表 面上形成金屬硅化物層180。注意，硅化物層可以形成在多晶硅柵電極 (未示出)的表面上。之后，如圖14B中所示，在整個表面上形成諸如氧化硅膜的層間 絕緣膜185，并打開用于每一晶體管的接觸孔，并在鎢等上形成金屬接 觸插塞電極190。如上所述，SoC，其包括每一個都具有不同柵極寬度、相同柵極 絕緣膜厚度和基本相同閾值電壓的晶體管；每一個都具有相同柵極寬 度、相同柵極絕緣膜厚度和不同閾值電壓的晶體管；以及每一個都具 有與絕緣膜差異對應(yīng)的閾值電壓的晶體管，該SoC以較少的工藝數(shù)目 制造。注意，在該實(shí)施例中，至柵極絕緣膜的鉿(Hf)沉積用于基于柵 極結(jié)構(gòu)使用功函數(shù)控制的閾值電壓控制方法。作為將使用的金屬，不
只可使用Hf，也可使用Zr、 Al、 La、 Pr、 Y、 Ti、 Ta和W多種中的一 種或組合。而且，除了僅使用沉積金屬的控制方法之外，還可采用能 獲得相同效果的功函數(shù)控制方法。例如，當(dāng)HfSiON膜用作柵極絕緣膜 以及全硅化的Ni3Si用作柵電極材料時，獲得約0.3V的閾值電壓增加。 當(dāng)將全硅化的NiSi2用作P溝道晶體管的柵電極材料時，獲得約一0.35V 的閾值電壓漂移。當(dāng)將HfSiON膜用作柵極絕緣膜以及將全硅化的 TaSiN用作N溝道晶體管的柵電極材料時，獲得約0.35V的閾值電壓 增加。當(dāng)全硅化的TiSiN用作P溝道晶體管的柵電極材料時，獲得約 一0.35V的閾值電壓漂移。此外，可進(jìn)行僅通過柵電極進(jìn)行的功函數(shù)控 制，而不需在柵極絕緣膜上沉積金屬。例如，當(dāng)通過采用其中將5.0X 1015 (原子/cm2)的磷注入到N溝道晶體管的多晶硅柵電極中、然后 在其上沉積Ni并進(jìn)行熱處理以完全硅化整個柵電極的全硅化工藝形成 NiSi電極時，該閾值電壓增加約0.3V。當(dāng)將5.0X1015 (原子/cm2) 的硼注入到P溝道晶體管的多晶硅柵電極中，然后通過全硅化工藝形 成NiSi電極時，閾值電壓漂移約為一0.4V。盡管結(jié)合其幾個優(yōu)選實(shí)施例描述了本發(fā)明，但是很明顯，本發(fā)明 不限于上述實(shí)施例，并且在不背離本發(fā)明的范圍和主旨下可進(jìn)行修改 和變化。
權(quán)利要求
1.一種半導(dǎo)體器件，其包括在半導(dǎo)體襯底中形成的多個晶體管，所述晶體管包括溝道寬度相互不同的第一和第二晶體管，所述第一和第二晶體管具有以基本相等的雜質(zhì)量摻雜的各自的溝道區(qū)，并進(jìn)一步具有分別為所述第一和第二晶體管提供預(yù)定的功函數(shù)的各自的柵極結(jié)構(gòu)，由此，盡管所述第一晶體管的溝道寬度與所述第二晶體管不同，所述第一和第二晶體管的閾值電壓也近似相等。
2. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述第一和第二晶體管中的每一個的柵極結(jié)構(gòu)包括在柵極絕緣膜上除了柵電極之外的金屬 沉積和由金屬形成的柵電極中的至少一個。
3. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述第一和第二晶體 管的閾值電壓近似相等的范圍等于或小于0.03V。
4. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述第一和第二晶體 管中的每一個是N溝道型，并且摻雜到所述第一和第二晶體中每一個 的溝道區(qū)中的雜質(zhì)量不多于1.1X10"原子/cm2。
5. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述第一和第二晶體 管中的每一個是P溝道型，并且摻雜到所述第一和第二晶體管中每一 個的溝道區(qū)中的雜質(zhì)量不多于1.4乂1013原子/cm2。
6. 如權(quán)利要求l所述的半導(dǎo)體器件，其中，所述第一和第二晶體 管中的每一個是N溝道型，并且所述多個晶體管還包括溝道寬度相互 不同的第三和第四晶體管，第三和第四晶體管中的每一個是P溝道型， 所述第三和第四晶體管具有以基本相等的雜質(zhì)量摻雜的各自的溝道 區(qū)，并進(jìn)一步具有分別為所述第三和第四晶體管提供預(yù)定功函數(shù)的各 自的柵極結(jié)構(gòu)，由此，盡管所述第三晶體管的溝道寬度與所述第四晶 體管不同，第三和第四晶體管的閾值電壓也近似相等，摻雜到所述第 一和第二晶體管中每一個的溝道區(qū)中的雜質(zhì)量不多于1.1X10"原子/ cm2，并且摻雜到所述第三和第四晶體管中每一個的溝道區(qū)中的雜質(zhì)量 不多于1.4Xl(^3原子/cm2。
7. 如權(quán)利要求6所述的半導(dǎo)體器件，其中沉積在柵極絕緣膜上的 金屬選自由Hf、 Zr、 Al、 La、 Pr、 Y、 Ti、 Ta、和W構(gòu)成的組；以及 將沉積的金屬量是4X 1013至1.3 X 1014原子/ cm2。
8. —種半導(dǎo)體器件，其包括 邏輯功能塊，其包括第一核心晶體管；以及 存儲功能塊，其包括第一存儲晶體管，其中所述第一核心晶體管和所述第一存儲晶體管中的每一個在閾值電 壓方面受柵極結(jié)構(gòu)的功函數(shù)控制，所述柵極結(jié)構(gòu)是在柵極絕緣膜上除 了柵電極之外的金屬沉積和由金屬形成的柵電極中的至少一個；以及所述第一核心晶體管和所述第一存儲晶體管在柵極引發(fā)漏極泄漏 (GIDL)特性方面基本相同。
9. 如權(quán)利要求8所述的半導(dǎo)體器件，還包括I/0功能塊，其包括 第一 I/O晶體管，其柵極絕緣膜厚度與所述第一核心晶體管和所述第一 存儲晶體管中的每一個都不同，所述第一1/0晶體管在閾值電壓方面受 柵極結(jié)構(gòu)的功函數(shù)控制，所述柵極結(jié)構(gòu)是在柵極絕緣膜上除了柵電極 之外的金屬沉積和由金屬形成的柵電極中的至少一個，并且所述第一 I/O晶體管在GIDL特性方面與所述第一核心晶體管和所述第一存儲晶 體管中的每一個都基本相等。
10. 如權(quán)利要求8所述的半導(dǎo)體器件，其中邏輯功能塊還包括第 二核心晶體管；所述第二核心晶體管在閾值電壓方面受柵極結(jié)構(gòu)的功 函數(shù)控制，所述柵極結(jié)構(gòu)以在柵極絕緣膜上除了柵電極之外的金屬沉 積和由金屬形成的柵電極中的至少一個為外殼，并且在GIDL特性方面與所述第一核心晶體管不同。
11. 如權(quán)利要求IO所述的半導(dǎo)體器件，其中所述第一核心晶體管 和所述第二核心晶體管中每一個的溝道寬度都大于所述第一存儲晶體 管。
12. 如權(quán)利要求9所述的半導(dǎo)體器件，其中所述第一 I/O晶體管的柵極絕緣膜厚度大于所述第一核心晶體管和所述第一存儲晶體管中的 每一個。
13. —種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括具有第一溝道寬度的第一晶體管和具有不同于所述第一溝道寬度的第二溝道寬 度的第二晶體管，所述的制造半導(dǎo)體器件的方法包括形成所述第一晶體管和所述第二晶體管，其中所述形成第一晶體管和第二晶體管包括將基本相同量的雜質(zhì)注入到所述第一晶體管和所述第二晶體管中 每一個的溝道區(qū)中；以及對于所述第一晶體管和所述第二晶體管中的每一個形成柵極結(jié) 構(gòu)，關(guān)于所述第一晶體管和所述第二晶體管中每一個的溝道區(qū)，所述 柵極結(jié)構(gòu)根據(jù)功函數(shù)控制進(jìn)行閾值電壓控制。
14. 如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，其中所述形成 柵極結(jié)構(gòu)包括，在所述第一晶體管和所述第二晶體管中每一個的柵極 絕緣膜上沉積預(yù)定金屬之后形成硅柵電極，和在所述第一晶體管和所 述第二晶體管中每一個的柵極絕緣膜上形成含有全硅化柵電極的金屬柵電極中的至少一個。
15. 如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，其中所述半導(dǎo)體器件還包括具有與所述第一晶體管和所述第二晶體管 中每一個不同的柵極絕緣膜厚度的第三晶體管，所述的制造半導(dǎo)體器件的方法還包括形成所述第三晶體管， 其中所述形成第三晶體管包括將與注入到所述第一晶體管和所述第二晶體管中的任一個的溝道區(qū)中的雜質(zhì)量基本相同的雜質(zhì)量注入到所述第三晶體管的溝道區(qū)中； 形成具有所需厚度的柵極絕緣膜；以及形成根據(jù)功函數(shù)控制進(jìn)行閾值電壓控制的柵極結(jié)構(gòu)。
16. 如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，其中 所述半導(dǎo)體器件還包括溝道寬度基本上等于所述第一晶體管的溝道寬度并且閾值電壓與所述第一晶體管的閾值電壓不同的第四晶體 管，所述的制造半導(dǎo)體器件的方法還包括形成所述第四晶體管其中所述形成第四晶體管包括將與注入到第一晶體管的溝道區(qū)的雜質(zhì)量不同的雜質(zhì)量注入到所 述第四晶體管的溝道區(qū)；以及形成根據(jù)功函數(shù)控制進(jìn)行閾值電壓控制的柵極結(jié)構(gòu)。
17. —種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括具有第一 晶體管、第二晶體管和第三晶體管的邏輯功能塊，具有第四晶體管的存儲功能塊，以及具有第五晶體管的i/o塊，所述制造半導(dǎo)體器件的方法包括對所述第一晶體管和所述第五晶體管以第一劑量進(jìn)行溝道摻雜； 對所述第二晶體管和所述第四晶體管以第二劑量進(jìn)行溝道摻雜；對所述第三晶體管以第三劑量進(jìn)行溝道摻雜；以第一厚度形成所述第一晶體管、所述第二晶體管、所述第三晶體管和所述第四晶體管中每一個的柵極絕緣膜；以不同于所述第一厚度的第二厚度形成所述第五晶體管的柵極絕 緣膜；以及 通過在柵極絕緣膜上沉積預(yù)定金屬形成硅柵電極和在柵極絕緣膜 上形成含有全硅化柵電極的金屬柵電極中的至少一種，形成所述第一 晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管和所述 第五晶體管中每一個的柵極結(jié)構(gòu)。
18.如權(quán)利要求17所述的制造半導(dǎo)體器件的方法，其中所述存儲功能塊還包括第六晶體管；所述I/0塊還包括第七晶體管；以及所述的制造半導(dǎo)體器件的方法還包括對所述第四晶體管以所述第三劑量進(jìn)行溝道摻雜；對所述第七晶體管以所述第二劑量進(jìn)行溝道摻雜；以所述第一厚度形成所述第六晶體管的柵極絕緣膜；以所述第三厚度形成所述第七晶體管的柵極絕緣膜；以及通過在柵極絕緣膜上沉積預(yù)定金屬形成硅柵電極和在柵極絕緣膜上形成含有全硅化柵電極的金屬柵電極中的至少一種，形成所述第六晶體管和所述第七晶體管中每一個的柵極結(jié)構(gòu)。
19.如權(quán)利要求18所述的制造半導(dǎo)體器件的方法，其中所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四 晶體管和所述第六晶體管具有基本相同的第一閾值電壓；以及所述第五晶體管和所述第七晶體管具有不同于所述第一閾值電壓 的基本相同的第二閾值電壓。
全文摘要
一種半導(dǎo)體器件，其包括至少具有相互不同的溝道寬度的多個晶體管。通過使用用于每一個所述晶體管的基本相等的溝道劑量，以及使用將沉積在所述晶體管的柵極絕緣膜和/或每一個所述晶體管的柵電極材料上的預(yù)定金屬的功函數(shù)控制，即，關(guān)于每一個所述晶體管的溝道區(qū)，基于柵極結(jié)構(gòu)的功函數(shù)控制，將所述晶體管的閾值電壓設(shè)置為基本相等，其中柵極結(jié)構(gòu)指柵極絕緣膜和/或柵電極。
文檔編號H01L27/088GK101165900SQ200710167118
公開日2008年4月23日 申請日期2007年10月18日 優(yōu)先權(quán)日2006年10月18日
發(fā)明者中原寧, 今井清隆, 深瀨匡, 筒井元, 阿部倫久 申請人:恩益禧電子股份有限公司