專利名稱：淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種淺溝槽隔離結(jié)構(gòu)平坦化工藝 例如化學(xué)機械拋光工藝的拋光性能檢測方法。
背景技術(shù)：
半導(dǎo)體集成電路通常包含有源區(qū)和位于有源區(qū)之間的隔離區(qū)，這些隔離
區(qū)在制造有源器件之前形成。隨著半導(dǎo)體工藝進入深亞微米時代，0.18nm以 下器件的有源區(qū)隔離層已大多采用淺溝槽隔離工藝(STI)來制作。
現(xiàn)有的淺溝槽隔離結(jié)構(gòu)主要包括如下工藝步驟首先，在半導(dǎo)體基板上 依次形成墊氧化層腐蝕阻擋層和圖案化的光刻膠，并以圖案化的光刻膠為掩 膜，蝕刻墊氧化層、腐蝕阻擋層和半導(dǎo)體基板至一設(shè)定深度，形成淺溝槽。 接著，在淺溝槽的表面上形成襯氧化層；將絕緣物質(zhì)(如二氧化硅)填入淺溝槽 中，并覆蓋襯氧化層側(cè)壁和整個腐蝕阻擋層，形成隔離氧化層；然后，對填 入的隔離氧化層進行平坦化處理，如采用化學(xué)機械拋光工藝清除腐蝕阻擋層 上的隔離氧化層，最后，去除腐蝕阻擋層和墊氧化層。
在淺溝槽隔離結(jié)構(gòu)的制作工藝中，平坦化工藝是影響淺溝槽隔離結(jié)構(gòu)性 能的一個關(guān)鍵因素，目前，常用的平坦化工藝?yán)缁瘜W(xué)機械拋光工藝，對淺 溝槽隔離結(jié)構(gòu)化學(xué)機械拋光工藝性能的檢測主要是通過在線數(shù)據(jù)測量以及通 過掃描電子顯微鏡觀測拋光面的物理界面結(jié)構(gòu)，例如申請?zhí)枮?2123065的申請文件所描述的淺溝槽隔離結(jié)構(gòu)的制作方法，通過改進淺溝槽隔離結(jié)構(gòu)的形 成工藝中的化學(xué)機械拋光工藝，來提高淺溝槽隔離結(jié)構(gòu)終點檢測的穩(wěn)定度。但是，不同半導(dǎo)體器件以及不同的制作工藝對于淺溝槽隔離結(jié)構(gòu)的隔離 性能以及化學(xué)機械拋光工藝的性能具有不同的敏感度，僅僅依靠上述的在線 數(shù)據(jù)測量或者通過掃描電子顯微鏡觀測淺溝槽隔離結(jié)構(gòu)制作工藝中化學(xué)機械 拋光工藝拋光面的物理界面結(jié)構(gòu)并不能精確的了解淺溝槽隔離結(jié)構(gòu)的化學(xué)機 械拋光工藝對半導(dǎo)體器件性能的影響。發(fā)明內(nèi)容本發(fā)明解決的問題是現(xiàn)有技術(shù)通過在線數(shù)據(jù)測量或者檢測淺溝槽隔離結(jié) 構(gòu)化學(xué)機械拋光面的物理性能并不能了解淺溝槽隔離結(jié)構(gòu)的化學(xué)機械拋光工 藝對半導(dǎo)體器件性能的影響的缺陷。為解決上述問題，本發(fā)明提供了 一種淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，包括提供形成淺溝槽隔離結(jié)構(gòu)的晶圓，所述淺溝槽隔離結(jié)構(gòu)的隔離氧 化層進行過平坦化處理；在所述晶圓上制作集成電路；對所述晶圓進行晶圓 可接受性測試(Wafer acceptance test, WAT);纟艮據(jù)可接受性測試數(shù)據(jù)判斷淺 溝槽隔離結(jié)構(gòu)平坦化性能；選出淺溝槽隔離結(jié)構(gòu)平坦化性能不合格的晶圓。所述晶圓可接受性測試的測試數(shù)據(jù)為電性能測試數(shù)據(jù)。所述的電性能測試數(shù)據(jù)為源極和漏極之間的擊穿電壓。所述晶圓上制作的集成電路包括NMOS或者PMOS晶體管。所述集成電路為PMOS晶體管時，源極和漏極之間的擊穿電壓絕對值小 于7.1V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)平坦化性能不合格。所述集成電路為NMOS晶體管時，源極和漏極之間的擊穿電壓絕對值小于9.0V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)平坦化性能不合格。所述的平坦化處理工藝為化學(xué)機械拋光工藝。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點1 、本發(fā)明所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法在晶圓進入半導(dǎo)體 工藝的測試工藝之前進行電性能測試，檢測出淺溝槽隔離結(jié)構(gòu)平坦化性能不 合格的晶圓，及早發(fā)現(xiàn)不合格的晶圓，并可以及時改進淺溝槽隔離結(jié)構(gòu)平坦 化工藝，而且，在晶圓進入測試工藝提前進行電性能測試，挑選出不合格產(chǎn) 品，提高了出廠的晶圓的良率。


圖1是本發(fā)明淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法的工藝流程圖；圖2本發(fā)明對晶圓進行晶圓可接受性測試(Wafer acceptance test, WAT) 的測試數(shù)據(jù)與晶圓集成電路失效比率的關(guān)系圖；圖3為本發(fā)明在不同源極和漏極之間的擊穿電壓的區(qū)間內(nèi)，晶圓的個數(shù) 占晶圓總數(shù)的百分數(shù)；圖4為本發(fā)明源極和漏極之間的擊穿電壓的區(qū)間與淺溝槽隔離結(jié)構(gòu)的隔 離氧化層的厚度之間的關(guān)系。
具體實施方式
本發(fā)明的本質(zhì)在于提供一種提前發(fā)現(xiàn)淺溝槽隔離結(jié)構(gòu)平坦化工藝?yán)缁?學(xué)機械拋光工藝的工藝性能的方法，在已經(jīng)形成集成電路的晶圓進入正式測 試工藝之前，進行晶圓可接受性測試，并通過大量數(shù)據(jù)證明溝槽隔離結(jié)構(gòu)平坦化的工藝特性與晶圓可接受性測試的數(shù)據(jù)相關(guān)，挑選出溝槽隔離結(jié)構(gòu)平坦 化工藝不合格的晶圓，提高產(chǎn)品的良率。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖 對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā) 明能夠以很多不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不 違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施的限制。本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，參考附圖l所示，包括步驟S200，提供形成淺溝槽隔離結(jié)構(gòu)的晶圓，所述淺溝槽隔離結(jié)構(gòu)的 隔離氧化層已經(jīng)進行平坦化處理，所述淺溝槽隔離結(jié)構(gòu)的平坦化工藝?yán)缁?學(xué)機械拋光工藝；所述晶圓的淺溝槽隔離結(jié)構(gòu)的形成工藝為本技術(shù)領(lǐng)域的技 術(shù)人員熟知的任何現(xiàn)有工藝，由于淺溝槽隔離結(jié)構(gòu)用于隔離半導(dǎo)體器件的有 源區(qū)，而且可能會對有源區(qū)的器件形成產(chǎn)生一定的影響，因此，淺溝槽隔離 結(jié)構(gòu)的制作工藝為半導(dǎo)體制程中的一個關(guān)鍵工藝。但是，本發(fā)明的研究發(fā)現(xiàn)， 在淺溝槽結(jié)構(gòu)的深度確定的情況下，平坦化工藝?yán)缁瘜W(xué)機械拋光工藝的平 整度對最終形成的半導(dǎo)體器件的工藝性能有很大的影響，這是由于晶圓上存 在若干隔離結(jié)構(gòu)，在淺溝槽的深度確定的情況下，由于平坦化工藝?yán)缁瘜W(xué) 機械拋光工藝不同，不同隔離結(jié)構(gòu)的隔離氧化層的厚度可能有所不同，從而 對半導(dǎo)體器件的電性能產(chǎn)生影響，從而導(dǎo)致形成有集成電路的晶圓報廢。步驟S210，在所述晶圓上制作集成電路；所述晶圓上的集成電路是根據(jù) 工藝設(shè)計的需要進行的，包括存儲器、邏輯電路等各種晶體管以及金屬布線 等。在本發(fā)明的一個具體實施例中，所述晶圓上制作的集成電路包括NMOS或者PMOS晶體管。步驟S220,對所述晶圓進行晶圓可接受性測試(Wafer acceptance test, WAT);本發(fā)明對晶圓的可接受性測試是在晶圓進入最后的測試工藝之前進行 的，所述可接受性測試測試主要是測試晶圓的電性能，所述可接受性測試的 測試數(shù)據(jù)為電性能測試數(shù)據(jù)。所述的電性能測試數(shù)據(jù)包括例如源極和漏極之 間的擊穿電壓或者源極和漏極之間的飽和電流等。步驟S230,根據(jù)可接受性測試數(shù)據(jù)判斷淺溝槽隔離結(jié)構(gòu)化學(xué)機械拋光性 能；由于所述可接受性測試測試主要是測試晶圓的電性能，所述可接受性測 試的測試數(shù)據(jù)為電性能測試數(shù)據(jù)， 一般情況下，電性能測試的數(shù)據(jù)與淺溝槽 隔離結(jié)構(gòu)平坦化工藝?yán)缁瘜W(xué)機械拋光工藝的性能存在著 一 定的關(guān)系，在電 性能測試數(shù)據(jù)大于或者小于某一特定值的情況下，淺溝槽隔離結(jié)構(gòu)化學(xué)機械 拋光性能不合理。例如本發(fā)明的一個具體實施例中，所述集成電路為PMOS 晶體管時，源極和漏極之間的擊穿電壓絕對值小于7.1V時，所述晶圓的淺溝 槽隔離結(jié)構(gòu)化學(xué)機械拋光性能不合格。所迷集成電路為NMOS晶體管時，源 極和漏極之間的擊穿電壓絕對值小于9.0V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)化 學(xué)機械拋光性能不合格。步驟S240，選出淺溝槽隔離結(jié)構(gòu)平坦化性能不合格的晶圓。才艮據(jù)步驟S230 的電性能測試結(jié)果，即可選出淺溝槽隔離結(jié)構(gòu)平坦化性能不合格的晶圓。一 方面，及早發(fā)現(xiàn)不合格的晶圓，可以及時改進淺溝槽隔離結(jié)構(gòu)的平坦化工藝 例如化學(xué)機械拋光工藝，另一方面，在進入測試工廠之前，挑選出不合格產(chǎn) 品，提高了出廠的晶圓的良率。參考附圖2所示，為本發(fā)明對晶圓進行晶圓可接受性測試的測試數(shù)據(jù)與 晶圓集成電路失效比率的關(guān)系圖，圖中的橫坐標(biāo)即為測試出的電性能數(shù)據(jù)，附圖2中為晶圓中半導(dǎo)體器件的源極和漏極之間的擊穿電壓，縱坐標(biāo)為所述 晶圓失效的比率，圖中的每一個數(shù)據(jù)點都是對若干個晶圓中失效晶圓的數(shù)據(jù) 統(tǒng)計結(jié)果，也就是說，圖中的每一個數(shù)據(jù)點代表在所示的源極和漏極的擊穿 電壓的情況下，若干個晶圓中失效晶圓占晶圓總數(shù)的百分比，圖中所示的測試結(jié)果是對0.15um制程的PMOS晶體管的測試數(shù)據(jù)，從圖中可以看出，在源 極和漏極之間的擊穿電壓的絕對值較大的情況下，失效晶圓占晶圓總數(shù)的百 分比相對較小，隨著源極和漏極之間的擊穿電壓絕對值向較小方向移動，失 效晶圓占晶圓總數(shù)的百分比增大，在源極和漏極之間的擊穿電壓為-7.1V時， 某批晶圓的失效比率達到20%,在所有測試晶圓中失效比率最大。參考附圖3所示，圖中所示的測試結(jié)果是對0.15um制程的PMOS晶體管 的測試數(shù)據(jù)，線形圖為不同源極和漏極之間的擊穿電壓下晶圓個數(shù)的正態(tài)分 布圖，從線形圖可以看出，本實施例所測試的PMOS晶體管的源極和漏極之 間的擊穿電壓都在正態(tài)分布范圍內(nèi)，在現(xiàn)有技術(shù)中，認為晶體管的源極和漏 極之間的擊穿電壓在正態(tài)分布范圍的產(chǎn)品都是合格產(chǎn)品，沒有對晶體管的源 極和漏極之間的擊穿電壓分布與產(chǎn)品是否合格之間的關(guān)系做進一步的研究， 因此，產(chǎn)生了不合格產(chǎn)品。本發(fā)明對晶體管的源極和漏極之間的擊穿電壓分 布與產(chǎn)品是否合格之間的關(guān)系做進一步的研究，發(fā)現(xiàn)對于PMOS晶體管時， 源極和漏極之間的擊穿電壓絕對值小于7.1V時，所述晶圓的淺溝槽隔離結(jié)構(gòu) 化學(xué)機械拋光性能不合格。所述集成電路為NMOS晶體管時，源極和漏極之 間的擊穿電壓絕對值小于9.0V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)化學(xué)機械拋光 性能不合格。從附圖3的柱形圖為在不同源極和漏極之間的擊穿電壓的區(qū)間內(nèi)，晶圓 上形成的產(chǎn)品為PMOS晶體管時，晶圓的個數(shù)占晶圓總數(shù)的百分數(shù)，從圖中可以看出，本發(fā)明源極和漏極之間的擊穿電壓為-8V至-7.8V的范圍內(nèi)，晶圓 的個數(shù)占總數(shù)的百分數(shù)為16%,源極和漏極之間的擊穿電壓為-7.8V至-7.6V 的范圍內(nèi)，晶圓的個數(shù)占總數(shù)的百分數(shù)為63。/。，而源極和漏極之間的擊穿電 壓為-7.6V至-7.4V的范圍內(nèi)，晶圓的個數(shù)占總數(shù)的百分數(shù)為18%,雖然在源 極和漏極之間的擊穿電壓為-7.2V至-7.0V的范圍內(nèi)的晶圓仍然滿足晶圓個數(shù) 的正態(tài)分布圖，與本發(fā)明的圖2對應(yīng)，晶圓失效的比率已經(jīng)增大，源極和漏 極之間的擊穿電壓絕對值小于7.1V的PMOS晶體管的晶圓已經(jīng)是不合格產(chǎn) 品。因此，需要采用本發(fā)明所述的方法對晶圓進行進一步的性能測試，以挑 選出不合格產(chǎn)品。參考附圖4所示，為本發(fā)明源極和漏極之間的擊穿電壓的區(qū)間與淺溝槽 隔離結(jié)構(gòu)的隔離氧化層的厚度之間的關(guān)系，圖中分別為淺溝槽隔離結(jié)構(gòu)的隔 離氧化層的厚度為標(biāo)準(zhǔn)厚度、大于標(biāo)準(zhǔn)厚度以及小于標(biāo)準(zhǔn)厚度的情況下，源 極和漏極之間的擊穿電壓的數(shù)值。從圖中可以看出，在淺溝槽隔離結(jié)構(gòu)的隔 離氧化層的厚度大于標(biāo)準(zhǔn)厚度的情況下，源極和漏極之間的擊穿電壓的絕對 值較小，在-7.0￥至-7.2￥的范圍內(nèi)，與圖2相對應(yīng)，晶圓失效的幾率也較大。 在淺溝槽隔離結(jié)構(gòu)的隔離氧化層的厚度小于標(biāo)準(zhǔn)厚度的情況下，晶圓失效的 幾率較小。而圖中所述隔離氧化層的厚度與平坦化工藝?yán)缁瘜W(xué)機械拋光工 藝直接相關(guān)。因此，通過對器件的電性能進行測試，可以提前檢測出淺溝槽 隔離結(jié)構(gòu)平坦化工藝?yán)缁瘜W(xué)機械拋光工藝的性能。雖然本發(fā)明己以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改， 因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征在于，包括提供形成淺溝槽隔離結(jié)構(gòu)的晶圓，所述淺溝槽隔離結(jié)構(gòu)的隔離氧化層進行過平坦化處理；在所述晶圓上制作集成電路；對所述晶圓進行晶圓可接受性測試；根據(jù)可接受性測試數(shù)據(jù)判斷淺溝槽隔離結(jié)構(gòu)平坦化處理性能；選出淺溝槽隔離結(jié)構(gòu)平坦化處理不合格的晶圓。
2. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征 在于，所述晶圓可接受性測試的測試數(shù)據(jù)為電性能測試數(shù)據(jù)。
3. 根據(jù)權(quán)利要求2所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征 在于，所述的電性能測試數(shù)據(jù)為源極和漏極之間的擊穿電壓。
4. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征 在于，所述晶圓上制作的集成電路包括NMOS或者PMOS晶體管。
5. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征 在于，所述集成電路為PMOS晶體管時，源極和漏極之間的擊穿電壓絕對值 小于7.1V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)平坦化性能不合格。
6. 根據(jù)權(quán)利要求1所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，其特征 在于，所迷集成電路為NMOS晶體管時，源極和漏極之間的擊穿電壓絕對值 小于9.0V時，所述晶圓的淺溝槽隔離結(jié)構(gòu)平坦化性能不合格。
7. 根據(jù)權(quán)利要求1至6中任一項所述的淺溝槽隔離結(jié)構(gòu)平坦化性能檢測 方法，其特征在于，所述平坦化處理工藝為化學(xué)機械拋光工藝。
全文摘要
一種淺溝槽隔離結(jié)構(gòu)平坦化性能檢測方法，包括提供形成淺溝槽隔離結(jié)構(gòu)的晶圓，所述淺溝槽隔離結(jié)構(gòu)的隔離氧化層進行過平坦化處理；在所述晶圓上制作集成電路；對所述晶圓進行晶圓可接受性測試；根據(jù)可接受性測試數(shù)據(jù)判斷淺溝槽隔離結(jié)構(gòu)平坦化性能；選出淺溝槽隔離結(jié)構(gòu)平坦化性能不合格的晶圓。所述檢測方法可以及早發(fā)現(xiàn)不合格的晶圓，并可以及時改進淺溝槽隔離結(jié)構(gòu)平坦化工藝，而且，在晶圓進入測試工藝提前進行電性能測試，挑選出不合格產(chǎn)品，提高了出廠的晶圓的良率。
文檔編號H01L21/70GK101315901SQ200710041359
公開日2008年12月3日 申請日期2007年5月28日 優(yōu)先權(quán)日2007年5月28日
發(fā)明者劉閩鋒, 雯 周, 廖奇泊 申請人:中芯國際集成電路制造(上海)有限公司