專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件、尤其是包括場效應晶體管和半導體電阻元件的集成電路及其制造方法。
背景技術：
近幾年，采用以GaAs為首的化合物半導體的場效應晶體管(以下簡稱為FET(Field Effect Transistor))，廣泛應用于無線通信，尤其移動電話終端的功率放大器和RF開關等。該FET，一般是所謂“PHEMT(Pseudomorphic High Electron贗配高電子遷移率晶體管)的高頻特性優(yōu)良的器件。并且，F(xiàn)ET等有源元件、半導體電阻元件、金屬電阻元件以及電容器等無源元件進行集成的單片微波集成電路(MMIC)等半導體器件也已廣泛實際應用。在這一技術領域內，也和其他產業(yè)一樣，迫切需要工序更少的制造方法，需要簡化工藝。
在PHEMT中采用AlGaAs作為肖特基層的FET是常見的，采用表面能級密度比AlGaAs低的InGaP作為肖特基層的產品也正在研究。但是，在此情況下，為了抑制InGaP中所含的In和柵電極材料的熱所形成的互相擴散，采用高熔點金屬WSi等作為柵電極。這樣的例子在專利文獻1中也已敘述。
并且，采用InGaP作為半導體電阻元件的表面材料，能夠改善電流飽和特性，本發(fā)明人等在(日本)特愿2004-280227號公報中已在先申請了專利。
再者，關于采用InGaP的器件的元件隔離，也如專利文獻2所示，一般的方法是通過離子注入硼而進行元件隔離。
圖1A是采用過去的IgGaP層作為表面上露出的半導體層的半導體電阻元件的俯視圖，圖1B是同一半導體電阻元件的剖面圖(圖1A的X1-X1′線的剖面圖)，圖1C是同一半導體電阻元件的剖面圖(圖1A的Y1-Y1′線的剖面圖)。
在該半導體電阻元件中，在半絕緣性GaAs襯底101上形成了外延層109，外延層109包括緩沖層102、由非摻雜型InGaAs構成的溝道層103、由AlGaAs構成的間隔層104、δ摻雜層105、AlGaAs層106、InGaP肖特基層107以及由n型GaAs構成的接觸層8。
在半導體電阻元件兩端的接觸層108上，形成了例如由Au/Ge/Ni合金構成的歐姆電極110，位于其間的半導體電阻元件的其他部分上，肖特基層107在表面露出，形成高阻化。這時，元件隔離區(qū)112是利用硼從肖特基層107進行離子注入而形成的。在該電阻元件上利用SiN或SiO2所構成的絕緣膜(圖外)進行覆蓋，利用該絕緣膜層來保護器件。
以下說明過去的半導體電阻元件的制造方法。圖2A～圖2D是表示半導體電阻元件的制造方法的剖面圖。
首先，如圖2A所示，在半絕緣性GaAs襯底101上，依次形成了緩沖層102、由非摻雜型InGaAs構成的溝道層103、由AlGaAs構成的間隔層104、δ摻雜層105、AlGaAs層106、InGaP肖特基層107以及由n型GaAs構成的接觸層108。在此，將從緩沖層102到接觸層108的半導體層總稱為外延層109。
以下，如圖2B所示，在外延層109上形成光致抗蝕劑圖形116，去除作為電阻的部分以外的接觸層108。然后，離子注入硼，在表面上露出了InGaP肖特基層107的外延層109上形成元件隔離區(qū)112。
然后，如圖2C所示，將光致抗蝕劑掩膜制作成圖形，形成光致抗蝕劑圖形120，使接觸層108的一部分形成開口，對該開口部的接觸層108，以肖特基層107為阻擋層進行選擇性干蝕刻或濕蝕刻，即選擇性地蝕刻開口部的接觸層108。
最后，如圖2D所示，利用蒸發(fā)淀積法在接觸層108上例如形成Au/Ge/Ni合金薄膜，通過剝離(lift-off)來形成歐姆電極110。這樣形成為通過布線而能夠與其他器件相連接的半導體電阻元件。
(日本)特開2004-260054號公報[專利文獻2](日本)特開2003-197558號公報但是，對于用InGaP層作為在表面上露出的半導體層的半導體電阻元件，利用一般的離子注入來進行元件隔離時，產生以下問題。
圖3是表示具有元件隔離距離10μm的元件隔離區(qū)的半導體電阻元件中的、漏電流與施加電壓的關系的圖。圖4是表示從圖3取得的元件隔離耐壓為縱軸、元件隔離距離為橫軸的兩者的關系的圖。
如圖4的虛線所示，過去的元件隔離方法中在100V以下的元件隔離耐壓下出現(xiàn)飽和趨勢，很難說能夠獲得包括浪涌耐壓也充分的元件隔離。
一般，考慮在面向RF的開關MMIC中，與外部相連接的焊盤和FET的柵電極通過由半導體電阻元件構成的柵電阻進行連接的情況。在這種情況下要求高的元件隔離耐壓和浪涌耐壓。
發(fā)明內容
本發(fā)明是用于解決上述問題的方案，其目的在于提供一種半導體器件及其制造方法，該半導體器件包括用InGaP層作為在表面露出的半導體層的半導體電阻元件，能夠提高元件隔離耐壓。
為了達到上述目的，本發(fā)明的半導體器件，其特征在于具有有源文件，包括溝道層、以及形成在上述溝道層上且由非摻雜的InGaP構成的肖特基層；以及半導體電阻元件，包括利用元件隔離區(qū)與上述有源元件隔離的上述肖特基層和溝道層的一部分；上述電阻元件和有源元件形成在同一襯底上；在上述元件隔離區(qū)，上述肖特基層被去除。在此，優(yōu)選上述有源元件是場效應晶體管。并且，在上述半導體電阻元件的不起到電阻功能的非導電性部分中，優(yōu)選去除上述肖特基層。再者，優(yōu)選上述元件隔離區(qū)通過硼離子注入來形成。
若采用該結構，則如圖4中作為本發(fā)明結果而表示的那樣，在包括用InGaP作為在表面露出的半導體層的半導體電阻元件的半導體器件中，能夠提高元件隔離耐壓。
并且，本發(fā)明的半導體器件的制造方法，該半導體器件具有形成在同一襯底上的有源元件和半導體電阻元件，其特征在于包括以下工序疊層工序，在襯底上依次疊層溝道層、由非摻雜的InGaP構成的肖特基層和接觸層；隔離工序，去除上述接觸層的一部分去除直到上述肖特基層露出為止，將上述接觸層隔離成形成有上述有源元件的部分的第1接觸層和形成有上述半導體電阻元件的部分的第2接觸層；肖特基層去除工序，去除通過上述去除而露出的肖特基層；以及接觸層去除工序，同時去除上述第1接觸層和第2接觸層的一部分。這里，優(yōu)選上述有源元件是場效應晶體管，在上述接觸層去除工序中，對第1接觸層進行用于形成柵電極的切口蝕刻。
若采用該半導體器件的制造方法，則用很少的工序就能夠蝕刻InGaP層，所以，能容易地在同一襯底上用高的元件隔離制造出采用InGaP的FET和采用InGaP的半導體電阻元件。
發(fā)明的效果如下如以上說明的那樣，若采用本發(fā)明，則能夠在與具有由InGaP層構成的肖特基層的FET相同的襯底上，形成用InGaP層作為在表面露出的半導體層的半導體電阻元件，而且，能夠提高它們的元件隔離耐壓。其結果，能夠減少表面能級的影響，能低成本地實現(xiàn)驅動、控制高頻大功率器件。所以，該技術尤其能夠用于移動電話終端等。
圖1A是過去的半導體器件中的半導體電阻元件的俯視圖。
圖1B是同一半導體電阻元件的剖面圖(圖1A的X1-X1′線的剖面圖)。
圖1C是同一半導體電阻元件的剖面圖(圖1A的Y1-Y1′線的剖面圖)。
圖2A是表示過去的半導體器件的半導體電阻元件的制造方法的剖面圖。
圖2B是表示同一半導體電阻元件的制造方法的剖面圖。
圖2C是表示同一半導體電阻元件的制造方法的剖面圖。
圖2D是表示同一半導體電阻元件的制造方法的剖面圖。
圖3是表示漏電流與施加電壓的關系的圖。
圖4是表示元件隔離耐壓與元件隔離距離的關系的圖。
圖5A是表示本發(fā)明第1實施方式的半導體器件中的半導體電阻元件的結構的俯視圖。
圖5B是表示同一半導體電阻元件的剖面圖(圖5A的X1-X1′線的剖面圖)。
圖5C是表示同一半導體電阻元件的剖面圖(圖5A的Y1-Y1′線的剖面圖)。
圖6A是表示本發(fā)明第1實施方式的半導體器件的制造方法的半導體電阻元件的剖面圖。
圖6B是表示同一半導體器件制造方法的半導體電阻元件的剖面圖。
圖6C是表示同一半導體器件制造方法的半導體電阻元件的剖面圖。
圖6D是表示同一半導體器件制造方法的半導體電阻元件的剖面圖。
圖7A是表示本發(fā)明第2實施方式的半導體器件中的半導體電阻元件和FET的結構的俯視圖。
圖7B是表示同一半導體電阻元件和FET的結構的剖面圖(圖7A的X1-X1′線的剖面圖)。
圖7C是同一半導體器件的電路圖。
圖8A是表示本發(fā)明第2實施方式的半導體器件的制造方法的半導體器件的剖面圖。
圖8B是表示同一半導體器件制造方法的半導體器件的剖面圖。
圖8C是表示同一半導體器件制造方法的半導體器件的剖面圖。
圖8D是表示同一半導體器件制造方法的半導體器件的剖面圖。
圖8E是表示同一半導體器件制造方法的半導體器件的剖面圖。
圖8F是表示同一半導體器件制造方法的半導體器件的剖面圖。
圖8G是表示同一半導體器件制造方法的半導體器件的剖面圖。
具體實施例方式
以下參照附圖，詳細說明本發(fā)明實施方式中的半導體器件及其制造方法。
以下參照附圖，詳細說明本發(fā)明第1實施方式。
圖5A是表示本發(fā)明第1實施方式的半導體器件中的作為無源元件的半導體電阻元件的結構的俯視圖；圖5B是表示同一半導體電阻元件的剖面圖(圖5A的X1-X1′線的剖面圖)；圖5C是表示同一半導體電阻元件的剖面圖(圖5A的Y1-Y1′線的剖面圖)。
在該半導體電阻元件中，在由半絕緣性GaAs構成的半絕緣性GaAs襯底1上，依次形成了以下膜層用于緩和以后生長的外延層和半絕緣性GaAs襯底1的晶格不匹配的、由厚度1μm的非摻雜GaAs和厚度100nm的非摻雜AlGaAs構成的緩沖層2；由厚度20nm的非摻雜In0.2Ga0.8As構成，截流子移動的溝道層3；厚度5nm的非摻雜Al0.25Ga0.75As構成的間隔層4；作為n型雜質離子的Si以摻雜量為5×1012Cm-2僅一個原子層平面摻雜而成的載流子供給層5；厚度20nm的非摻雜Al0.25Ga0.75As層6；由厚度10nm的非摻雜In0.48Ga0.52P構成的肖特基層7；由厚度50nm的n+-GaAs構成的接觸層8。在此，從緩沖層2到接觸層8的半導體層總稱為外延層9。
在半導體電阻元件兩端的接觸層8上，形成了例如由Au/Ge/Ni的合金構成的歐姆電極10，在位于其間的半導體電阻元件的其他部分，由InGaP構成的肖特基層7在表面露出，形成高電阻化。在作為電阻使用的部位以外的區(qū)內，去除肖特基層7，例如，AlGaAs層6在表面露出。然后，元件隔離區(qū)12例如利用硼從AlGaAs層6進行離子注入而形成。而且，在作為電阻使用的部位以外的區(qū)內在表面露出的半導體層并不僅限于AlGaAs層6，例如也可以再進行蝕刻，而是緩沖層2。在該電阻元件上利用SiN或SiO2所構成的絕緣膜(圖外)進行覆蓋，利用該絕緣膜層來保護器件。
以下參照附圖，說明半導體器件的制造方法。圖6A～圖6D是半導體器件的制造方法的半導體電阻元件的剖面圖。
首先，如圖6A所示，在半絕緣性GaAs襯底1上，依次形成緩沖層2、由非摻雜型InGaAs構成的溝道層3、由AlGaAs構成的間隔層4、δ摻雜層5、AlGaAs層6、InGaP肖特基層7以及由n型GaAs構成的接觸層8。在此，將從緩沖層2到接觸層8的半導體層總稱為外延層9。
以下，如圖6B所示，在外延層9上形成光致抗蝕劑圖形16，去除作為電阻的部分以外的接觸層8。然后，對通過去除接觸層8而露出到表面上的InGaP肖特基層7，例如用HCl以AlGaAs層6為阻擋層進行選擇蝕刻，有選擇地蝕刻InGaP肖特基層7。然后，對于從AlGaAs層6起的下層從AlGaAs層6離子注入硼，形成元件隔離區(qū)12進行元件隔離(分離)。
然后，如圖6C所示，以使接觸層8的一部分形成開口的方式，將光致抗蝕劑掩膜制作成圖形形成光致抗蝕劑圖形17，對該開口部內的接觸層8，以InGaP肖特基層7為阻擋層進行選擇性干蝕刻或濕蝕刻，即選擇性地蝕刻開口部內的接觸層8。
最后，如圖6D所示，利用蒸發(fā)淀積法在接觸層8上例如形成Au/Ge/Ni合金薄膜，通過剝離來形成歐姆電極10。這樣形成FET31以及通過布線而能夠與其他器件相連接的半導體電阻元件32。
如以上那樣，若采用本實施方式的半導體器件，則在不作為電阻使用的非導電性部分中，去除肖特基層7。于是，如圖4的實線所示，元件隔離耐壓是100V時不飽和，能夠實現(xiàn)很高的元件隔離耐壓。也就是說，在包括用InGaP層作為在表面露出的半導體層的半導體電阻元件的半導體器件中，能夠實現(xiàn)可以提高元件隔離耐壓的半導體器件。
以下參照附圖，詳細說明本發(fā)明的第2實施方式。
圖7A是表示本發(fā)明第2實施方式的半導體器件中的作為無源元件的半導體電阻元件和作為有源元件的FET的結構的俯視圖；圖7B是表示同一半導體電阻元件和FET的結構的剖面圖(圖7A的X1-X1′線的剖面圖)；圖7C是同一半導體器件的電路圖。
該半導體器件由形成在同一襯底上的FET21和半導體電阻元件22構成。
在FET21中，在由半絕緣性GaAs構成的半絕緣性GaAs襯底1上，依次形成用于緩和以后生長的外延層和半絕緣性GaAs襯底1的晶格不匹配的、由厚度1μm的非摻雜GaAs和厚度100nm的非摻雜AlGaAs構成的緩沖層2；由厚度20nm的非摻雜In0.2Ga0.8As構成，截流子移動的溝道層3；厚度5nm的非摻雜Al0.25Ga0.75As構成的間隔層4；作為n型雜質離子的Si以摻雜量為5×1012Cm-2僅一個原子層平面摻雜而成的載流子供給層5；厚度20nm的非摻雜Al0.25Ga0.75As層6；由厚度10nm的非摻雜In0.48Ga0.52P構成的肖特基層7；由厚度50nm的n+-GaAs構成的接觸層8。在此，從緩沖層2到接觸層8的半導體層總稱為外延層9。
這里，在外延層9的接觸層8上形成了作為歐姆電極的源電極23和漏電極24，在FET21和半導體電阻元件22上覆蓋由SiN或SiO2構成的層間絕緣膜30。并且，在應當形成柵電極25的部位，去除接觸層8形成開口部，在表面露出的InGaP肖特基層7上，形成了作為肖特基電極的柵電極25。該柵電極25例如由WSi/Au構成。柵電極25最下層的WSi是熱可靠性比構成肖特基層7的InGaP高的材料。元件隔離區(qū)12例如用硼離子注入法來形成。這時，柵電極25通過布線28而與作為柵電阻的半導體電阻元件22相連接。
在半導體電阻元件22中，在半絕緣性GaAs襯底1上，依次形成與FET21隔離的緩沖層2、溝道層3、間隔層4、載流子供給層5、非摻雜Al0.25Ga0.75As層6、肖特基層7和接觸層8。在半導體電阻元件22的作為電阻使用的導電性的第1部分中，由非摻雜InGaP構成的肖特基層7在表面露出。這樣，既能夠實現(xiàn)高電阻又能夠實現(xiàn)電流飽和特性高的電阻。并且，半導體電阻元件22的作為電阻使用的部分以外的不作為電阻使用的非導電性的第2部分，即半導體電阻元件22的元件隔離區(qū)12，通過蝕刻來去除肖特基層7。例如使AlGaAs層6露出到表面上。并且，元件隔離區(qū)12例如用硼離子注入來形成。而且，第2部分中在表面露出的半導體層不僅限于AlGaAs層6，例如再進行蝕刻，也可以是緩沖層2。不與半導體電阻元件22的柵電極25相連接的另一端，通過布線26而與例如外部連接用的焊盤(pad)27相連接。
這些FET21和半導體電阻元件22利用由SiN或SiO2構成的絕緣膜29來保護。
以下參照附圖，詳細說明具有上述結構的半導體器件的制造方法。圖8A～圖8G是表示半導體器件的制造方法的半導體器件的剖面圖。
首先，如圖8A所示，在由半絕緣性GaAs構成的半絕緣性GaAs襯底1上，利用MOCVD法或MBE法等，依次外延生長由GaAs和AlGaAs構成的緩沖層2、溝道層3、間隔層4、載流子供給層5、AlGaAs層6、由InGaAs構成的肖特基層7、以及由n+-GaAs構成的接觸層8。這里，從外延生長的緩沖層2到封蓋層8的半導體層總稱為外延層9。
然后，如圖8B所示，在外延層9上形成光致抗蝕劑圖形31，在對所需位置進行保護后，對接觸層8例如進行以肖特基層7為阻擋層的干蝕刻，有選擇地去除接觸層8的一部分。這樣將接觸層8隔離成形成有FET21的部分21a的第1接觸層、以及形成有半導體電阻元件22的部分22a的第2接觸層。該接觸層8的蝕刻稱為第1蝕刻。然后，從通過第1蝕刻而露出到表面上的肖特基層7，例如離子注入硼，形成元件隔離區(qū)12。
以下，如圖8C所示，對光致抗蝕劑掩膜制作圖形形成光致抗蝕劑圖形32，以便在規(guī)定位置上開口。
以下如圖8D所示，去除通過第1蝕刻而露出到表面上的肖特基層7，然后，在形成有FET21的部分21a上，利用光致抗蝕劑圖形32，對接觸層8進行切口蝕刻(recess etching)，用于形成FET21的柵電極。與此同時，在形成有半導體電阻元件22的部分22a上對接觸層8進行蝕刻。該接觸層8的干蝕刻稱為第2蝕刻。這時，第2蝕刻由2步蝕刻構成。也就是說，有以下2步在以物理性蝕刻為主的條件下，對InGaP層進行蝕刻的第1步、以及以InGaP層為阻擋層有選擇地對GaAs層進行蝕刻使InGaP露出的第2步。這樣，在用第1蝕刻和第2蝕刻來重復進行蝕刻的部分33，能夠去除InGaP層。
而且，不言而喻，接觸層8不僅在n+-GaAs層單層的情況下，而且在一般用作非合金歐姆接觸層的n+-GaAs層和n+-InGaAs層的疊層結構的情況下，也能夠利用和上述相同的方法。
以下如圖8E所示，在接觸層8上利用電子束蒸發(fā)淀積法等來形成例如Au/Ge/Ni合金薄膜，通過剝離而形成歐姆電極10。
以下如圖8F所示，在FET21和半導體電阻元件22上，形成300nm厚的由SiN構成的層間絕緣膜30，然后，形成光致抗蝕劑圖形，該圖形是在應當形成柵電極25的地方進行開口。用干蝕刻來對該開口部內的層間絕緣膜30開口。這時，由于利用干蝕刻有可能在部分21a處的接觸層8的開口部上產生損傷，所以優(yōu)選盡量減小損傷。然后，利用濺射法在晶片整個表面上形成WSi/Au電極，將光致抗蝕劑制做成規(guī)定形狀的圖形，形成光致抗蝕劑圖形，利用干蝕刻來形成柵電極25。
最后，如圖8G所示，形成由SiN或SiO構成的絕緣膜29，覆蓋整個FET21和半導體電阻元件22，對器件進行保護。
如以上那樣，若采用本實施方式的半導體器件，則在不作為電阻使用的非導電性部分，去除肖特基層7。于是，和第1實施方式的半導體器件一樣，在包括用InGaP作為在表面露出的半導體層的半導體電阻元件的半導體器件，能夠實現(xiàn)可以提高元件隔離耐壓的半導體器件。
并且，若采用本實施方式的半導體器件的制造方法，則能用很少的工序蝕刻InGaP層，可在同一襯底上用高的元件隔離方法很容易地制造出采用InGaP的FET和采用InGaP的半導體電阻元件。
而且，在本發(fā)明中，F(xiàn)ET不僅限于采用GaAs襯底的PHEMT，而且可以是采用InGaP肖特基層的所有FET，以及采用InP襯底的FET、或者將InP用于肖特基層的FET。
產業(yè)上利用的可能性本發(fā)明能夠用于半導體器件及其制造方法，尤其能夠用于包括半導體電阻元件和FET的MMIC及其制造方法。
權利要求
1.一種半導體器件，其特征在于具有有源元件，包括溝道層、以及形成在上述溝道層上且由非摻雜的InGaP構成的肖特基層；以及半導體電阻元件，包括利用元件隔離區(qū)與上述有源元件隔離的上述肖特基層和溝道層的一部分；上述電阻元件和有源元件形成在同一襯底上，在上述元件隔離區(qū)，上述肖特基層被去除。
2.如權利要求1所述的半導體器件，其特征在于上述有源元件是場效應晶體管。
3.如權利要求2所述的半導體器件，其特征在于在上述半導體電阻元件的不起到電阻功能的非導電性部分，上述肖特基層被去除。
4.如權利要求3所述的半導體器件，其特征在于上述元件隔離區(qū)通過硼離子注入來形成。
5.如權利要求2所述的半導體器件，其特征在于上述元件隔離區(qū)通過硼離子注入來形成。
6.如權利要求1所述的半導體器件，其特征在于在上述半導體電阻元件的不起到電阻功能的非導電性部分，上述肖特基層被去除。
7.如權利要求1所述的半導體器件，其特征在于上述元件隔離區(qū)通過硼離子注入而形成。
8.一種半導體器件的制造方法，上述半導體器件具有形成在同一襯底上的有源元件和半導體電阻元件，其特征在于包括以下工序疊層工序，在襯底上依次疊層溝道層、由非摻雜的InGaP構成的肖特基層和接觸層；隔離工序，去除上述接觸層的一部分直到上述肖特基層露出為止，將上述接觸層隔離為形成有上述有源元件的部分的第1接觸層和形成有上述半導體電阻元件的部分的第2接觸層；肖特基層去除工序，去除通過上述去除而露出的肖特基層；以及接觸層去除工序，同時去除上述第1接觸層和第2接觸層的一部分。
9.如權利要求8所述的半導體器件的制造方法，其特征在于上述有源元件是場效應晶體管，在上述接觸層去除工序中，對第1接觸層進行用于形成柵電極的切口蝕刻。
全文摘要
本發(fā)明的目的在于提供半導體器件，包括用InGaP層作為在表面露出的半導體層的半導體電阻元件，能夠提高元件隔離耐壓。本發(fā)明的半導體器件具有FET(21)，其包括溝道層(3)、以及形成在溝道層(3)上且由非摻雜的InGaP構成的肖特基層(7)；以及半導體電阻元件(22)，其包括利用元件隔離區(qū)(12)來與FET(21)隔離的肖特基層(7)和溝道層(3)的一部分，F(xiàn)ET(21)和半導體電阻元件(22)形成在同一襯底上，在元件隔離(12)內肖特基層(7)被去除。
文檔編號H01L21/70GK1877838SQ20061009356
公開日2006年12月13日 申請日期2006年6月6日 優(yōu)先權日2005年6月6日
發(fā)明者按田義治, 田村彰良, 谷內寬直 申請人:松下電器產業(yè)株式會社