專利名稱：靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體芯片和其內(nèi)建的保護(hù)電路，特別是涉及使半導(dǎo)體芯片免于靜電放電(EletroStatic Discharge；以下簡稱ESD)傷害的保護(hù)電路和方法。
背景技術(shù)：
眾所皆知，日常生活中的許多情況均會引起靜電。當(dāng)電子由一物體轉(zhuǎn)移至另一物體，賦予一物體負(fù)電荷而予另一物體正電荷，靜電即由之產(chǎn)生。例如，人的皮膚表面具有的靜電位，無論正負(fù)，都可能釋放至具有不同靜電位的物體上。當(dāng)相反電位的帶電物體間的電場崩潰時(shí)，靜電放電或“電擊”即隨之發(fā)生。ESD事件的特色在于其高電壓，而牽涉的電流或電荷卻相當(dāng)小。
舉例而言，一個(gè)人走過地毯時(shí)，其產(chǎn)生的靜電壓的電位約在10仟伏(KV)左右。雖然此一電位的放電對于一般人可能只是造成輕微地不舒服，卻可能破壞半導(dǎo)體芯片及其它對于ESD相當(dāng)敏感的計(jì)算機(jī)組件。事實(shí)上，即使小至一般人難以察覺的10伏特的電位放電，即可能損害半導(dǎo)體芯片。因此，保護(hù)芯片免于ESD脈沖傷害的電路通常會設(shè)計(jì)入芯片中。此內(nèi)建的ESD保護(hù)電路的目的是在芯片裝入電路板或整合入較大的電子系統(tǒng)前，容易接觸人體或其它物體的期間提供防護(hù)的功能。
圖1例示一傳統(tǒng)半導(dǎo)體芯片10的一部份。圖中的芯片10包含執(zhí)行邏輯運(yùn)算的主功能電路12和連接外部電路(未顯示于圖中)的多個(gè)焊墊14。其中某部份焊墊14可能被預(yù)留來連接電源或接地。介于主功能電路12和焊墊14間為輸出/輸入(I/O)電路16。舉例來說，輸出/輸入電路16可以包含輸出驅(qū)動器以驅(qū)動焊墊14到一邏輯高電位或是邏輯低電位。
當(dāng)芯片10遭遇ESD脈沖時(shí)，電壓放電通常發(fā)生于焊墊14，包括連接電源端的焊墊和接地端的焊墊。因此，輸出/輸入電路16將首當(dāng)其沖且通常是整個(gè)ESD環(huán)節(jié)中最脆弱的一環(huán)。因此，除了輸出驅(qū)動器之外，輸出/輸入電路16可以加入ESD保護(hù)電路，以保護(hù)芯片10與其內(nèi)的輸出驅(qū)動器的部分。此外，輸出驅(qū)動器和ESD保護(hù)電路可以用節(jié)省芯片面積的方式結(jié)合于輸出/輸入電路16中，其對于整體芯片尺寸的減少是有助益的。
圖2例示一傳統(tǒng)輸出/輸入電路16，其如說明圖1時(shí)所提及，可置于芯片10的主功能電路12和焊墊14之間。圖2的輸出/輸入電路16包含一輸出驅(qū)動器18和一ESD保護(hù)電路20。輸出驅(qū)動器18和ESD保護(hù)電路20可以是相同的電路布局結(jié)構(gòu)的一部分，有必要的話，使用間插配置(interleavedconfiguration)以減少整體面積。
輸出驅(qū)動器18包含一PMOS晶體管22和一NMOS晶體管24。PMOS晶體管22于其柵極自主功能電路12接收一柵極控制信號PG，而NMOS晶體管24于其柵極接收一柵極控制信號NG。通常PG和NG信號是相同的。輸出驅(qū)動器18正常運(yùn)作時(shí)，PG和NG輸入一低電位導(dǎo)通PMOS晶體管22以將其對應(yīng)的焊墊14連接至VDD并關(guān)閉NMOS晶體管24。于PG和NG輸入一高電位則關(guān)閉PMOS晶體管22并導(dǎo)通NMOS晶體管24以將焊墊14連接至VSS或接地。因此，此輸出驅(qū)動器18扮演一CMOS反相器的角色，其使得PG和NG的高電位輸入在焊墊14產(chǎn)生一低電位輸出，而PG和NG的低電位輸入則在焊墊14產(chǎn)生一高電位輸出。
ESD保護(hù)電路可被配置成使用任意數(shù)目的傳統(tǒng)ESD保護(hù)架構(gòu)。圖2所示的ESD保護(hù)電路20則包含多個(gè)指叉電路(fingers)，每一個(gè)指叉電路包含一PMOS晶體管26和一NMOS晶體管28。視ESD防護(hù)所需的容量而定，ESD保護(hù)電路20可包含任意數(shù)目的指叉電路。例如，輸出/輸入電路16可以具有十二個(gè)指叉電路，其中一個(gè)被當(dāng)成輸出驅(qū)動器18，其余十一個(gè)則做為ESD保護(hù)電路20。ESD保護(hù)電路20消耗的總能量和其含有的指叉電路的總面積成正比。每一指叉電路的兩個(gè)晶體管連接至一共同的節(jié)點(diǎn)，其又連接至芯片中對應(yīng)的焊墊14。ESD保護(hù)電路20中的每一個(gè)PMOS晶體管26均和輸出驅(qū)動器18的PMOS晶體管22并聯(lián)，而每一個(gè)NMOS晶體管28則和輸出驅(qū)動器18的NMOS晶體管24并聯(lián)。所有PMOS晶體管26的柵極連接至VDD而所有NMOS晶體管28的柵極連接至VSS，其使得ESD保護(hù)電路20中的所有PMOS晶體管26和所有NMOS晶體管28于芯片正常運(yùn)作時(shí)基本上是無作用的。但是，ESD事件發(fā)生時(shí)這些晶體管26和28就能起保護(hù)作用，特別是芯片與手接觸時(shí)。
如一般技術(shù)所知，每一CMOS晶體管包含一固有的小型寄生二極管(parasitic diode)。ESD保護(hù)電路20中一群PMOS晶體管26的結(jié)合會如同擁有一巨大的PMOS寄生二極管30，其于焊墊14到VDD的方向?qū)ㄒ豁樝蚱珘弘娏?。同時(shí)，一群NMOS晶體管28的結(jié)合儼如一巨大的NMOS寄生二極管32，其會于VSS到焊墊14的方向?qū)ㄒ豁樝蚱珘弘娏?。寄生二極管30和32于崩潰電壓(breakdown voltage)來臨時(shí)則會導(dǎo)通一逆向偏壓電流。PMOS寄生二極管30和NMOS寄生二極管32可消耗電荷以保護(hù)芯片免于ESD事件的損壞。ESD保護(hù)電路20和輸出驅(qū)動器18含有特殊摻雜的PMOS和NMOS晶體管以及漏極二極管其有效崩潰電壓被調(diào)整成比主功能電路12中的晶體管和二極管還低。生產(chǎn)具有ESD保護(hù)電路的芯片時(shí)，該芯片可利用嘗試仿真真實(shí)世界ESD事件的方法來加以測試。例如，施加一2KV脈沖于芯片的各個(gè)接腳以測試其中的ESD保護(hù)電路能否消耗加入的電荷。此2KV脈沖至少可以四種方式施用從一焊墊到VDD、從VDD到一焊墊、從一焊墊到VSS、以及從VSS到一焊墊?？赏ㄟ^這四種脈沖測試的芯片，其ESD的保護(hù)功能才可以被接受。
然而，即使已知的ESD保護(hù)線路在多數(shù)情況下均能通過上述測試而仍能正常運(yùn)作，這些ESD保護(hù)線路仍然可能在某些難以復(fù)制的情況下失效。失效的原因被認(rèn)為可能是由于ESD事件的放電造成芯片被啟動。例如，當(dāng)一ESD脈沖以從焊墊14到VSS的方式施加，即可能導(dǎo)致一電流自PMOS寄生二極管30流到VDD而啟動芯片。若此時(shí)輸出驅(qū)動器18中NMOS晶體管24的柵極恰好為高電位，則芯片啟動時(shí)會驅(qū)使晶體管24進(jìn)入導(dǎo)通狀態(tài)，大量的電流將貫入晶體管24的小區(qū)域而損壞整個(gè)輸出驅(qū)動器18。此皆肇因于相對于ESD保護(hù)電路20中其它并聯(lián)的組件而言，晶體管24具有較小的阻抗。因此亟須提供更佳的ESD保護(hù)以避免芯片為ESD事件意外啟動所傷害。

發(fā)明內(nèi)容
本發(fā)明披露了一種使半導(dǎo)體芯片免于靜電放電傷害的保護(hù)電路及方法。
本發(fā)明的一種使一半導(dǎo)體芯片免于靜電放電事件傷害的保護(hù)電路，包含一ESD感測電路，包含一RC電路、一第一反相器、和一第二反相器，該RC電路連接于VDD和VSS之間，該第一反相器連接于該第二反相器和該RC電路之間，該第二反相器的輸出提供一致能信號EN，該第一反相器的輸出提供一信號 ，其為EN的反相；以及一禁能電路，用以接收該EN和 信號并可禁能該半導(dǎo)體芯片的一輸出驅(qū)動器的晶體管。
本發(fā)明的一種使一電路免于靜電放電傷害的保護(hù)方法，該方法包括感測該受保護(hù)電路的電源啟動；以及當(dāng)感知該受保護(hù)電路電源啟動時(shí)，禁能該電路的輸出驅(qū)動器。
舉例而言，一半導(dǎo)體芯片的ESD保護(hù)電路的實(shí)施例包含一ESD感測電路和一禁能電路(disabling circuit)。其中的感測電路包含一RC電路、一第一反相器、和一第二反相器。而RC電路包括一電阻和一電容串聯(lián)于VDD和VSS之間。第一反相器連接第二反相器和一連結(jié)上述電阻和電容的節(jié)點(diǎn)之間。第二反相器的輸出為一致能信號EN而第一反相器的輸出為一信號 其為EN的反相。
舉例而言，上述的禁能電路接收EN和 ；其包括一第一PMOS晶體管和一第一NMOS晶體管。第一PMOS晶體管于其柵極接收EN，而第一NMOS晶體管于其柵極接收 。當(dāng)EN為低電位時(shí)，第一PMOS晶體管連接一第二PMOS晶體管至VDD；而當(dāng) 為高電位時(shí)，第一NMOS晶體管連接一第二NMOS晶體管至VSS。


本實(shí)施例的諸多特征可經(jīng)由以下附圖進(jìn)一步被理解。不同附圖中相同的數(shù)字表示相同的部件。
圖1例示一傳統(tǒng)半導(dǎo)體芯片的一部分的方塊圖；圖2例示一含有一輸出驅(qū)動器和一ESD保護(hù)電路的傳統(tǒng)輸出/輸入電路的電路圖；圖3A例示一ESD感測電路的一實(shí)施例的電路圖；圖3B例示一配合輸出/輸入電路使用的禁能電路的一實(shí)施例的電路圖。
附圖符號說明10半導(dǎo)體芯片12主功能電路14焊墊16輸出/輸入電路18輸出驅(qū)動器
20 已知的ESD保護(hù)電路22、26、50、54 PMOS晶體管24、28、52、56 NMOS晶體管30 PMOS寄生二極管32 NMOS寄生二極管34 ESD感測電路36 RC電路38 電阻40 電容42 節(jié)點(diǎn)44 第一反相器46 第二反相器48 禁能電路具體實(shí)施方式
本發(fā)明提出保護(hù)半導(dǎo)體芯片或其它計(jì)算機(jī)組件免于瞬時(shí)(transient)和靜電放電事件的傷害的電路及方法。由于已知的ESD保護(hù)線路在多數(shù)情況下均能正常運(yùn)作，并不需要完全重新設(shè)計(jì)。針對已知技術(shù)無法在所有可能情況下完全保護(hù)芯片，本發(fā)明將加入一額外電路以補(bǔ)傳統(tǒng)ESD保護(hù)電路的不足。本發(fā)明提出一可感測ESD事件的ESD保護(hù)電路，其于感知ESD事件時(shí)將輸出驅(qū)動器的晶體管禁能。輸出驅(qū)動器的晶體管一旦關(guān)閉，破壞性的電流將被阻絕而不會由此流過。ESD電流將被安全地導(dǎo)入于順向偏壓或逆向偏壓模式運(yùn)作的二極管30和32。因此，即使一ESD事件意外啟動半導(dǎo)體芯片而一雜亂的信號狀態(tài)試圖導(dǎo)通輸出驅(qū)動器中的晶體管，依據(jù)本發(fā)明的實(shí)施例仍然能保護(hù)芯片免于ESD所傷。
圖3A為一ESD感測電路34的一實(shí)施例的電路圖。此ESD感測電路34包括一RC電路36，其具有至少一電阻組件38和至少一電容組件40串聯(lián)于VDD和VSS(地)之間。此RC電路36的輸出位于電阻38和電容40間的一節(jié)點(diǎn)42。節(jié)點(diǎn)42連接的串聯(lián)的反相器組，其包括一第一反相器44和一第二反相器46。第二反相器46的輸出為一致能信號EN。第一反相器的輸出為一信號 ，其為信號EN的反相。雖然RC電路36最好置于較接近芯片中相對的焊墊處，其可視需要置于芯片中任何位置?；旧?，ESD感測電路34將感知芯片被正常電壓源或ESD脈沖所啟動，當(dāng)VDD起來時(shí)，不管是由于一ESD脈沖或是連接至正常電壓源，ESD感測電路34將提供被設(shè)置成將輸出驅(qū)動器關(guān)閉的致能或禁能信號至少一段足以耗盡ESD脈沖的時(shí)間。
RC電路36中電阻38和電容40的數(shù)值將被適當(dāng)選擇以提供一時(shí)間特性，其使得在ESD脈沖期間，RC電路36于節(jié)點(diǎn)42的輸出不至于上升到一破壞性電壓并且不會升高到足以切換反相器44。例如，電阻38和電容40的時(shí)間常數(shù)可選定為大約1微秒(μsec)或多一些，其足以涵蓋ESD脈沖的寬度，通常是大約10奈秒(nanosecond，十億分之一秒)電位的持續(xù)時(shí)間。以此推算，電阻38的值約為1Mohm(百萬奧姆)而電容40的值可約為1pF(兆分之一法拉第)。
以下說明RC電路36的運(yùn)作，假設(shè)芯片的初始條件為未安裝于電路上，且各個(gè)節(jié)點(diǎn)和接腳實(shí)體上不帶電。在此芯片遇到ESD襲擊之前，其接腳均處于實(shí)質(zhì)上接地的浮接狀態(tài)。如果一ESD脈沖或其它瞬時(shí)啟動VDD電源端，RC電路36將會基于其時(shí)間常數(shù)在輸出節(jié)點(diǎn)42逐步累積一電壓。因?yàn)榭珉娙?0的電壓無法瞬間改變，其初始值為零伏特，或VSS。跨過電阻38的電位差導(dǎo)致一從VDD流到節(jié)點(diǎn)42的電流。此電流逐漸對電容40充電使得節(jié)點(diǎn)42的電壓漸漸升高，直到節(jié)點(diǎn)42的電壓等于VDD而跨過電阻38的電位差變成零為止。典型的ESD脈沖持續(xù)時(shí)間通常大約十奈秒，遠(yuǎn)小于電容40的充電時(shí)間。當(dāng)芯片啟動時(shí)，RC電路36固有的時(shí)間常數(shù)限制芯片啟動完成所需的時(shí)間。例如，若其時(shí)間常數(shù)為1微秒，則其輸出就會關(guān)閉約1微秒。因?yàn)镋SD的持續(xù)時(shí)間遠(yuǎn)小于此，芯片的輸出將會在ESD脈沖期間關(guān)閉，而電流則流過刻意設(shè)計(jì)的崩潰機(jī)制。
在ESD脈沖強(qiáng)加于芯片之前，其接腳為中性不帶電，RC電路36的輸出為低電位。當(dāng)一ESD脈沖啟動芯片，其中的反相器將被啟動。由于節(jié)點(diǎn)42的初始狀態(tài)為低電位，第一反相器44將輸出一高電位的 信號而第二反相器46將輸出一低電位的EN信號。即使在ESD被感知時(shí)，前述信號在ESD脈沖持續(xù)時(shí)間將維持不變，因?yàn)殡娙?0的充電時(shí)間相對極慢。在某一閾值電壓(threshold voltage)，反相器44和46會切換其狀態(tài)，使得EN為高電位而 為低電位。由于其相當(dāng)慢速的充電，該反相器在極短的ESD脈沖期間不會抵達(dá)此閾值電壓。就正常的電源啟動而言，有意義的事件的變化電位是在毫秒級，相對于此，該反相器狀態(tài)的切換在極短的延遲內(nèi)即完成。
圖3B為一禁能電路48的一實(shí)施例的電路圖，其提供控制信號予輸出/輸入電路16，輸出/輸入電路16包含一輸出驅(qū)動器18和一ESD保護(hù)電路20。輸出驅(qū)動器18和ESD保護(hù)電路20的功能如同說明第2圖時(shí)的描述。然而，相對于已知的先前技術(shù)，輸出驅(qū)動器18，如同以下將說明的，亦同時(shí)接收來自禁能電路48的信號。禁能電路48接收來自第3A圖中的ESD感測電路34的EN和 信號。禁能電路48包含一連接于VDD和PG輸入點(diǎn)之間的PMOS晶體管50、并聯(lián)于PG和NG輸入點(diǎn)之間的一NMOS晶體管52和一PMOS晶體管54、以及一連接于NG輸入點(diǎn)和VSS之間的NMOS晶體管56。如前所述，當(dāng)芯片遭遇一ESD脈沖后的瞬間，EN信號將是低電位而 信號則是高電位。在ESD脈沖啟動VDD而ESD感測電路感知該ESD的瞬間，En和 會保持在其原來的狀態(tài)。在此狀態(tài)下，PMOS晶體管50和NMOS晶體管56會被導(dǎo)通，而將輸出驅(qū)動器18中的PMOS晶體管22的輸入(即柵極)連接到VDD，且將輸出驅(qū)動器18中的NMOS晶體管24的輸入(即柵極)連接到VSS。也就是說，PMOS晶體管22和NMOS晶體管24均被關(guān)閉，而襲擊此焊墊的ESD電流將無從流過其內(nèi)的晶體管而造成傷害。同時(shí)，EN和 也將關(guān)閉晶體管52和54而分隔PG輸入點(diǎn)與NG輸入點(diǎn)，也分隔VDD和VSS。
正常運(yùn)作時(shí)，若芯片被以一正常電壓源啟動，輸出驅(qū)動器18于一開始將被禁能。當(dāng)RC電路36在一短暫的啟動程序后，例如1微秒之后，達(dá)到一穩(wěn)定狀態(tài)，節(jié)點(diǎn)42的電壓將充電至閾值電壓而導(dǎo)致EN和 信號反相。此時(shí)，PMOS晶體管50和NMOS晶體管56會被關(guān)閉，而移除連接至輸出驅(qū)動器18中晶體管22和24的柵極控制禁能信號，使其運(yùn)作于正常的狀態(tài)。
其應(yīng)可看出，禁能電路48可被視為一三態(tài)裝置。在第一狀態(tài)，當(dāng)其被一ESD脈沖或一正常電壓源啟動，PMOS晶體管22和NMOS晶體管24均被關(guān)閉，使得焊墊浮接。正常運(yùn)作時(shí)，芯片的主功能電路可能導(dǎo)通PMOS晶體管22而關(guān)閉NMOS晶體管24，此為第二狀態(tài)。此時(shí)焊墊為高電位。第三狀態(tài)則是當(dāng)主功能電路關(guān)閉PMOS晶體管22而導(dǎo)通NMOS晶體管24。此時(shí)焊墊切換至低電位。
如圖3B所示的實(shí)施例，當(dāng)EN輸入一高電位至NMOS晶體管52而 輸入一低電位至PMOS晶體管56時(shí)，PG和NG輸入點(diǎn)將形同互相連接。其應(yīng)被了解，為了單純化，晶體管52或晶體管54其中的一可被省略。就此例而言，當(dāng)EN是高電位而 是低電位時(shí)，僅需要一個(gè)晶體管來連接PG和NG輸入點(diǎn)。
或者，禁能電路48亦可被配置成NMOS晶體管52和PMOS晶體管54二者皆省略。此種配置方式將使得正常運(yùn)作時(shí)，PG和NG輸入點(diǎn)彼此分隔。因此，在電源啟動期間，當(dāng)VDD加到PMOS晶體管22而VSS加到NMOS晶體管24時(shí)，PG和NG輸入點(diǎn)將會互相隔絕。芯片的主功能電路可依據(jù)此實(shí)施例設(shè)計(jì)，分別切換PG和NG輸入點(diǎn)。在將PG和NG輸入點(diǎn)反相之前，主功能電路在切換其中之一至高電位前，可暫時(shí)關(guān)閉此二晶體管。就此例而言，VDD和VSS之間將產(chǎn)生一低阻抗通道，而浪費(fèi)能量。
以上實(shí)施例僅是可能的實(shí)作范例。許多變異或修改均可在不脫離本披露的原理下實(shí)現(xiàn)。該變異或修改均應(yīng)視為在本披露范疇之內(nèi)而為本發(fā)明的權(quán)利要求所保護(hù)。
權(quán)利要求
1.一種使一半導(dǎo)體芯片免于靜電放電事件傷害的保護(hù)電路，包含一ESD感測電路，包含一RC電路、一第一反相器、和一第二反相器，該RC電路連接于VDD和VSS之間，該第一反相器連接于該第二反相器和該RC電路之間，該第二反相器的輸出提供一致能信號EN，該第一反相器的輸出提供一信號 ，其為EN的反相；以及一禁能電路，用以接收該EN和 信號并可禁能該半導(dǎo)體芯片的一輸出驅(qū)動器的晶體管。
2.如權(quán)利要求1所述的電路，其中上述的RC電路包含一電阻和一電容串聯(lián)于VDD和VSS之間。
3.如權(quán)利要求1所述的電路，其中上述的禁能電路包含一第一PMOS晶體管，其柵極接收該EN信號且當(dāng)EN為低電位時(shí)將一第二PMOS晶體管連接至VDD；以及一第一NMOS晶體管，其柵極接收該 信號且當(dāng) 為高電位時(shí)將一第二NMOS晶體管連接至VSS。
4.如權(quán)利要求3所述的電路，其中該第二PMOS晶體管和該第二NMOS晶體管為該輸出驅(qū)動器的一部份。
5.如權(quán)利要求4所述的電路，其中上述第二PMOS晶體管的柵極接收一柵極控制信號PG而該第二NMOS晶體管的柵極接收一柵極控制信號NG。
6.如權(quán)利要求3所述的電路，其中上述的禁能電路還包含一第三PMOS晶體管，其被連接于該第二PMOS晶體管的柵極和該第二NMOS晶體管的柵極之間；以及一第三NMOS晶體管，其被連接于該第二PMOS晶體管的柵極和該第二NMOS晶體管的柵極之間。
7.如權(quán)利要求6所述的電路，其中上述第三PMOS晶體管的柵極接收該 信號而該第三NMOS晶體管的柵極接收該EN信號。
8.一種使一電路免于靜電放電傷害的保護(hù)方法，該方法包括感測該受保護(hù)電路的電源啟動；以及當(dāng)感知該受保護(hù)電路電源啟動時(shí)，禁能該電路的輸出驅(qū)動器。
9.如權(quán)利要求8所述的保護(hù)電路免于靜電放電傷害的方法，其中上述感測該受保護(hù)電路的電源啟動包括感測該電路因ESD事件而啟動電源。
10.如權(quán)利要求9所述的保護(hù)電路免于靜電放電傷害的方法，還包括提供一RC電路以感測該受保護(hù)電路的電源啟動。
11.如權(quán)利要求10所述的保護(hù)電路免于靜電放電傷害的方法，其中上述感測該受保護(hù)電路的電源啟動還包括對該RC電路的一電容以一速率充電，該速率不允許其于一ESD脈沖期間達(dá)到一破壞性電壓。
12.如權(quán)利要求8所述的保護(hù)電路免于靜電放電傷害的方法，其中上述的禁能該電路的輸出驅(qū)動器還包括關(guān)閉該輸出驅(qū)動器的一PMOS晶體管，以將該P(yáng)MOS晶體管的柵極連接到VDD；以及關(guān)閉該輸出驅(qū)動器的一NMOS晶體管，以將該NMOS晶體管的柵極連接到VSS。
全文摘要
一種使一電路免于靜電放電傷害的保護(hù)電路和方法。其中該方法包括檢測一受保護(hù)電路的電源是否啟動并于電路電源啟動時(shí)禁能該電路的輸出驅(qū)動器。該ESD保護(hù)電路包含一ESD感測電路和一禁能電路。ESD感測電路包含一連接于VDD和VSS間的RC電路以及一連接于一第二反相器和一節(jié)點(diǎn)間的第一反相器，該節(jié)點(diǎn)于RC電路中連接一電阻和一電容。禁能電路包含第一PMOS晶體管和第一NMOS晶體管，該第一PMOS晶體管自第二反相器接收一EN信號，而第一NMOS晶體管自第一反相器接收一
文檔編號H01L27/02GK1953178SQ200610077118
公開日2007年4月25日 申請日期2006年4月27日 優(yōu)先權(quán)日2005年10月21日
發(fā)明者蒂莫西·戴維斯 申請人:威盛電子股份有限公司