專利名稱：電荷捕獲存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于多位存儲的電荷捕獲存儲單元的制造方法，根據(jù)特別適合的集成方案其可應(yīng)用于包括在外圍區(qū)域中具有CMOS邏輯尋址電路的閃存單元陣列的電荷捕獲存儲器件。發(fā)明進(jìn)一步涉及通過該方法制造的特別的存儲單元結(jié)構(gòu)。
背景技術(shù)：
對存儲單元和它們的結(jié)構(gòu)特征進(jìn)行減小的穩(wěn)定工藝來降低單元陣列面積和獲得不斷增長的存儲密度。該發(fā)展與形成在存儲單元陣列的外圍區(qū)域中設(shè)置且以標(biāo)準(zhǔn)的CMOS技術(shù)制造的尋址邏輯電路的互補(bǔ)晶體管的要求在一定程度相背，它使得器件具有較大尺寸。至今沒有解決這一問題，怎樣使得包括70nm標(biāo)準(zhǔn)量級的晶體管結(jié)構(gòu)的存儲單元，尤其是電荷捕獲存儲單元能夠通過沒有明顯偏離標(biāo)準(zhǔn)制造工藝的工藝在同一半導(dǎo)體襯底上集成較大尺寸的CMOS器件。
具有電荷捕獲層的存儲器件，特別是包括作為存儲介質(zhì)的氧-氮-氧層設(shè)置的SONOS存儲單元，通常通過溝道熱電子注入來編程。US 5,768,192和US 6,011,725公開特殊類型的所謂NROM單元的電荷捕獲存儲單元，它能在各自的柵極邊緣下面的源和漏處都用于存儲信息比特。以相反模式讀取編程的單元以獲得充分的雙位分離。通過熱空穴注入來完成擦除。
US 2003/0185055A1和相應(yīng)的C.C.Yeh等的文獻(xiàn)“A Novel Low Power Program、Erase，Small Pitch，2-Bit per Cell Flash Memory(PHINES新的低功率編程/擦除，小節(jié)距，每個(gè)單元閃存存儲2位)”，2002 IEEE，公開具有電子捕獲擦除狀態(tài)的非易失性半導(dǎo)體存儲單元，它作為閃存操作并且能存儲兩位。擦除通過從溝道或柵電極進(jìn)入傳統(tǒng)電荷捕獲存儲層設(shè)置如ONO層設(shè)置中的Fowler-Nordheim隧道效應(yīng)來完成。在編程該存儲器中，電空穴注入非導(dǎo)電的電荷捕獲層。在源和漏處即在溝道的兩側(cè)末端處引起熱空穴注入。
存儲層可以通過其它電介質(zhì)材料替換，提供小于限制層的能帶隙的能帶隙。能帶隙中的差應(yīng)當(dāng)盡可能大以保證良好的電荷載流子限制以及因而良好的數(shù)據(jù)保持。尤其當(dāng)二氧化硅用作限制層時(shí)，存儲層可以是氧化鉭、硅化鉿、硅化鎘、氧化鈦、氧化鋯、氧化鋁或本征導(dǎo)電(非摻雜)硅。存儲層能進(jìn)一步包括電絕緣或?qū)щ姷募{米點(diǎn)，它們是具有幾納米直徑的小顆粒且位于電介質(zhì)材料層中。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供用于在每一個(gè)存儲單元中較好地多位存儲的改進(jìn)的電荷捕獲存儲器件。
本發(fā)明的另一目的在于提供具有適合與CMOS電路集成的存儲單元陣列結(jié)構(gòu)的存儲器件的制造方法。
本發(fā)明再一目的在于提供用于具有外圍尋址的多位電荷捕獲存儲單元陣列的集成電路。
將本發(fā)明的方法應(yīng)用到薄SiGe層，其被提供作為附加的底部柵電極層并且設(shè)置于薄氧化柵和優(yōu)選為多晶硅的柵電極層之間。橫向去除鄰近于源/漏區(qū)的SiGe層以形成凹槽，隨后用適合電荷捕獲的材料填充。SiGe是非常有優(yōu)勢，因?yàn)槠淠芘c柵電極和氧化柵選擇性地蝕刻。而且，額外的SiGe柵電極有利于修正存儲單元的閾值電壓。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件包括半導(dǎo)體本體和存儲單元陣列。每一個(gè)存儲單元具有在所述半導(dǎo)體本體的主表面上的源/漏區(qū)之間的溝道區(qū)，在所述溝道區(qū)之上具有鄰近所述源/漏區(qū)的側(cè)壁并且通過氧化柵與溝道區(qū)分開的柵電極，和在氧化柵和柵電極層之間的SiGe層，所述SiGe層在鄰近于源/漏區(qū)的柵電極層下面橫向凹進(jìn)。柵電極層和在SiGe層兩側(cè)上的源/漏區(qū)之間設(shè)置適合電荷捕獲的存儲層材料并且通過電介質(zhì)材料將其包圍。在柵電極的側(cè)壁上設(shè)置電絕緣材料的側(cè)壁間隔物。
制造這種半導(dǎo)體存儲器件的方法包括步驟在半導(dǎo)體本體的表面上形成氧化柵，在氧化柵上沉積SiGe層、柵電極層和字線層，構(gòu)造字線層、柵電極層和SiGe層以形成字線疊層，選擇性蝕刻SiGe層的殘留部分到氧化柵和柵電極層，在字線疊層兩側(cè)上的SiGe層中的柵電極層下面形成底部蝕刻的凹槽，在半導(dǎo)體本體、SiGe層的剩余部分和柵電極層的表面上形成氧化層，沉積用于電荷捕獲存儲層的材料，并且將除在柵電極層的底部邊緣下面形成條狀存儲層的殘留部分以外的所述材料去除。
本發(fā)明的這些和其它的目的、特征和優(yōu)勢將從下面的附圖簡要說明、具體實(shí)施例和附加的權(quán)利要求及附圖變得清楚。


結(jié)合附圖進(jìn)一步詳細(xì)描述本發(fā)明的實(shí)施例與例子，其中圖1顯示具有外圍的存儲單元陣列的平面圖，圖2顯示本發(fā)明方法的優(yōu)選實(shí)施例的第一半成品截面圖，
圖3顯示根據(jù)圖2的進(jìn)一步工藝步驟之后的第二半成品截面圖，圖4顯示根據(jù)圖3的進(jìn)一步工藝步驟之后的第三半成品截面圖，圖5顯示根據(jù)圖4的第三半成品的放大的截面圖，圖6顯示根據(jù)圖4的進(jìn)一步工藝步驟之后的第四半成品截面圖，圖7顯示根據(jù)圖6的第四半成品的放大的截面圖，圖8顯示根據(jù)圖6的進(jìn)一步工藝步驟之后的第五半成品截面圖，圖9顯示根據(jù)圖8的進(jìn)一步工藝步驟之后的第六半成品截面圖，圖10顯示根據(jù)圖2右側(cè)用于包括SiGe層的實(shí)施例的截面圖，圖11顯示根據(jù)圖10在SiGe層中蝕刻凹槽之后的截面圖，圖12顯示根據(jù)圖11的蝕刻氧化柵之后的截面圖，圖13顯示根據(jù)圖12的應(yīng)用存儲層材料之后的截面圖。
具體實(shí)施例方式
圖1顯示根據(jù)本發(fā)明方法制造的存儲器件的半成品的表面部分的平面圖。字線WLn被提供為平行地從左到右橫跨存儲單元陣列28區(qū)域延展。這一區(qū)域包括襯底或半導(dǎo)體本體的半導(dǎo)體材料中的淺溝槽隔離1，如虛線顯示，它們彼此分開并平行設(shè)置，而且正交地橫跨字線延展。位線設(shè)置在淺溝槽隔離1的區(qū)域上方并在此未示出。在淺溝槽隔離之間具有包括存儲單元晶體管結(jié)構(gòu)的有源區(qū)。
通過本發(fā)明方法制造的優(yōu)選實(shí)施例包括設(shè)置在圖1陰影區(qū)域中的導(dǎo)電局部互連2。每一個(gè)局部互連2跨越淺溝槽隔離1并且連接以一個(gè)正方形設(shè)置的四個(gè)相鄰的存儲單元的源/漏區(qū)。存儲單元的晶體管結(jié)構(gòu)的溝道區(qū)位于該局部互連的末端部分下的源/漏區(qū)之間的附屬字線下方。存儲單元的源/漏區(qū)的位置以在圖1中的存儲單元e的例子示出，在此源/漏區(qū)通過S/D來表示。
如果通過連續(xù)計(jì)數(shù)沿著字線列舉存儲單元，則局部互連將各自字線的一側(cè)上的奇數(shù)存儲單元的源/漏區(qū)連接到隨后的偶數(shù)存儲單元的源/漏區(qū)。根據(jù)該連續(xù)計(jì)數(shù)，在同一字線的另一側(cè)，局部互連將偶數(shù)存儲單元的源/漏區(qū)連接到隨后的奇數(shù)存儲單元。由于局部互連2屬于相鄰的兩字線中的存儲單元，因此局部互連連接全部四個(gè)存儲單元的源/漏區(qū)，它們以一個(gè)四元正方形(square quadruple)設(shè)置。例如，位于圖1中的a、b、c和d的存儲單元，通過圖1中指定的局部互連LI連接，使得四個(gè)存儲單元的每一個(gè)包括一個(gè)連接到在這一四元正方形的其它三個(gè)存儲單元的源/漏區(qū)的源/漏區(qū)。
存儲器件進(jìn)一步包括外圍尋址，設(shè)置CMOS器件以形成電路作為在讀、寫和擦除操作中尋址存儲單元的邏輯電路。這些電路的互補(bǔ)晶體管根據(jù)標(biāo)準(zhǔn)技術(shù)制造，但制造步驟結(jié)合在本發(fā)明的方法中，它允許制造具有集成CMOS尋址電路的超小尺寸的電荷捕獲存儲單元陣列。作為例子，圖1顯示出晶體管結(jié)構(gòu)包括用來控制包括LDD(輕摻雜漏)區(qū)21的源/漏區(qū)20之間的溝道區(qū)的柵電極26。存儲單元陣列28的區(qū)域通常與包括CMOS器件的外圍區(qū)域29分離，它根據(jù)包括半導(dǎo)體襯底中用于互補(bǔ)晶體管的p-阱和n-阱設(shè)置的標(biāo)準(zhǔn)技術(shù)來處理。
圖2顯示參考圖8定向的沿著虛線插入圖1中的半成品的截面圖。在右手側(cè)，該截面顯示在兩個(gè)不同參考平面的存儲單元陣列區(qū)域。波浪線左側(cè)，顯示通過淺溝槽隔離1區(qū)域的截面，而在波浪線的右側(cè)，顯示有源區(qū)的截面。淺溝槽隔離1通過在半導(dǎo)體材料中蝕刻溝槽和之后在溝槽中填充優(yōu)選為氧化物的電介質(zhì)材料的的標(biāo)準(zhǔn)方式來產(chǎn)生。氧化柵4設(shè)置在半導(dǎo)體本體3的上表面。對于將要制造的不同晶體管類型，可以改變氧化柵4的厚度和材料。根據(jù)在半導(dǎo)體本體的不同區(qū)域中的不同的晶體管類型對阱進(jìn)行注入和退火。
之后，在半導(dǎo)體本體的上表面施加為字線疊層提供的層排列。該層排列優(yōu)選包括優(yōu)選為多晶硅的柵電極層5，用來降低字線的電布線電阻且優(yōu)選使用金屬或金屬硅化物制造的字線層6，和硬掩模層7，其優(yōu)選為氮化物。通過后續(xù)的光刻和蝕刻步驟，構(gòu)造該柵電極層5、該字線層6和該硬掩模層7以在用于存儲單元陣列28的區(qū)域中形成平行的字線疊層。為全面起見，圖2示出中間疊層，其橫向尺寸不同于字線寬度的固定間距和字線之間的間隙，并且由于光刻步驟中出現(xiàn)的邊界效應(yīng)，該疊層位于存儲單元陣列28的區(qū)域和CMOS外圍區(qū)域29之間的過渡區(qū)域中。
圖3顯示根據(jù)圖2在濕法蝕刻工藝步驟在氧化柵4中形成蝕刻開口8和在存儲單元陣列28的區(qū)域中中形成淺溝槽隔離1之后的截面圖。在圖3中顯示，蝕刻淺溝槽隔離1的氧化物材料，深度通常約20到30nm，即比氧化柵4略深。蝕刻開口8在柵電極層5和柵電極層5的底部橫向邊緣處的半導(dǎo)體本體3之間形成底切開口。圖3示出和圖1的平面圖比較的字線WL1、WL2、WL3和WL4的字線疊層。
圖4示出根據(jù)圖3的進(jìn)一步工藝步驟之后的截面圖，通過其制造存儲層排列，特別是電荷捕獲層排列。進(jìn)一步描述用于包括ONO存儲層排列的優(yōu)選實(shí)施例的本發(fā)明的方法的優(yōu)選例子，盡管也可以使用適合于電荷捕獲存儲單元的任何材料排列。
準(zhǔn)備底部限制層，在氧化物-氮化物-氧化物電荷捕獲層排列的情況下其為氧化層。通過結(jié)合半導(dǎo)體材料的熱氧化和高溫氧化物的沉積至通常大約4nm的厚度來制造底部限制層。隨后用LPCVD(低壓化學(xué)氣相沉積)方式沉積厚度大約4nm的氮化層，通過其在柵電極層和半導(dǎo)體材料之間的底切開口中制造作為電荷存儲的實(shí)際位置的存儲層。然后，通過注入摻雜原子如硼或砷來形成源/漏區(qū)。在退火源/漏注入之后，濕法蝕刻沉積的氮化物以使得以提供的尺寸保持存儲層。
描述的利用底切開口的工藝步驟形成包括只有幾納米寬度并尤其適合小尺寸和極短溝道的多位存儲單元的條狀部分的存儲器層，這是因?yàn)樗鼈冊诖鎯ξ坏奈恢弥g提供充分的電分離。但是，如上所述，它具有以標(biāo)準(zhǔn)方式形成并且在溝道的中間部分上不間斷的電荷捕獲層。
圖4示出源/漏區(qū)10和存儲層12的位置。在該實(shí)施例的每一個(gè)字線疊層中，存儲層12由沿著柵電極層5的底部邊緣延展的兩條帶組成。再氧化該結(jié)構(gòu)表面以在字線疊層的側(cè)壁上形成薄氧化層。通過沉積優(yōu)選為氧化物的間隙填充物9來填充字線疊層之間的間隙，之后對其進(jìn)行平坦化，例如通過CMP(化學(xué)機(jī)械拋光)。在通過硬掩模層7形成的平坦表面和平坦化的間隙填充物9之后，沉積優(yōu)選為氮化硅的蓋層。
圖5示出根據(jù)圖4參考圖7的取向沿著圖1插入中的虛線的半成品放大截面圖，其環(huán)繞第一個(gè)三字線WL1、WL2和WL3的字線疊層排列的區(qū)域。通過虛線指定的PN結(jié)示出源/漏區(qū)10的注入邊界。示出在柵電極層5的底部邊緣和半導(dǎo)體本體3之間的存儲層12的條狀部分的截面圖。例如氮化物的存儲層12嵌入在電介質(zhì)材料中，電介質(zhì)材料在ONO存儲層排列的情況下為氧化材料且能作為氧化柵4的一部分。由再氧化層11覆蓋字線疊層的側(cè)壁。圖5的右側(cè)示出的有源區(qū)域之間的區(qū)域，在此蝕刻的開口8出現(xiàn)在淺溝槽隔離1的區(qū)域中。用優(yōu)選為氧化硅的電介質(zhì)材料的間隙填充物來填充字線之間的間隙，如上所述。
圖6示出根據(jù)圖4在形成源/漏接觸之后的截面圖。平坦化步驟之后，優(yōu)選為氮化物的蓋層13被沉積并通過隨后的光刻步驟被構(gòu)造。在這一步驟中，在提供源/漏接觸的區(qū)域中去除蓋層13。如果蓋層13是氮化物并且間隙填充物9是氧化物，則優(yōu)選通過反應(yīng)性離子蝕刻來構(gòu)造蓋層13。當(dāng)?shù)竭_(dá)間隙填充物9的氧化物時(shí)停止蝕刻工藝。在此之后，在間隙填充物9的材料中蝕刻出凹槽。這些凹槽的深度至少近似地對應(yīng)于硬掩模14的厚度。然后沉積用于形成側(cè)壁間隔物的材料。這些材料優(yōu)選氮化物，其通過反應(yīng)性離子蝕刻去除以在硬掩模層7的水平處的凹槽中形成通常30nm寬的第一間隔物14和在蓋層13中的開口的側(cè)壁上形成第二間隔物15。
第一間隔物14與接下來的各向異性蝕刻工藝相關(guān)，通過其在源/漏區(qū)的區(qū)域中去除填充物9直到半導(dǎo)體材料的表面。由于蝕刻工藝為各向異性，所以第一間隔物14掩蔽字線疊層的側(cè)壁上的間隙填充物9的材料以使得間隙填充材料殘留物16留在這些側(cè)壁上，形成字線的側(cè)壁絕緣。本發(fā)明的方法的這一重要步驟提供字線的側(cè)壁絕緣，該字線通常使用代替氮化物的氧化物形成，如通過描述的例子所顯示的。然后導(dǎo)電材料例如多晶硅用來形成局部互連2，提供其作為源/漏接觸和源/漏區(qū)與位線之間的電連接。
存在根據(jù)沿著字線的要求尺寸構(gòu)造局部互連2的不同的可能性。通過使用覆蓋在字線疊層之間間隙的周期性間隔的區(qū)域的掩模來蝕刻間隙填充物9，使得間隙填充物9的材料留在這些區(qū)域中作為在蝕刻的孔之間的電絕緣，這些孔被用于局部互連的導(dǎo)電材料填充。但是，構(gòu)造局部互連2的優(yōu)選處理步驟順序包括蝕刻間隙填充物9以在字線疊層之間開口的間隙中的間隙填充殘留物16之間形成連續(xù)溝槽，其填充有作為局部互連的導(dǎo)電材料。然后，根據(jù)局部互連所需的縱向尺寸通過掩模和進(jìn)一步的蝕刻處理來結(jié)構(gòu)化該材料；并且在結(jié)構(gòu)化的互連之間的間隙中再次填充電介質(zhì)材料，其優(yōu)選為氧化物。平坦化該局部互連材料。
圖7示出根據(jù)圖6的半成品的根據(jù)圖5的放大截面圖。在這個(gè)截面圖中，詳細(xì)的表示出間隙填充物9，再氧化層11，存儲層12的設(shè)置，結(jié)構(gòu)化的蓋層13，第一間隔物14，第二間隔物15和間隙填充殘留物16。第一間隔物14用于將間隙填充物9構(gòu)造為間隙填充殘留物16，該第一間隔物不必與第二間隔物15分開，如圖6所示，但可以僅僅輕微的將它們分開。這一特征可根據(jù)具體情況變化。它的重要性僅僅在于具有第一間隔物14以掩蔽間隙填充物9的邊緣部分，使得它們不會被蝕刻掉，而是形成字線疊層的側(cè)壁絕緣。
圖8顯示根據(jù)圖6在進(jìn)行以構(gòu)造CMOS器件的進(jìn)一步工藝步驟之后的截面圖。在施加上部絕緣層17之后，其中上部絕緣層17可被沉積作為等離子加強(qiáng)的氮化物，被覆蓋有抗反射涂層來輔助隨后的光刻，通過在外圍區(qū)域中蝕刻空隙18來構(gòu)造CMOS器件。這一結(jié)構(gòu)定義形成部分柵電極層5的柵電極。這顯示于圖8的左側(cè)。在一標(biāo)準(zhǔn)的再氧化步驟之后，注入摻雜原子以形成LDD(輕摻雜漏區(qū))區(qū)域21。沉積氮化物襯墊之后，寬的側(cè)壁間隔物尤其是氧化物間隔物19形成在柵電極疊層的側(cè)壁。這些側(cè)壁間隔物19具有約150nm的典型寬度。然后側(cè)壁間隔物19用作源/漏區(qū)注入的掩模以形成CMOS器件的源/漏區(qū)20。在該注入過程中LDD區(qū)域21被側(cè)壁間隔物19覆蓋。
CMOS器件之間的空隙18顯著大于字線疊層之間的小間隙。通過本發(fā)明的方法，可制造在具有低至70nm尺寸的存儲單元陣列中和具有需要使用較寬側(cè)壁間隔物19的典型橫向尺寸的CMOS器件結(jié)構(gòu)中的兩種晶體管結(jié)構(gòu)。由于在外圍區(qū)域29中柵疊層的高度，即襯底的垂直尺寸大于字線疊層的高度，所以空隙18必須相對寬于在存儲單元區(qū)域28中的字線疊層之間的間隙。在本發(fā)明的結(jié)構(gòu)的優(yōu)選實(shí)施例中，當(dāng)包括前述的層加上蓋層13和絕緣材層17的柵極疊層的垂直尺寸d2至少是250nm時(shí)，包括柵電極層5、字線層6和硬掩模層7的字線疊層的垂直尺寸d1至多是200nm。存儲單元陣列的橫向間隔d3作為鄰近的字線疊層的相應(yīng)點(diǎn)之間的距離通過穿過字線疊層來測量，其被選擇為至多250nm。因此，本發(fā)明的方法提供一系列的工藝步驟，其適合于在特別小尺寸中完全構(gòu)造存儲單元陣列之后，在具有適當(dāng)尺寸的外圍區(qū)域中制造電路的CMOS器件。以這種方式，可根據(jù)晶體管器件的類型選擇適當(dāng)?shù)臋M向和垂直尺寸。描述的層排列和工藝步驟的順序尤其適合于制造完全集成的存儲器件。
圖9顯示在外圍區(qū)域29中應(yīng)用源/漏接觸之后圖8的截面圖。在結(jié)注入的退火之后，去除了側(cè)壁間隔物19，例如通過濕法蝕刻。然后用電介質(zhì)材料填充空隙18，電介質(zhì)材料可以包括根據(jù)標(biāo)準(zhǔn)技術(shù)沉積的氧化物和氮化物層以及主要間隙填充物BPSG(硼磷硅化玻璃)。尤其在存儲單元陣列28的區(qū)域中，這些填充物形成用于金屬化級布線的基本電介質(zhì)22。圖9顯示在鄰近第一字線WL1的局部互連2上具有位線接觸24的位線23。位線23和位線接觸24可通過已知的名為雙鑲嵌工藝來制造。接下來用電導(dǎo)材料填充的接觸孔用于產(chǎn)生將被連接的CMOS器件的源/漏區(qū)上的漏接觸通孔25。CMOS器件的柵電極26也可以通過柵電極通孔27來接觸。當(dāng)柵電極26還可以通過適當(dāng)?shù)慕Y(jié)構(gòu)化柵電極層5的一部分被電連接時(shí)，例如圖1中顯示的那樣，在圖9中柵接觸通孔27用虛線表示。進(jìn)一步的金屬布線層和金屬間氧化物以通常的方式施加，并沒有顯示在圖9中。然后該存儲器件以包括鈍化和掩蔽(housing)工藝的標(biāo)準(zhǔn)完成工藝步驟進(jìn)一步處理。由于這不是本發(fā)明的方法的構(gòu)成部分，所以沒有詳細(xì)地描述。
電荷捕獲存儲單元的存儲單元陣列的一個(gè)優(yōu)選實(shí)施例包括具有SiGe層的改進(jìn)的柵極結(jié)構(gòu)。該結(jié)構(gòu)通過如圖10到13的截面中顯示的優(yōu)選制造方法進(jìn)一步詳細(xì)描述。
圖10的截面顯示半導(dǎo)體本體3，它被提供有淺溝槽隔離1以分開存儲單元的列。在存儲單元陣列的區(qū)域中的半導(dǎo)體本體3的表面覆蓋有氧化柵4，其優(yōu)選通過熱生長形成，典型厚度大約4nm。施加SiGe層30，之后沉積柵電極層5，優(yōu)選多晶硅，金屬和/或金屬硅化物的字線層6，例如包括鎢，和硬掩模層7。SiGe層優(yōu)選是10nm到15nm厚和優(yōu)選包含20原子百分比和70原子百分比之間的鍺。結(jié)構(gòu)化字線疊層，包括SiGe層30，其形成字線疊層的一部分。然后，各向同性和有選擇地回蝕刻SiGe層30至柵電極層5和氧化柵4的材料。
如果柵電極層是多晶硅和氧化柵是二氧化硅，則可進(jìn)行蝕刻步驟，例如，通過下列變化中的一種。第一種變化使用多晶硅蝕刻劑，由70％的HNO3，49％的HF，99.9％的CH3COOH和水構(gòu)成。在相對原子量中，組分比例例如是40∶1∶2∶57。為10∶1到10∶5之間的典型比率的混合物優(yōu)選在水中溶解(參見，例如S.M.Kim等人的IEEE學(xué)報(bào)的納米技術(shù)2，第253頁，(2003))。第二種變化在典型溫度90℃下使用30％的H2O2，如果鍺比例高，典型地大于60％，這尤其適合(參見，例如A.Franke等人的微電機(jī)械系統(tǒng)雜志12，4月，2003)。第三種變化使用由30％的NH4OH，30％的H2O2和水，在典型溫度75℃下的優(yōu)選比例1∶1∶5構(gòu)成的蝕刻劑。使用這種蝕刻劑，獲得接下來的選擇性蝕刻，根據(jù)F.Scott Johnson等人的電子材料雜志21，第805-810頁(1992)對于包含40原子百分比的鍺的SiGe；SiGe的蝕刻率和Si的蝕刻率的比為36∶1并且SiGe的蝕刻率和SiO2的蝕刻率的比是100∶1；對于包含55原子百分比的鍺的SiGe∶SiGe的蝕刻率和Si的蝕刻率的比為177∶1并且SiGe的蝕刻率和SiO2的蝕刻率的比是487∶1。由于SiGe對于Si和SiO2的超過100∶1的選擇性可通過這些濕法蝕刻的方法獲得，所以淺溝槽隔離1的氧化物的底部蝕刻可以避免。
在圖11的截面中顯示SiGe層30的該蝕刻工藝獲得的半成品的結(jié)果。在字線疊層和半導(dǎo)體本體之間的SiGe層中具有橫向凹槽，在柵電極層5和氧化柵4之間留下SiGe層30的殘留物部分。然后各向同性蝕刻氧化柵4，例如通過HF。由于從上面的垂直方向的蝕刻腐蝕，幾乎沒有去除淺溝槽隔離1的氧化物；如果需要，可加入潤濕劑。
圖12顯示將除了SiGe層30的殘留部分下面的保留部分之外的氧化柵去除之后的下一半成品。然后，優(yōu)選為熱生長SiO2的另一電介質(zhì)材料產(chǎn)生在半導(dǎo)體材料、SiGe層、氧化柵層5的自由表面上。
該再氧化層11顯示在附圖13的截面圖中，其也顯示接下來施加的用于存儲層12的材料層。優(yōu)選為Si3N4，其通過低壓化學(xué)氣相沉積可以共形地施加。為存儲層12提供的橫向凹槽具有由于制造再氧化層11引起的輕微減小的尺寸。用作存儲層12的材料層優(yōu)選沉積至少為所述凹槽尺寸的一半厚。在上述的典型尺寸的情況下，該層厚度優(yōu)選約5nm。以這種方式，材料完全填充凹槽以使得存儲層12能形成為整體的納米條。層的厚度沒有按比例畫出。在SiGe層的橫向表面上的再氧化層厚度典型為約4nm，但是，在這個(gè)例子中，在字線疊層的側(cè)壁上典型地生長約6nm的厚度。這是由于柵電極層5的多晶硅的高摻雜的緣故。
然后各向同性地回蝕刻包括存儲層材料的層，以使得殘留物部分被留下，形成存儲層12。由于淺溝槽隔離沒有被底部蝕刻，因此獲得具有納米范圍內(nèi)的寬度的薄連續(xù)條的存儲層12。接著，可以注入源/漏區(qū)的摻雜，根據(jù)已經(jīng)描述的實(shí)施例的側(cè)壁間隔物16可通過通常的共形沉積和各向異性蝕刻來形成。
盡管本發(fā)明及其優(yōu)勢已經(jīng)詳細(xì)描述，但應(yīng)當(dāng)理解在此在不脫離本發(fā)明精神和通過附加的權(quán)利要求限定的本發(fā)明保護(hù)范圍的情況下來制作各種變化，替代和轉(zhuǎn)化。
附圖標(biāo)記表1 淺溝槽隔離2 局部互連3 半導(dǎo)體本體4 氧化柵5 柵電極層6 字線層7 硬掩模層8 蝕刻開口9 間隙填充物10 源/漏區(qū)11 再氧化層12 存儲層13 蓋層14 第一間隔物15 第二間隔物16 間隙填充殘留物17 絕緣層18 空隙19 側(cè)壁間隔物20 源/漏區(qū)21 LDD區(qū)22 基本電介質(zhì)23 位線24 位線接觸25 漏接觸通孔26 柵電極27 柵接觸通孔28 存儲單元陣列29 外圍區(qū)域30SiGe層
權(quán)利要求
1.一種制造半導(dǎo)體存儲器件的方法，該半導(dǎo)體存儲器件包括半導(dǎo)體本體；設(shè)置在所述半導(dǎo)體本體上并且包括具有存儲層的存儲單元的存儲單元陣列；被提供用于電荷捕獲的所述存儲層；和字線疊層，其環(huán)繞所述存儲單元的柵電極；該方法包括步驟在所述半導(dǎo)體本體的表面上形成氧化柵；在所述氧化柵上沉積SiGe層；在所述SiGe層上沉積柵電極層和字線層；結(jié)構(gòu)化所述字線層、所述柵電極層和所述SiGe層以形成字線疊層；選擇性蝕刻所述SiGe層的殘留物部分至所述氧化柵和所述柵電極層以形成在所述字線疊層的兩側(cè)上的所述SiGe層中的所述柵電極層下面的底部蝕刻的凹槽；在半導(dǎo)體本體、所述SiGe層的剩余部分和所述柵電極層的表面上形成氧化層；沉積用于所述存儲層的材料；和去掉除了形成在所述柵電極層的底部邊緣下面的條狀存儲層的殘留部分以外的所述材料。
2.根據(jù)權(quán)利要求1的制造半導(dǎo)體存儲器件的方法，進(jìn)一步包括該存儲器件進(jìn)一步包括在所述半導(dǎo)體本體上的外圍區(qū)域，用于集成的CMOS電路以在寫入、讀取或擦除操作中尋址所述存儲單元陣列，和CMOS器件，其形成所述CMOS電路并且設(shè)置在所述外圍區(qū)域中，該方法進(jìn)一步包括附加的步驟在沉積所述SiGe層之前在所述表面處形成淺溝槽隔離，所述淺溝槽隔離提供以定距離間隔的電絕緣條并且在用于所述存儲單元陣列的區(qū)域中彼此平行設(shè)置；在所述字線層上施加硬掩模層；結(jié)構(gòu)化所述字線疊層以橫向延展到用于所述存儲單元陣列的所述區(qū)域中的所述淺溝槽隔離；在蝕刻所述SiGe層之后蝕刻掉所述字線疊層之間的氧化柵；在形成所述存儲層之后注入摻雜劑以在所述半導(dǎo)體本體中形成源/漏區(qū)；在所述字線疊層之間沉積間隙填充物并且平坦化所述間隙填充物到所述硬掩模層的上表面的水平；施加蓋層；去除所述蓋層和在用于接觸孔的區(qū)域中的所述間隙填充物上的部分層來形成在所述間隙填充物中的凹槽；在所述凹槽的側(cè)壁上形成間隔物；進(jìn)一步去除所述間隙填充物來形成接觸孔，由此在所述間隔物下面的所述字線疊層的側(cè)壁上留下間隙填充殘留物；在所述接觸孔中形成電導(dǎo)材料的局部互連，所述局部互連被提供用于所述源/漏區(qū)到位線的電連接；施加上部絕緣層；在所述外圍區(qū)域中結(jié)構(gòu)化所述絕緣層、所述蓋層、所述硬掩模層、所述字線層和所述柵電極層為殘留物層疊層，以形成柵電極或柵電極和導(dǎo)體跡線；施加側(cè)壁間隔物到所述殘留物疊層；注入摻雜劑以形成用于CMOS器件的源/漏區(qū)；去除所述側(cè)壁間隔物；施加電介質(zhì)材料以填充所述疊層之間的自由空間并且形成用于布線的基本電介質(zhì)；形成接觸孔到所述CMOS器件的所述源/漏區(qū)和/或到所述CMOS器件的所述柵極，以及形成到所述局部互連的位線開口和進(jìn)一步的接觸孔；應(yīng)用第一金屬化以在所述接觸孔中形成接觸通孔和在所述位線開口中形成位線，通過在所述進(jìn)一步的接觸孔中的接觸通孔使所述位線接觸所述局部互連；和施加金屬間電介質(zhì)和進(jìn)一步金屬化以形成所述布線。
3.根據(jù)權(quán)利要求1或2的方法，進(jìn)一步包括下面附加的步驟所述局部互連在所述字線疊層之間以如下方式設(shè)置即在包括第一存儲單元、在字線方向上與所述第一存儲單元相鄰的第二存儲單元、和在位線方向上分別與第一和第二存儲單元相鄰的第三存儲單元和第四存儲單元的第一四元存儲單元中，并且該第一四元存儲單元進(jìn)一步包括所述第一存儲單元的第一源/漏區(qū)、所述第二存儲單元的第一源/漏區(qū)、所述第三存儲單元的第一源/漏區(qū)、所述第四存儲單元的第一源/漏區(qū)，所述第一源/漏區(qū)通過所述局部互連的第一個(gè)被電連接，和所述第一四元的所述存儲單元形成象該第一四元這樣設(shè)置的存儲單元的第二、第三、第四和第五四元的第一存儲單元，分別通過所述局部互連的第二、第三、第四和第五局部互連將所述第一四元的所述存儲單元的每一個(gè)的第二源/漏區(qū)電連接到存儲單元相應(yīng)的第二、第三、第四或第五四元的第二、第三、第四存儲單元的第一源/漏區(qū)。
4.一種半導(dǎo)體存儲器件，包括半導(dǎo)體本體；存儲單元陣列，其每一個(gè)存儲單元包括在所述半導(dǎo)體本體的主表面上的源/漏區(qū)之間的溝道區(qū)；柵電極，其具有鄰近于所述源/漏區(qū)的側(cè)壁并且被設(shè)置在所述溝道區(qū)之上并通過氧化柵與該溝道區(qū)分開；所述柵電極包括在所述氧化柵之上的SiGe層和設(shè)置在所述SiGe層上的柵電極層；所述SiGe層在鄰近于所述源/漏區(qū)的所述柵電極層的下面橫向凹進(jìn)；所述柵電極層和在所述SiGe層兩側(cè)上的所述源/漏區(qū)之間設(shè)置適合電荷捕獲的存儲層材料，該存儲層被電介質(zhì)材料包圍；和在所述柵電極的所述側(cè)壁上設(shè)置的電絕緣材料的側(cè)壁間隔物。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲器件，進(jìn)一步包括所述半導(dǎo)體本體具有一主表面；在所述主表面上設(shè)置的所述存儲單元陣列；所述半導(dǎo)體本體的所述主表面上的外圍區(qū)域被提供為集成的CMOS電路以在寫入、讀取或擦除操作中尋址所述存儲單元陣列；CMOS器件形成所述CMOS電路并且被設(shè)置在所述外圍區(qū)域中；所述存儲單元陣列包括環(huán)繞所述柵電極且具有在垂直于所述半導(dǎo)體本體的所述主表面的方向上的第一尺寸的字線疊層；所述CMOS器件包括具有在垂直于所述半導(dǎo)體本體的所述主表面的所述方向上的第二尺寸的柵極疊層；所述字線疊層的所述第一尺寸至多為200nm；所述柵極疊層的所述第二尺寸至少為250nm；并且通過至少一個(gè)覆蓋所述字線疊層的另一電介質(zhì)材料層來補(bǔ)償所述第一尺寸和所述第二尺寸之間的差。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器件，進(jìn)一步包括所述字線疊層的間距，其橫跨所述字線疊層作為鄰近的字線疊層的相應(yīng)點(diǎn)之間的距離而被測量，至多250nm。
7.根據(jù)權(quán)利要求5或6的半導(dǎo)體存儲器件，進(jìn)一步包括至少一個(gè)覆蓋所述字線疊層的電介質(zhì)材料層，所述至少一個(gè)電介質(zhì)材料層具有與所述字線疊層的第一尺寸和所述柵極疊層的第二尺寸之差相等的厚度。
全文摘要
提供一個(gè)薄的SiGe層作為附加的底部柵電極層，并且其設(shè)置于薄氧化柵和柵電極層之間，優(yōu)選為多晶硅。選擇性地蝕刻SiGe層到柵電極和氧化柵，并且鄰近于源/漏區(qū)被橫向去除SiGe層以形成凹槽，隨后以適合電荷捕獲的材料填充。器件結(jié)構(gòu)和制造方法適合于包括存儲單元的局部互連、CMOS邏輯外圍的集成電路和且是補(bǔ)償在陣列和外圍中的層級差的手段。
文檔編號H01L29/78GK1870249SQ20061007110
公開日2006年11月29日 申請日期2006年2月17日 優(yōu)先權(quán)日2005年2月18日
發(fā)明者J·維勒, M·古特舍, H·塞德爾 申請人:英飛凌科技股份公司