專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造方法，尤其涉及一種在位線 間及字線間的半導體襯底中具有溝槽區(qū)的半導體器件及其制造方法。
背景技術：
近年來，己廣泛地使用可數(shù)據(jù)重寫的半導體器件的非易失性存儲 器。在此種非易失性存儲器的技術領域中，正發(fā)展將存儲器單元
(memory cell)小型化以獲得高存儲容量化的技術開發(fā)。作為非易失性存 儲器，有-種具有將電荷蓄積在氧化物/氮化物/氧化物(ONO; Oxide/Nitride/Oxide)膜的金屬氧化物氮化物氧化物硅(MONOS; Metal Oxide Nitride Oxide Silicon)型或硅氧化物氮化物氧化物硅(SONOS; Silicon Oxide Nitride Oxide Smcon)型這種構造的快閃存儲器。當中，為 達到使存儲器單元小型化的「:l的，已發(fā)展出一種位線埋設在半導體襯 底中而兼具源極區(qū)域及漏極區(qū)域的快閃存儲器。
關于上述習知技術(習知技術l)，使用圖1及圖2來說明。圖l為 習知技術1的快閃存儲器的俯視圖。圖2為其剖面圖，圖2A為圖1的 A-A線的剖面圖。圖2 (b)為圖1的B-B線的剖面圖。參照圖1，位 線14延伸在圖1的縱方向，字線15延伸在位線的寬度方向。
參照圖2，作為源極區(qū)域及漏極區(qū)域的位線14埋設在半導體襯底 10中。
在半導體襯底10上形成有ONO膜12。在ONO膜12上形成有 兼作為柵極電極的字線15。
在位線14間(源極區(qū)域及漏極區(qū)域間)的字線15(柵極電極)下面的 半導體襯底10會成為通道。通過將電荷儲存在通道上的ONO膜12中， 而具有非易失性存儲器的功能。
專利文獻1及專利文獻2揭示一種在位線14間及字線15間的半 導體襯底10設置有溝槽區(qū)的半導體器件中，在位線上形成有熱氧化硅 膜的技術。形成字線時，將位線上的熱氧化硅膜作為掩膜(mask),在
半導體襯底形成溝槽凹區(qū)。
在專利文件1中，通道上方的柵極電極構造為一層字線(習知技術2)。另一方面，在專利文件2中，通道上方的柵極電極構造為浮柵極 (floating gate)、氧化硅膜與控制柵極(字線)(習知技術3)。
專利文獻l:日本特開2004-111874號公報
專利文獻2:日本特開平05-198778號公報

發(fā)明內容
(發(fā)明所欲解決的課題)
圖3為用以說明習知技術1中的問題的圖。圖3 (a)為習知技術 1的快閃存儲器的俯視圖。圖3 (b)為圖3 (a)中B-B線的剖而圖。 參照圖3 (a)，在習知技術l中，通過在位線14間施加高電壓，并在 字線15(柵極電極)下面的通道50中將能量變高的電荷捕捉到ONO膜 12中的捕捉層，而把電荷寫入至ONO膜12。
然而，在字線15下面的半導體襯底10中的電流，亦如圖3 (a) 中虛線箭頭所示，在字線15下面的通道50的兩側流動。如圖3 (b) 所示，通道擴張到字線15下面的通道50的兩側(組件符號52)。因此， 如圖3 (a)所示，電荷不僅被捕捉至字線15下面的ONO膜12中(組 件符號54),亦被捕捉至字線15兩側的ONO膜12中(組件符號54a)。
如此，當電荷被捕捉至字線15兩側的ONO膜12中時，會發(fā)生下 列問題。首先，在做擦除操作時無法擦除電荷。其次，電荷亦會被捕 捉至鄰接的字線15下面的ONO膜12中。這些問題將會造成存儲器單 元誤動作。因此，難以將字線15的間隔縮短而使存儲器單元小型化。
所以，如習知技術2及3，考慮在位線14間及字線15間的半導體 襯底10設置溝槽區(qū)。然而，如習知技術2及3所示，在位線上設置熱 氧化硅膜的構造(LOCOS (Local Oxidation of Silicon;局部硅氧化法) 結構)中，會產生鳥嘴效應(birdbeak)而難以小型化。此夕卜，在習知技術 3中，由于在控制柵極與浮柵極間設置有氧化膜層，而使形成浮柵極、 控制柵極與溝槽區(qū)的蝕刻制程復雜化。這是由于在形成溝槽區(qū)的蝕刻 制程期間，會將位線上的氧化膜作為掩膜來使用之故。
本發(fā)明的目的是提供一種在字線間將組件分離，而能使存儲器單
元小型化的半導體器件及其制造方法。
本發(fā)明的半導體器件，包括有位線，形成在半導體襯底中；絕 緣膜線，設置在所述位線上，并在所述位線的長度方向連續(xù)地延伸； 柵極電極，設置在所述位線間的半導體襯底上；字線，設置在所述柵 極電極上，并在所述位線的寬度方向延伸；以及溝槽區(qū)，形成在所述 位線間及所述字線間的所述半導體襯底。依據(jù)本發(fā)明，由于設置溝槽 區(qū)，故電流不會流至半導體襯底的字線兩側。如此，電荷不會被捕捉 至字線兩側的ONO膜中。因此，能提供一種能縮小字線間隔，而將存 儲器單元小型化的半導體器件。
本發(fā)明的半導體器件可制作成所述絕緣膜線的寬度方向側面與所 述半導體襯底的表面大致垂直。依據(jù)本發(fā)明，不會產生鳥嘴效應，而 可將存儲器單元小型化。
本發(fā)明的半導體器件可制作成所述絕緣膜線包含有氧化硅膜。依 據(jù)本發(fā)明，能在半導體襯底形成溝槽區(qū)時，將加大硅半導體襯底的蝕 刻選擇比。
本發(fā)明的半導體器件可制作成具備有設置在所述溝槽區(qū)上的絕緣 膜層。依據(jù)木發(fā)明，能確實地在信道間將組件分離。
本發(fā)明的半導體器件可制作成具備有設置在所述溝槽區(qū)與所述絕 緣膜層間的阻障(barrier)層，所述絕緣膜層包含有氮化硅膜，所述阻 障層包含有氧化硅膜。依據(jù)本發(fā)明，能防止氮化硅膜的應力所造成的 剝離等。并且，能防止氮化硅膜中的氫擴散至ONO膜而造成特性劣化。
本發(fā)明的半導體器件可制作成在所述半導體襯底的溝槽區(qū)形成與 位線相對的導電型通道切斷區(qū)域。依據(jù)本發(fā)明，能更確實地將信道間 的組件分離。
本發(fā)明的半導體器件可制作成具備有形成在所述溝槽區(qū)側面的側 壁。依據(jù)本發(fā)明，由于能確保通道切斷區(qū)域與通道的距離，故能通過 來自P型區(qū)域的空乏層來防止通道變窄。
本發(fā)明的半導體器件可制作成具備有設置在所述半導體襯底與所 述柵極電極間的ONO膜。依據(jù)本發(fā)明，在具有ONO膜的快閃存儲器 中，能抑制電荷被捕捉至字線兩側的ONO膜中。
本發(fā)明的半導體器件的制造方法，包括有在半導體襯底中形成
位線的步驟；在所述位線上形成，連續(xù)形成于所述位線的長度方向的 絕緣膜線的步驟；在所述位線間的所述半導體襯底上形成柵極電極的 步驟；形成設置連接于所述柵極電極，并在所述位線的寬度方向延伸 的字線的步驟；以及在所述位線間及所述字線間的所述半導體襯底形 成溝槽區(qū)的步驟；其中，形成所述溝槽區(qū)的步驟包括有至少將所述絕 緣膜線作為掩膜來蝕刻所述半導體襯底的步驟。依據(jù)本發(fā)明，由于形 成溝槽區(qū)，故電流不會流至半導體襯底的字線兩側。如此，電荷不會 被捕捉至字線兩側的ONO膜中。因此，能提供一種可縮小字線的間隔， 而可將存儲器單元小型化的半導體器件的制造方法。
本發(fā)明的半導體器件的制造方法可為形成所述位線的歩驟包含 有，在形成于用以構成所述柵極電極的第一金屬層的開口部的所述半 導體襯底進行離子注入的歩驟；形成所述絕緣膜線的步驟包含有在 所述開口部及所述第一金屬層上堆疊絕緣膜線層的步驟以及將所述絕 緣膜線層研磨至第一金屬層的步驟。依據(jù)本發(fā)明，能以自動對準 (self-alignment)的方式來形成位線與絕緣膜線。因此，能將絕緣膜線 連續(xù)形成在位線的長度方向。并且，通過將絕緣膜線形成在第一金屬 層的開口部內，而能將絕緣膜線的側面與半導體襯底大致垂直。如此， 可將存儲器單元小型化。
本發(fā)明的半導體器件的制造方法可為形成所述絕緣膜線的步驟 包含有以CVD (Chemical Vapor Deposition;化學氣相沉積)法來形成 氧化硅膜的步驟。依據(jù)本發(fā)明，不會產生鳥嘴效應，而可將存儲器單 元進一步小型化。
本發(fā)明的半導體器件的制造方法可具有在所述溝槽區(qū)上形成絕緣 膜層的步驟。依據(jù)本發(fā)明，可更確實地在信道間將組件分離。
本發(fā)明的半導體器件的制造方法可為還具有在所述溝槽區(qū)上形 成包含有氧化硅膜層的阻障層的步驟；形成所述絕緣膜層的步驟包含 有在所述阻障層上形成氮化硅膜層的步驟。依據(jù)本發(fā)明，能防止氮化 硅膜的應力所造成的剝離等。并且，能防止氮化硅膜中的氫擴散至ONO 膜而導致特性劣化。
本發(fā)明的半導體器件的制造方法可具有在所述絕緣膜層間的所述 絕緣膜線形成迮接至所述位線的接觸孔的步驟。依據(jù)本發(fā)明，能在形成接觸孔時，針對絕緣膜層選擇性地蝕刻絕緣膜線。如此，無須確保 在位線與接觸孔的曝光時的位置余裕，而能將存儲器單元小型化。
本發(fā)明的半導體器件的制造方法可具有在所述半導體襯底的所述 溝槽區(qū)形成與所述位線相對的導電型的通道切斷區(qū)域的步驟。依據(jù)本 發(fā)明，能更確實地進行信道間的組件分離。
本發(fā)明的半導體器件的制造方法可為形成所述通道切斷區(qū)域的 步驟包含有將所述絕緣膜線與所述字線作為掩模來進行將離子注入至 所述溝槽區(qū)的步驟。依據(jù)本發(fā)明，能以與溝槽區(qū)自動對準的方式來形 成信道切斷區(qū)域。并且，無須考慮曝光時的位置偏差，而能將存儲器 單元小型化。
本發(fā)明的半導體器件的制造方法可為具有在所述溝槽區(qū)的側部 形成側壁的步驟；形成所述通道切斷區(qū)域的歩驟包含有將所述絕緣膜 線、所述字線、以及所述側壁作為掩模來進行將離子注入至所述溝槽 區(qū)的步驟。依據(jù)本發(fā)明，由于能確保通道切斷區(qū)域與通道的距離，故 能通過來自P型區(qū)域的空乏層來防止通道變窄。并且，能以與溝槽區(qū) 自動對準的方式來形成信道切斷區(qū)域。因此，能減少制造步驟。并且， 無須考慮嗞光吋的位置偏差，而能將存儲器單元小型化。
本發(fā)明的半導休器件的制造方法可為具有在所述半導體襯底上 形成ONO膜的歩驟；形成所述柵極電極的歩驟，亦即為在所述ONO
膜上形成柵極電極的步驟。依據(jù)本發(fā)明，在具有ONO膜的快閃存儲器 中，能抑制電荷被捕捉至字線兩側的ONO膜中。
(發(fā)明的效果)
依據(jù)本發(fā)明，可提供一種將字線間的組件分離，而可將存儲器單 元小型化的半導體器件及其制造方法。


圖1為習知技術1的快閃存儲器的存儲器單元的俯視圖。
圖2為習知技術1的快閃存儲器的存儲器單元的剖面圖，圖2 (b) 為圖1中的A-A線的剖面圖，圖2 (b)為圖1中的B-B線的剖面圖。
圖3為用以說明習知技術的課題的圖，圖3 (a)為快閃存儲器的 存儲器單元的俯視圖，圖3 (b)匁圖3 (a)中B-B線的剖面圖。
圖4為本發(fā)明第一實施例的快閃存儲器的存儲器單元的俯視圖。
圖5為本發(fā)明第一實施例的快閃存儲器的存儲器單元的剖面圖，
圖5 (a)為圖4中A-A線的剖面圖，圖5 (b)為圖4中B-B線的剖面圖，圖5 (c)為圖4中C-C線的剖面圖。
圖6為本發(fā)明第一實施例的快閃存儲器的存儲器單元的剖面圖，圖6 (a)為圖4中D-D線的剖面圖，圖6 (b)為圖4中E-E線的剖面圖。
圖7為顯示本發(fā)明第一實施例的快閃存儲器的制造方法的第一剖面圖，圖7 (a)為圖4中A-A線的剖面圖，圖7 (b)為圖4中B-B 線的剖面圖，圖7為圖4中D-D線的剖面圖。
圖8為木發(fā)明第一實施例的快閃存儲器的制造方法的第二剖面圖，圖8 (a)為圖4中A-A線的剖面圖，圖8 (b)為圖4中B-B線的剖 面圖，圖8 (c)為圖4中D-D線的剖而圖。
圖9為顯示本發(fā)明第一實施例的快閃存儲器的制造方法的第三剖面圖，圖9 (a)為圖4中A-A線的剖面圖，圖9 (b)為圖4中B-B 線的剖而圖，圖9 (c)為圖4中D-D線的剖面圖。
圖10為顯示本發(fā)明第一實施例的快閃存儲器的制造方法的第四剖面圖，圖10 (a)為圖4中A-A線的剖面圖，圖10 (b)為圖4中B-B 線的剖面圖，圖10 (c)為圖4中D-D線的剖面圖。
圖11為顯示本發(fā)明第一實施例的快閃存儲器的制造方法的第五剖面圖，圖ll (a)為圖4中A-A線的剖面圖，圖ll (b)為圖4中B-B 線的剖面圖，圖ll (c)為圖4中D-D線的剖面圖。
圖12為顯示本發(fā)明第一實施例的快閃存儲器的制造方法的第六剖面圖，圖12 (a)、 (b)、 (c)為圖4中C-C線的剖面圖。
圖13為顯示本發(fā)明第二實施例的快閃存儲器的制造方法的第一剖面圖，圖13 (a)為圖4中A-A線的剖面圖，圖13 (b)為圖4中D-D 線的剖面圖。
圖14為顯示本發(fā)明第二實施例的快閃存儲器的制造方法的第二剖面圖，圖14 (a)為圖4中A-A線的剖面圖，圖14 (b)為圖4中D-D 線的剖面圖。
圖15為顯示本發(fā)明第二實施例的快閃存儲器的制造方法的第三剖
面圖，圖15 (a)為圖4中A-A線的剖面圖，圖15 (b)為圖4中D-D 線的剖面圖。
圖16為顯示本發(fā)明第三實施例的快閃存儲器的制造方法的第一剖 面圖，圖16 (a)為圖4中A-A線的剖面圖，圖16 (b)為圖4中D-D 線的剖面圖。
圖17為顯示本發(fā)明第三實施例的快閃存儲器的制造方法的第二剖 面圖，圖17 (a)為圖4中A-A線的剖面圖，圖17 (b)為圖4中D-D 線的剖面圖。
圖18為顯示本發(fā)明第四實施例的快閃存儲器的制造方法的第一剖 面圖，圖18 (a)為圖4中A-A線的剖面圖，圖18 (b)為圖4中D-D 線的剖面圖。
圖19為顯示本發(fā)明第四實施例的快閃存儲器的制造方法的第二剖 面圖，圖19 (a)為圖4中A-A線的剖面圖，圖19 (b)為圖4中D-D 線的剖面圖。
符號說明
IO襯底12 ONO股
14位線15、 20字線
16柵極電極16a、 20a金屬層
18絕緣膜線22溝槽區(qū)
24絕緣膜層26阻障層
28側壁30層間絕緣膜
32接觸孔34充填金屬
36配線層38保護膜
40通道切斷區(qū)域44、 46光阻
48開口部50、 52通道
54、 54a電荷
具體實施例方式
以下，參照圖式說明本發(fā)明的實施例。
第一實施例
圖4為本發(fā)明第一實施例的快閃存儲器的俯視圖(保護膜、配線層及層間絕緣膜皆未圖示)。圖5 (a)為圖4中A-A線所的剖面圖。圖5 (b)為圖4中B-B線的剖面圖。圖5 (c)為圖4中C-C線的剖面圖。 圖6 (a)為圖4中D-D線的剖面圖。圖6 (b)為圖4中E-E線的剖面 圖。參照圖4，圖4中有位線14與絕緣膜線18。位線14埋設形成在P 型硅半導體襯底IO(或埋設形成在半導體襯底的P型區(qū)域中)中。絕緣 膜線18在位線14的長度方向連續(xù)形成，并延伸在圖4的縱向方向。 并且，圖4雖未顯示配線層，但配線層36在位線14上朝著位線14的 長度方向延伸。
字線20在位線的寬度方向延伸。每隔多條字線20形成有接觸孔。 接觸孔內埋入有充填金屬(plug metal)34，并與位線14及配線層36連 接。由于位線14是由擴散層所形成，故電阻大。因此，存儲器單元的 寫入與擦除的特性會劣化。為了防止特性劣化，故將位線14隔著多條 字線20,連接至低電阻的配線層36。
參照圖5 (a)，說明字線20長度方向的字線20間的剖面。在位線 14間的半導體襯底10形成溝槽區(qū)22，并在溝槽區(qū)22上設有氮化硅膜 以作為絕緣膜層24。位線14是埋入在半導體襯底10中。在位線14 上設置有氧化硅膜以作為絕緣膜線18。在絕緣膜線18與絕緣膜層24 上設置有層間絕緣膜30。在層間絕緣膜30上且為位線14上，設置有 配線層36。在配線層36上有保護膜38。
參照圖5 (b)，說明字線20長度方向上的字線20的剖面。未在位 線14間的半導體襯底10中設置溝槽區(qū)22，而在半導體襯底10中形成 通道。在位線14間的半導體襯底10上設置ONO膜12。在ONO膜12 上的絕緣膜線18間設置有柵極電極16。形成在半導體襯底10中的位 線14是作為源極區(qū)域及漏極區(qū)域來作用。在位線14上設置有絕緣膜 線18。在絕緣膜線18與柵極電極16上設置有字線20。如此，連接柵 極電極16與字線20。在字線20上設置有層間絕緣膜30，層間絕緣膜 30上的配置與圖5 (a)相同。
參照圖5 (c)，說明跨越字線20長度方向的接觸孔32的剖面。位 線14間的配置與圖5 (a)相同，故省略其說明。在位線14上形成接 觸孔32，并在接觸孔32內埋入充填金屬34。在充填金屬34上設置有 配線層36，通過接觸孔而使位線14與配線層36連接。
參照圖6 (a)，說明位線14長度方向上的位線14間的剖面。溝槽 區(qū)22形成在半導體襯底10的字線20間，并在溝槽區(qū)22上形成絕緣 膜層24。字線20下面未形成有溝槽區(qū)22，而是在半導體襯底10中形 成通道。半導體襯底10上設置有ONO膜12， ONO膜12上設置有柵 極電極16，柵極電極16上設置有字線20。在字線20與絕緣膜層24 上設置有層間絕緣膜30,在層間絕緣膜30上設置有保護膜38。
參照圖6 (b)，說明位線14長度方向上的位線14的剖面。位線 14埋設在半導體襯底10。在位線14上連續(xù)形成絕緣膜線18。在絕緣 膜線18上設置有字線20。在字線20與絕緣膜線18上設置有層間絕緣 膜30。在層間絕緣膜30上設置有配線層36，在配線層36上設置有保 護膜38。位線14與配線層36隔著多條字線20，通過形成在絕緣膜線 18與層間絕緣膜30的接觸孔32而相連接。接觸孔32內埋入有充填金 屬34。
在第 -實施例的快閃存儲器屮，具備有在半導體襯底10的位線14 間及字線20間所形成的溝槽區(qū)22。如此，電流不會如習知技術1在半 導體襯底10的字線20兩側流動，故電荷不會被捕捉至字線20兩側的 ONO膜12中。因此，能縮小字線20的間隔，而能將存儲器單元小型 化。
如習知技術2，當字線為一層時，很難將絕緣膜線18作成大致垂 直的形狀。這是因為字線20變的不容易埋入絕緣膜線18之間的緣故。 所以，如第一實施例所示，在絕緣膜線18間設置有柵極電極16，并在 絕緣膜線18與柵極電極16上設置有字線20且彼此相接觸。如此，能 解決習知技術2的問題。并且，柵極電極16與字線20亦彼此相接觸。 如此，如后述的制造方法的說明，不用如習知技術3在形成溝槽區(qū)22 時需要復雜的蝕刻制程。
如習知技術2與習知技術3，當以熱氧化膜形成絕緣膜線時，絕緣 膜線18的側面會變成斜面，且由于鳥嘴效應導致通道寬度變窄，而難 以將存儲器單元小型化。所以較佳為將絕緣膜線18寬度方向的側面作 成大致垂直于半導體襯底10的表面。所謂「大致垂直」是表示與形成 LOCOS構造的熱氧化硅膜相比，絕緣膜線18寬度方向的側面是垂直 形成。如此，不會產生鳥嘴效應，故能將存儲器單元小型化。
此外，絕緣膜線18只要為具有絕緣性質者即可，然而較佳為如同 第一實施例，絕緣膜線18包含有氧化硅膜。如此，在形成溝槽區(qū)22 時，能將硅半導體襯底10的蝕刻選擇比設大。
并且，如同第一實施例，較佳為在溝槽區(qū)22上設置有絕緣膜層24。 如此，能確實地將通道間予以絕緣。并且，如同第一實施例，絕緣膜 線18由氧化硅膜制成，絕緣膜層24由氮化硅膜制成，故相對于氮化 硅膜，能選擇性地蝕刻氧化硅膜。如此，無須確保位線14與接觸孔曝 光時的位置余裕，故能將存儲器單元小型化。
并且，在半導體襯底10與柵極電極16間設置有ONO膜12。如 此，在具有ONO膜12的快閃存儲器中，能抑制電荷被捕捉至字線20 兩側的ONO膜12中。
接著，參照圖7至圖12，說明第一實施例的快閃存儲器的制造方 法。圖7至圖11巾各圖的圖(a)相當于圖4中A-A線的剖面圖，各 圖的圖(b)相當于圖4屮B-B線的剖面圖，各圖的圖(b)相當于圖 4屮D-D線的剖面圖。圖12相當于圖4中.C-C線的剖面圖。
參照圖7，在P型硅半導體襯底10上(或半導體襯底內的P型區(qū)域)， 以熱氧化法形成隧道氧化膜(氧化硅股)、以CVD法形成捕捉層(氮化硅 膜)與頂部氧化膜(氧化硅膜)以作為ONO膜12。在ONO膜12上形成 多晶硅膜以作為用以構成柵極電極16的第一金屬層16a。在第一金屬 層16a上，形成在用以形成位線14讀區(qū)中具有開口部的光阻44。將光 阻44作為掩膜來蝕刻第一金屬層16a與ONO膜12以形成開口部48。 如此，如圖7 (a)及(b)所示，在用以形成位線14與絕緣膜線18的 區(qū)域形成開口部48。如圖7 (c)所示，第一金屬層16a連續(xù)地設置在 形成位線14的區(qū)域。開口部48的側面形成為大致垂直于半導體襯底 10的表面。第一金屬層16a的厚度為100nm(奈米)，開口部48的寬度 (亦即位線寬度)為70nm，位線的間隔距離為160nm。
參照圖8，將光阻44作為掩膜，將例如砷予以離子注入至半導體 襯底10中，然后將光阻44移除。接著進行熱處理，在半導體襯底10 中形成N型位線14。使用高密度電漿型的CVD設備，在幵口部48與 第一金屬層16a上堆疊厚度約180nm的氧化硅膜層，以便埋入在開口 部48屮。由于使用高密度電漿型的CVD設備，故能確實地將氧化硅
膜18埋入在縱橫比(aspect ratio)為2.7的大開口部48中。使用化學 機械研磨(CMP; chemical mechanical polishing)法將氧化硅膜層研磨達 至第一金屬層16a。如此，在位線14上形成埋入在開口部48中的絕緣 膜線18。此時，第一金屬層16a的厚度約卯nm。
如此，位線14與絕緣膜線18能以自動對準的方式形成。因此， 能在位線14的長度方向上連續(xù)地形成絕緣膜線18。此外，通過在開口 部48中形成絕緣膜線18，而能將絕緣膜線18的側面形成為大致垂直 于半導體襯底IO。如此，能將存儲器單元小型化。并且，由于以CVD 法來形成絕緣膜線，故不會產生鳥嘴效應而能將存儲器單元進一步小 型化。
參照圖9，使用多晶硅膜在絕緣膜線18與第一金屬層16a上形成 用以構成字線20的第二金屬層20a。除了用以形成字線20的區(qū)域外， 在第二金屬層20a上形成具有開口部的光阻46。如圖9 (a)所示，光 阻46未形成在相當于字線20間的區(qū)域。如圖9 (b)所示，光阻46 形成在字線20的形成區(qū)中。在此，第二金屬層20a的厚度(亦即字線膜 厚)為lOOnm，字線寬度為75nm，字線的間隔為75nm。
參照圖IO，將光阻46作為掩膜來蝕刻第二金屬層20a、第一金屬 層16a與ONO膜12。然后在位線14間及字線20間的半導體襯底10 中形成深度40nm的溝槽區(qū)22。此時，如圖10 (a)所示，在字線20 間的區(qū)域中，蝕刻第二金屬層20a與位線14間的第一金屬層16a。然 后，在半導體襯底10的位線14間形成溝槽區(qū)22。在位線14上設置有 絕緣膜線18。鮑緣膜線18由氧化硅膜制成。因此，通過選擇性地蝕刻 由相對于氧化硅膜的多晶硅膜等所構成的第二金屬層20a與第一金屬 層16a，而能保留絕緣膜線18。如此，在半導體襯底10中形成溝槽區(qū) 22時，能防止位線14被蝕刻。
如圖10 (b)所示，用以形成字線20的區(qū)域保留有第一金屬層16a 與第二金屬層20a而成為柵極電極16與字線20。因此，在位線14間 的半導體襯底10上面形成柵極電極16，且形成與柵極電極16接觸并 延伸在位線14的寬度方向的字線20。并且，在位線14間及字線20 間的半導體襯底10中形成溝槽區(qū)22。并且，至少使用絕緣膜線18作 為掩膜來蝕刻半導體襯底10，而形成溝槽區(qū)22。
如習知技術3中所示，在第一金屬層16a與第二金屬層20a間設 置有氧化硅膜的情況下，在第二金屬層20a蝕刻后，蝕刻制程會停止 在氧化硅膜，或會花時間在蝕刻制程上。所以，必須以不同條件來進 行氧化硅膜的蝕刻，且必須蝕刻第一金屬層16a。在第一實施例中，通 過在柵極電極16上設置有字線20，亦即，通過在第一金屬層16a上設 置有第二金屬層20a，而能連續(xù)蝕刻至ONO膜12,不必使用上述復雜 的蝕刻制程。
如上所述，通過形成在第一金屬層16a的開口部48，位線14與絕 緣膜線18會以自動對準的方式來形成。并且，在位線14與絕緣膜線 18上形成第二金屬層20a。接著，使用相同的掩膜來進行蝕刻，以形 成字線20、柵極電極16與溝槽區(qū)22。如此，能使字線20、柵極電極 16與溝槽區(qū)22以自動對準的方式來形成。因此，能減少制程步驟。并 且，無須考慮曝光吋的位置偏差，而能將存儲器單元小型化。
參照圖ll，使用CVD法或高密度電漿型的CVD設備，在溝槽區(qū) 22上形成厚度為100nm的氮化硅膜作為絕緣膜層24，以填入在溝槽區(qū) 22中。接著，蝕刻整個表面或用CMP研磨整個表面，藉此埋入絕緣膜 層24。透過絕緣膜層24，能更確實地在字線20下面的信道間將組件 分離。
接著，參照圖12，說明用以形成接觸孔32的區(qū)域。圖12 (a)為 與圖ll (a)相同構成的剖面。在形成接觸孔前，會變成與相當于圖4 中A-A線剖面的圖11 (a)相同構成的剖面。參照圖12 (b)，使用CVD 法在絕緣膜層24與絕緣膜線18上形成例如硼磷硅玻璃(Boro-Phospho Silicated Glass; BPSG)等的氧化硅膜以作為層間絕緣膜30。將光阻作 為掩膜來蝕刻層間絕緣膜30及絕緣膜層24間的絕緣膜線18，以形成 與位線14相連接的接觸孔32。
層間絕緣膜30與絕緣膜線18為氧化硅膜，絕緣膜層24為氮化硅 膜。因此，能針對氮化硅膜選擇性地蝕刻氧化硅膜。如此，即使光阻 中用以形成接觸孔32的開口部偏離位線14，接觸孔32亦不會偏離位 線14。若接觸孔32偏離位線14時，在位線14與半導體襯底10間會 流動接面電流。第一實施例能防止這種情形。如此，無須確保位線14 與接觸孔嗞光時的位置余裕，而能將存儲器單元小型化。
參照圖12 (c)，在接觸孔32中埋入例如Ti/WN與W或Ti/TiN與 W的金屬，以形成充填金屬34。接著，形成配線層36與保護膜38， 完成第一實施例的快閃存儲器。
第二實施例
第二實施例為在絕緣膜層24底部與側部設置有阻障層的例子。圖 13至圖15為顯示本發(fā)明第二實施例的快閃存儲器制造方法。各圖的圖 (a)相當于圖4中A-A線的剖面圖，各圖的圖(b)相當于圖4中D-D 線的剖面圖。在圖13中，與第一實施例相同，進行到圖10的制造步 驟。與第一實施例相同的構成要素附有相同的符號，并省略其說明。 參照圖14，使用CVD法在溝槽區(qū)22上面與側面、ONO膜12、絕緣 膜線18、柵極電極16與字線20的側面形成包含有氧化膜層的阻障層 26。阻障層26的厚度為30nm。使用CVD法或高密度電漿型的CVD 設備，在阻障層26上形成氮化硅膜層以作為絕緣膜層24。然后，通過 蝕刻整個表面或使用CMP法硏磨整個表面，而埋入絕緣膜層24與阻 障層26。接著，進行與第一實施例的圖12的相同歩驟，完成第二實施 例的快閃存儲器。
本發(fā)明的第二實施例能獲得與第一實施例相同的效果。并且，第 二實施例的快閃存儲器具各有(包括)氧化硅膜的阻障層26，該阻障 層26設置在溝槽區(qū)22與由(包括)氮化硅膜的絕緣膜層24間。如此， 能防止因為氮化硅膜的應力所造成的剝離等。并且，能進一步防止氮 化硅膜中的氫擴散至ONO膜12而導致特性劣化。為避免氮化硅膜剝 離，阻障層26較佳為至少形成在溝槽區(qū)22。以作為ONO膜12的阻 障為目的時，阻障層26較佳為至少形成在ONO膜12的側面。
第三實施例
本發(fā)明的第三實施例為在溝槽區(qū)22中設置有通道切斷區(qū)域40的 例子。圖16及圖17為顯示本發(fā)明第三實施例的快閃存儲器的制造方 法。各圖的圖(a)相當于圖4中A-A線的剖面圖。各圖的圖(b)相 當于圖4中D-D線的剖面圖。參照圖16，首先，與第一實施例相同， 進行至圖10的制造歩驟。與第一實施例相同的構成要素附有相同的符 號，并省略其說明。接著，將絕緣膜線18與字線20作為掩膜，將例 如硼予以離子注入至溝槽區(qū)22的半導體襯底10中，以形成P型(與位線14相反的導電型)的通道切斷區(qū)域40。離子注入為例如以65keV的 注入能量及1E13cm-3的劑量來進行。
參照圖17，與第一實施例的圖11相同，在溝槽區(qū)22上形成作為 絕緣膜層24的氮化硅膜。然后，進行與第一實施例的圖12相同的步 驟，完成第三實施例的快閃存儲器。
第三實施例的快閃存儲器能獲得與第一實施例相同的效果。并且， 由于第三實施例的快閃存儲器在溝槽區(qū)22具有P型的通道切斷區(qū)域 40，故能更確實地在字線20下面的信道間將組件分離。再者，由于將 絕緣膜線18與字線20作為掩膜來形成通道切斷區(qū)域40，故能以自動 對準的方式來形成信道切斷區(qū)域40與溝槽區(qū)22。并且，無須考慮嗞光 時的位置偏差，而能將存儲器單元小型化。
第四實施例
本發(fā)明的第四實施例為在溝槽區(qū)22的側面形成側壁28，并設置有 通道切斷區(qū)域40的例子。圖18及圖19為顯示本發(fā)明第四實施例的快 閃存儲器的制造方法。各圖的圖(a)相當于圖4中A-A線的剖面圖。 各圖的圖(b)相當于圖4中D-D線的剖面圖。參照圖18，首先，與 第一實施例相同，進行至圖IO的制造步驟。與第一實施例相同的構成 要素附有相同的符號，并省略其說明。接著，使用側壁(sidewall)法 在溝槽區(qū)22側面形成側壁28。側壁28的寬度為例如15nm。側壁28 例如由氧化硅膜或氮化硅膜所形成。將絕緣膜線18、字線20與側壁 28作為掩膜，并使用與第三實施例相同的條件，將例如硼予以離子注 入至半導體襯底10中。然后，進行熱處理。以此方式形成P型(與位 線14相反的導電型)的通道切斷區(qū)域40。
參照圖19，與第一實施例的圖11相同，在溝槽區(qū)22中形成氮化 硅膜作為絕緣膜層24。然后，進行與第一實施例的圖12相同的步驟， 完成第四實施例的快閃存儲器。
第四實施例的快閃存儲器能獲得與第三實施例相同的效果。并且， 由于第四實施例的快閃存儲器能確保通道切斷區(qū)域40與通道的距離， 故能通過來自P型區(qū)域的空乏層來防止通道變窄。再者，由于將絕緣 膜線18、字線20與側壁28作為掩膜來形成通道切斷區(qū)域40，故能以 自動對準方式來形成信道切斷區(qū)域40與溝槽區(qū)22。因此，能減少制程
步驟。并且，無須考慮曝光時的位置偏差，而能將存儲器單元小型化。
此外，如同第二實施例，亦可在具有阻障層26的快閃存儲器中設 置第三或第四實施例的通道切斷區(qū)域40。
以上，雖已說明本發(fā)明的較佳實施例，但本發(fā)明并未限定于實施 例，在權利要求中所記載的本發(fā)明的精神范圍內，可進行各種的變形 與變更。
權利要求
1.一種半導體器件，其特征在于，包括位線，形成在半導體襯底中；絕緣膜線，設置在所述位線上，并在所述位線的長度方向連續(xù)地延伸；柵極電極，設置在所述位線間的所述半導體襯底上；字線，設置連接在所述柵極電極上，并在所述位線的寬度方向延伸；以及溝槽區(qū)，形成在所述位線間及所述字線間的所述半導體襯底。
2. 如權利要求1所述的半導體器件，其特征在于，所述絕緣膜線 的寬度方向的側面大致垂直于所述半導體襯底的表面。
3. 如權利要求1或2所述的半導體器件，其特征在于，所述絕緣 膜線包括氧化硅膜。
4. 如權利要求1至3中任一項所述的半導體器件，其特征在于， 還包括設置在所述溝槽區(qū)上的絕緣膜層。
5. 如權利要求4所述的半導體器件，其特征在于，還包括設置在 所述溝槽區(qū)與所述絕緣膜層間的阻障層；所述絕緣膜層包括氮化硅膜，所述阻障層包括氧化硅膜。
6. 如權利要求1至5中任一項所述的半導體器件，其特征在于， 在所述溝槽區(qū)的所述半導體襯底中形成與位線為相反的導電型的通道 切斷區(qū)域。
7. 如權利要求6所述的半導體器件，其特征在于，還包括形成在 所述溝槽區(qū)的側面的側壁。
8. 如權利要求1至7中任一項所述的半導體器件，其特征在于，還包括設置在所述半導體襯底與所述柵極電極之間的ONO膜。
9. 一種半導體器件的制造方法，其特征在于，包括 在半導體襯底中形成位線的步驟；在所述位線上形成，連續(xù)形成于所述位線的長度方向的絕緣膜線 的步驟；在所述位線間的所述半導體襯底上形成柵極電極的步驟； 形成設置連接于所述柵極電極，并在所述位線的寬度方向延伸的字線的步驟；以及在所述位線間及所述字線間的所述半導體襯底形成溝槽區(qū)的步驟；其中，形成所述溝槽區(qū)的步驟至少包括有，將所述絕緣膜線作為掩膜來 蝕刻所述半導體襯底的歩驟。
10. 如權利耍求9所述的半導體器件的制造方法，其特征在于， 形成所述位線的步驟還包含有，在形成于用以構成所述柵極電極的第一金屬層的開口部的所述半導體襯底進行離子注入的步驟；形成所述絕緣膜線的步驟還包含有在所述開口部及所述第一金 屬層上堆疊絕緣膜線層的步驟以及將所述絕緣膜線層研磨至所述第一 金屬層的步驟。
11 .如權利要求9或10所述的半導體器件的制造方法，其特征在于， 形成所述絕緣膜線的步驟還包括使用CVD法形成氧化硅膜的步驟。
12. 如權利要求9至11中任一項所述的半導體器件的制造方法，其 特征在于，還包括在所述溝槽區(qū)上形成絕緣膜層的步驟。
13. 如權利耍求12所述的半導體器件的制造方法，其特征在于，還 包括在所述溝槽區(qū)上形成包含有氧化硅膜層的阻障層的步驟；形成所述絕緣膜層的步驟還包括在所述阻障層上形成氮化硅膜層 的歩驟。
14. 如權利要求12或13所述的半導體器件的制造方法，其特征在 于，還包括在所述絕緣膜層間的所述絕緣膜線中形成連接所述位線的 接觸孔的步驟。
15. 如權利要求9至14中任一項所述的半導體器件的制造方法，其 特征在于，還包括在所述溝槽區(qū)的所述半導體襯底中形成與所述位線 相反的導電型的通道切斷區(qū)域的步驟。
16. 如權利要求15所述的半導體器件的制造方法，其特征在于，形 成所述通道切斷區(qū)域的步驟還包括將所述絕緣膜線與所述字線作為掩 膜而將離子注入至所述溝槽區(qū)的歩驟。
17. 如權利耍求15所述的半導體器件的制造方法，其特征在于，還 包括在所述溝槽區(qū)的側部形成側壁的步驟；形成所述通道切斷區(qū)域的步驟還包括將所述絕緣膜線、所述字線 與所述側壁作為掩膜而將離子注入至所述溝槽區(qū)的步驟。
18. 如權利耍求9至17中任一項所述的半導體器件的制造方法，其 特征在-T，還包括在所述半導體襯底上形成ONO膜的步驟；形成所述柵極電極的步驟是在所述ONO膜上形成所述柵極電極 的步驟。
全文摘要
本發(fā)明提供一種半導體器件及其制造方法，包括位線(14)，形成在半導體襯底(10)中；絕緣膜線(18)，設置在位線(14)上，并在位線(14)的長度方向連續(xù)延伸；柵極電極(16)，設置在位線(14)間的半導體襯底(10)上；字線(20)，設置在柵極電極(16)上，并朝位線(14)的寬度方向延伸；以及溝槽區(qū)(22)，形成在位線(14)間及字線(20)間的半導體襯底中。依據(jù)本發(fā)明，可提供一種能進行字線(14)間的組件分離并能使存儲器單元小型化的半導體器件及其制造方法。
文檔編號H01L21/70GK101203954SQ20058005015
公開日2008年6月18日 申請日期2005年6月28日 優(yōu)先權日2005年6月28日
發(fā)明者保坂真彌 申請人:斯班遜有限公司;斯班遜日本有限公司