專利名稱：減少字線耦合噪聲的置亂方法
技術領域：
0001本發(fā)明一般涉及電子電路，更具體地，涉及半導體集成電路中的噪聲降低。
背景技術：
0002非易失性存儲電路，例如電可擦除可編程只讀存儲器(EEPROM)和閃存EEPROM，幾十年來已經被廣泛應用于包括計算機存儲器，汽車應用和視頻游戲的各種電路應用中。然而，許多新應用對上一代非易失性存儲器除了要求對電池供電電路的低功率消耗外，對存取時間和存儲密度亦有要求。對這些低功率應用特別有吸引力的一種非易失性存儲技術是鐵電體存儲單元。鐵電體存儲單元的一個主要優(yōu)勢是與前幾代浮柵(floating gate)存儲器相比，寫操作需要的能量大約要少3個數量級。而且，它們不需要高壓電源來編程和擦除存儲在浮柵上的電荷。因此，降低了電路的復雜性，提高了可靠性。
0003術語“鐵電體”的用詞略有不當，這是因為目前的鐵電體電容器并不包含任何含鐵材料。典型的鐵電體電容器包括兩個空間距離靠近的導電板之間形成的鐵電體材料的電介質。已經為大家接受的一族稱作“鈣鈦礦”的鐵電體材料具有通式ABO3。該族包括鋯鈦酸鉛(PZT)，其分子式為Pb(ZrxTi1-x)O3。這種材料是一種具有期望特性的電介質，所述期望特性即適當電場使柵格的中心原子移位。這種被移位的中心原子(鈦或鋯)在去掉電場后保持移位，從而存儲凈電荷。另一族鐵電體材料是鈦酸鍶鉍(SBT)，其分子式為SbBi2Ta2O9。但是這兩種鐵電體材料都會經受疲勞和壓印。疲勞的特征在于凈存儲電荷隨著鐵電體電容器的重復周期逐漸減少。壓印是如果鐵電體電容器保持在一種狀態(tài)很長時間，就寧愿保持那種狀態(tài)而非另一種狀態(tài)的趨勢。
0004圖1示出了現有技術中一種典型的一個晶體管、一個電容器(1T1C)的鐵電體存儲單元。除了鐵電體電容器100外，鐵電體存儲單元類似于1T1C動態(tài)隨機存取存儲器(DRAM)單元。鐵電體電容器(FeCAP)100被連接于極板線110和存儲節(jié)點112之間。存取晶體管102具有一條連接于位線108和存儲節(jié)點112之間的電流路徑。存取晶體管102的控制柵被連接到字線106，以控制鐵電體存儲單元的數據讀寫。此數據被存儲為對應于單元電壓VCAP的極化電荷。位線BL的寄生電容由電容器CBL104表示。
0005參考圖2，其中具有一條與鐵電體電容器100對應的磁滯曲線。該磁滯曲線包括沿垂直軸的凈電荷Q或極化，以及沿水平軸的電壓。按照慣例，單元電壓的極性定義為如圖1所示。因此，存儲“0”時特征在于極板線端相對于存取晶體管端的電壓為正。存儲“1”時特征在于極板線端相對于存取晶體管端的電壓為負。在寫操作中，通過在鐵電體電容器上施加電壓Vmax來存儲“0”。這在鐵電體電容器內存儲了飽和電荷Qs。然而，由于鐵電體電容器包括與開關元件并聯(lián)的線性元件。因此，當去掉電場時，線性元件放電，僅有剩余電荷Qr保留在開關元件中。通過給鐵電體電容器施加-Vmax，存儲的“0”被重寫為“1”。這使鐵電體電容器的線性和開關元件充電到-Qs的飽和電荷。當去掉電場時，存儲的電荷回到-Qr。最后，矯頑點VC和-VC是磁滯曲線上的最小電壓，其將使存儲的數據狀態(tài)退化。例如，在鐵電體電容器上施加VC將使存儲的“1”退化，即使它并不足以存儲“0”。因此，特別重要的是，除非正在對鐵電體電容器進行存取，否則應避免電壓處于這些矯頑點附近。
0006參考圖3，其中說明了如圖1所示的鐵電體存儲單元的典型寫入順序。開始時，位線(BL)、字線(WL)和極板線(PL)都為低。上面一行磁滯曲線表示寫“1”，下面一行表示寫“0”?！?”或“0”開始都存儲在每個示例性儲存單元中。當位線BL和字線WL為高而極板線PL為低時，執(zhí)行寫“1”。這在鐵電體電容器上施加了負電壓，并將其充電為-Qs。當極板線PL變成高時，鐵電體電容器上的電壓為0V，存儲的電荷恢復為-Qr。在寫周期的末端，位線BL和字線WL變低，存儲的電荷-Qr保持在鐵電體電容器內。替代性地，當位線BL保持為低，而極板線PL變成高時，產生寫“0”。這在鐵電體電容器上施加了正電壓，并將其充電到表示存儲了“1”的Qs。當極板線PL變成低時，鐵電體電容器兩端的電壓為0V，存儲的電荷恢復為表示存儲“0”的Qr。
0007圖1的鐵電體存儲器的階躍檢測讀操作示于圖4。上面一行磁滯曲線表示讀“0”。下面一行磁滯曲線表示讀“1”。字線WL和極板線PL開始時都為低。位線BL預充電為低。在時刻t0時，預充電信號PRE變成低，允許位線BL浮動。在時刻t1和t2，字線WL和極板線PL分別變成高，由此使每個存儲單元連接到有效字線WL和極板線PL，以與各自的位線共享電荷。與在時刻t2和t3之間所示的存儲“0”相比，存儲的“1”將與寄生位線電容CBL共享更多的電荷，并產生更高的位線電壓。在每個被存取的位線的互補位線上生成參考電壓(未示出)。在時刻t3，該參考電壓處于“1”和“0”電壓之間?！?”或“0”電壓和對應的參考電壓之間的差值電壓被施加到每個各自的讀出放大器。在時刻t3，該讀出放大器被激活，以放大該差值電壓。當各個位線電壓在時刻t3后被完全放大時，讀“0”曲線單元電荷從Qr增加至Qs。通過比較，讀“1”數據狀態(tài)已經從存儲“1”變成存儲“0”。因此，讀“0”操作是非破壞性的，但讀“1”操作是破壞性的。在時刻t4，極板線PL變成低，并向讀“1”單元施加-Vmax，由此存儲-Qs。同時，零電壓被施加給讀“0”單元，且電荷Qr被存儲。在讀周期末端，信號PRE變成高，并對兩條位線BL進行預充電，使其返回到零伏特或接地。字線變成低，由此使鐵電體電容器與位線隔離。因而，零伏特被施加給讀“1”單元，-Qr被存儲。
0008現在參考圖5，它說明了鐵電體存儲電路的脈沖檢測讀操作。讀操作開始于時刻t0，此時預充電信號PRE變成低，允許位線BL浮動。字線WL和極板線PL開始為低，位線BL被預充電為低。在時刻t1，字線WL變成高，由此將鐵電體電容器耦合到各自的位線。然后，在時刻t2極板線PL變成高，由此允許每個存儲單元與各自的位線共享電荷。鐵電體存儲單元與它們各自的位線BL共享電荷，并產生各自的差值電壓。這里，V1表示數據“1”，V0表示數據“0”。然后在時刻t3前，極板線PL變成低，且共模差值電壓變成接近零?？捎糜跈z測的差值電壓是時刻t3的V1和V0中的一個和參考電壓(未示出)之間的差值，該參考電壓大致位于時刻t3的電壓V1和V0的中間。差值電壓在時刻t3被各自的讀出放大器放大，并且全位線BL電壓在極板線PL為低時產生。因此，當極板線PL為低時且數據“1”位線BL為高時，數據“1”單元被完全存儲。接著，當數據“0”位線BL保持低時，極板線PL變成高。因此，數據“0”單元被存儲。極板線PL在時刻t4變成低，預充電信號PRE在時刻t5變成高。預充電信號PRE的高電平將位線預充電到地電壓或VSS。在時刻t6，字線WL變成低，從而將鐵電體電容器從位線分離，并完成脈沖檢測周期。
0009參考圖7，它是鐵電體存儲電路的示意圖。盡管存儲電路包括許多相似的存儲陣列，但為了清楚起見，僅顯示了一部分陣列。存儲陣列包括布置成與字線702，704，706對應的行和列750，752的存儲單元。每個存儲單元是用行和列相交處的圓圈表示的。存儲電路包括16條極板線710-718。每條極板線被耦合以接收各自的極板線信號PL0-PL15。每條極板線(例如極板線710)由32行存儲單元(包括由字線702-706共用的行)共用。通過有效的字線信號選擇每一行存儲單元。例如，行704由字線704上的有效的字線信號WLX選擇。每一列包括位線708和互補位線709，它們形成一個位線對。每個位線對被耦合到各自的讀出放大器，例如讀出放大器730。每個讀出放大器具有互補輸出端，其分別由列選擇晶體管742和744耦合到本地輸入/輸出線LIO746和/LIO748。列選擇晶體管由有效的列選擇信號選擇，列選擇信號例如導線740上的YSY。每列具有各自的預充電電路，其包括第一預充電晶體管724、第二預充電晶體管726和第三預充電晶體管728。第一和第二預充電晶體管分別通過導線722將位線708和互補位線709耦合到電壓端GND(接地)，以響應導線720上有效的預充電信號PRE。第三預充電晶體管將位線708和互補位線709互相耦合，以響應導線720上的有效的預充電信號PRE。
0010運行中，控制和解碼電路700接收芯片使能信號CE，包括N個地址位的地址信號AN，和讀/寫信號WR。控制和解碼電路產生有效的字線信號WL、有效的列選擇信號YS、有效的極板線信號PL和預充電信號PRE，其中WL、YS和PL表示字線、列選擇線和極板線的各自的組。在被尋址的行和列的交叉點處選擇的存儲單元在各自的位線上接收或產生數據，以響應讀/寫信號WR的邏輯狀態(tài)。例如，當信號WR為高時，執(zhí)行寫操作。替代性地，當信號WR為低時，執(zhí)行讀操作。不管是讀操作還是寫操作，當字線信號，例如字線信號WLX變成高有效時，很小的電壓通過邊緣電容器CF770和772分別被耦合到相鄰的字線WLX+1702和WLX-1706，并且被耦合到其它源。這些其它源包括極板線耦合。然而，為了簡便起見，來自除了相鄰字線的源的電容性耦合被省略。字線電容耦合將相鄰的字線WLX+1702和WLX-1706上的電壓增大了100mV，并將次閾值泄漏增大了大約一個數量級。接著，極板線信號PL0710的低-高轉換包括從存儲節(jié)點流到位線的次閾值電流。電荷損失給沿相鄰的字線702和706的每個存儲單元的存儲節(jié)點耦合了-1.3mV大小的電壓，其后跟隨極板線信號PL0710的高-低轉換。而且，位線至相鄰字線702和706上的存儲單元的存儲節(jié)點的次閾值電流當極板線信號PL0為低比其為高時要小很多，這是因為每個存取晶體管的漏-源電壓更小得多。因此，重復地存取字線WLX704會在相鄰的字線702和706上的每個存儲單元的存儲節(jié)點上產生大小為100mV的積累的負電壓。
0011現在轉到圖6，它是例如在相鄰的字線WLX+1702和WLX-1706(圖7)上的鐵電體存儲單元的簡化圖，其說明了階躍和脈沖檢測方案的問題。這里相同的參考數字被用在圖1的存儲單元中以說明鐵電體存儲單元的類似元件。電阻RGATE114表示存取晶體管102的次閾值泄漏路徑。二極管116是存儲節(jié)點112和存儲電路襯底之間的寄生結二極管。字線端WL 106與被選字線(未示出)相鄰。每條字線一般由多晶硅層形成，該多晶硅層與金屬分路并聯(lián)。此金屬分路的電阻比多晶硅字線小很多，并以規(guī)則的間隔連接以減小字線電阻。在讀操作過程中，字線端106可以在相鄰的有效字線的低-高轉換中生成大到100mV的電壓，下面將對其進行詳細描述。極板線110由被選字線上的單元共用，也由未選單元共用。鐵電體電容器100存儲各自的數據信號，且直到在這些端子上產生矯頑電壓(如先前所解釋的)之前，優(yōu)選為零伏。對于下面的示例性討論而言，鐵電體電容器100具有約30fF的電容。
0012在讀或寫操作中，將與字線WL 106相鄰的被選字線驅動到約2.2V的高電平。相鄰的字線電容性地將100mV耦合到字線端106，并大大地增大了存取晶體管102的次閾值傳導。位線BL 108被驅動為低，極板線PL 110被驅動高至約1.65V。由于二極管116和存取晶體管102的柵-源電容的電荷共享，極板線PL轉換將1.6V耦合到存儲節(jié)點112。因此，存儲節(jié)點112從0V變到1.6V。高溫時在這些條件下，存取晶體管102的次閾值泄漏電流ISUB從當無耦合至字線106時的小于1nA增加到100mV被耦合到字線106時的大約10nA，或大約一個數量級。通過電阻RGATE114的該等級的次閾值泄漏電流持續(xù)大約4ns，直到多晶硅字線能夠通過金屬分路在片斷末端放電，并且行解碼電路能將字線WL 106恢復到0V。然而，10nA的次閾值電流ISUB持續(xù)約4ns，其表示由于受到前面描述條件的影響，存儲節(jié)點電壓降低了1.3mV。而且，該電荷損失是積累性的。當極板線PL 110由于很小的漏-源電壓返回0V時，最小電流從位線BL 108流動通過存取晶體管102。隨后的存儲器存取與字線WL 106相鄰的存儲單元，但產生的電荷損失能在存儲節(jié)點112產生大小為-100mV的負電壓。這種存儲器存取會使鐵電體存儲單元的數據“1”電平顯著退化，導致讀取錯誤。數據“1”電平的退化引入了位線電壓不平衡，甚至會使鐵電體電容器消磁。

發(fā)明內容
0013根據本發(fā)明的優(yōu)選實施例，公開了用來減少未選擇字線的電容性耦合的一種存儲電路和方法。該電路包括多個布置成行和列的存儲單元。每一行具有第一部分和第二部分。第一位線被耦合到每個第一部分中各自列的存儲單元。第二位線被耦合到每個第二部分中各自的列。一條字線被耦合到第一行的第一部分和第二行的第二部分。與每一相鄰字線的字線電容減少，從而降低了陣列噪聲，提高了信號裕度。


0014從以下詳細描述并結合附圖進行閱讀，本發(fā)明的下述特征將會得到充分理解，其中0015圖1是現有技術的鐵電體存儲單元的電路圖；0016圖2是圖1的鐵電體電容器100的磁滯曲線；0017圖3是說明寫入圖1的鐵電體存儲單元的寫操作的時序圖；0018圖4是對圖1的鐵電體存儲單元的階躍檢測讀操作的時序圖；0019圖5是從圖1的鐵電體存儲單元的脈沖檢測讀操作的時序圖；0020圖6是現有技術的簡化的電路圖，其顯示了由于次閾值泄漏在鐵電體存儲單元存儲節(jié)點產生的電荷積累；0021圖7是存儲電路的示意圖，顯示了與未選字線的電容性耦合；0022圖8是本發(fā)明的6吉比特鐵電體存儲器的塊圖；0023圖9是圖8的鐵電體存儲電路的部分830的塊圖；0024圖10是說明圖9的部分830的32條字線的示例性的置亂模式圖；0025圖11是說明圖10的置亂模式的示例性的字線5的圖；0026圖12是說明圖9的部分830的32條字線的另一個示例性的置亂模式圖；0027圖13是說明圖12的置亂模式的示例性的字線5和17的圖；0028圖14是說明圖9的部分830的32條字線和3條冗余字線的的示例性的置亂模式圖；0029圖15是說明圖14的置亂模式的示例性的字線5和15的圖；0030圖16是無線電話的塊圖，其作為能有利地利用本發(fā)明的便攜式電子設備的一個例子。
具體實施例方式
0031參考圖16，它是作為便攜式電子設備的無線電話的塊圖，它能有利地將本發(fā)明運用在存儲器陣列，解碼電路，互聯(lián)單元或任何其它為本領域所知的幾何陣列。無線電話包括天線1600，射頻收發(fā)機1602，基帶電路1610，擴音器1606，揚聲器1628，小鍵盤1620和顯示器1622。無線電話優(yōu)選為由本領域所熟知的可再充電的電池(未示出)供電。天線1600允許無線電話以本領域熟知的方式與無線電話通訊的射頻環(huán)境進行交互。射頻收發(fā)機1602通過天線1600既發(fā)射也接收射頻信號。發(fā)送的信號由從基帶電路1610接收的聲音/數據輸出信號進行調節(jié)。接收到的信號被解調并作為聲音/數據輸入信號送到基帶電路1610。模擬部分1604包括連接到擴音器1606的模數轉換器1624以接收模擬聲音信號。模數轉換器1624將這些模擬聲音信號轉換成數字數據并將它們施加到數字信號處理器1616。模擬部分1604還包括連接到揚聲器1608的數模轉換器1626。揚聲器1608給用戶提供了聲音輸出。數字部分1610被包含在一個或多個集成電路中，并包括微處理器單元1618，數字信號處理器1616，非易失性存儲電路1612，和易失性存儲電路1614。非易失性存儲電路1612可以包括只讀存儲器(ROM)，鐵電體存儲器(FeRAM)，閃存，或其它為本領域所知的非易失性存儲器。易失性存儲電路1614可以包括動態(tài)隨機存取存儲器(DRAM)，靜態(tài)隨機存取存儲器(SRAM)，或其它為本領域所知的失易性存儲電路。微處理器單元1618與小鍵盤1620交互以接收用戶的電話號碼輸入和控制輸入。微處理器單元1618將驅動功能提供給顯示器1622，以顯示被撥的號碼，電話的當前狀態(tài)，例如剩余的電池壽命，和接收到的文字數字消息。數字信號處理器1616提供用于發(fā)送編碼，接收解碼，誤差檢測和校正，回聲消除，聲帶過濾等的實時信號處理。微處理器單元1618和數字信號處理器1616都與非易失性存儲電路1612對程序指令和用戶基本數據進行交互。微處理器單元1618和數字信號處理器1616還與易失性存儲電路1614進行交互以進行信號處理，聲音識別處理和其它應用。
0032參考圖8，它是本發(fā)明的6吉比特鐵電體存儲器的塊圖。存儲器被分成上面800和下面802的3吉比特存儲塊。除了解碼差異以外，上面和下面的存儲塊基本上是相同的。輸入和輸出邏輯電路804被放置在2個3吉比特的存儲塊之間?？刂七壿嬰娐?40包括用來操作鐵電體存儲器的地址，控制和時序電路。每個存儲塊，例如存儲塊800進一步被分成6個基本相同的512K部分830-835。每個部分，例如部分830進一步被分成16個片斷820-824。行解碼電路810控制部分830內的字線，以響應行地址信號。讀出放大器存儲體806和808放大來自部分830的被選數據信號。
0033圖9是圖8的鐵電體存儲電路的512K部分830的塊圖。部分830被布置成鐵電體存儲單元的512行1024列的陣列。部分830替代實施例還包括本領域所熟知的冗余存儲器(未示出)的另外的行和列。部分830包括16個極板線組。每個極板線組對應于鐵電體存儲單元的32行。部分830還包括16個片斷820-825。每個片斷包括各自的片斷驅動電路920-925。這些片斷驅動電路驅動16個各自的極板線，例如片斷0(820)內的極板線930。
0034運行中，部分830的一行存儲單元被9個最低有效的行地址位RA0-RA8選擇，所述地址位RA0-RA8被加到行解碼電路810。行解碼電路響應地選擇對部分830內的所有16個片斷共用的字線。字線優(yōu)選地是由疊加在對應于每個片斷820-825的多晶硅片斷的金屬導體形成的。這些多晶硅片斷是用于各自存儲單元的控制柵，例如控制柵106(圖6)。每個多晶硅片斷優(yōu)選為在每一端被連接到金屬導體以最小化字線電阻。每個片斷820-825的字線由金屬導體連接。每條字線包括表面電容和邊緣電容。區(qū)域電容包括每個存取晶體管102控制柵的電容，多晶硅下表面至下面襯底的電容，和金屬導體的上表面至疊加金屬導體的電容。邊緣電容CF(圖7)包括多晶片斷和字線WLX704的金屬導體的邊緣至多晶片斷和緊緊相鄰的字線WLX-1706和WLX+1702(圖7)的金屬導體的邊緣之間的電容。盡管其它元件也有邊緣電容，但它們的陣列噪聲貢獻是可以忽略的。根據本發(fā)明的一個優(yōu)選實施例，被選字線能有利于耦合非常小的電壓到相鄰的未選字線，這將在以下進行詳細描述。極板線由對應于被選行的4個行地址位RA5-RA8和4個列地址位CA6-CA9選擇。作為響應，64個鐵電體存儲器陣列在各自的位線上生成數據。這些數據是由讀出放大器存儲體806和808各自的讀出放大器進行放大的。
0035參考圖10，它是說明圖9的部分830的字線1至32的一個示例性的置亂模式的圖。該圖最下面的一行對應于32條字線中每條字線的物理字線位置，32條字線對應于片斷0內的極板線930。編號為0-15的片斷(對應于圖9的16個片斷820-825)位于圖的左側列。圖的表項是每條字線在對應于各自極板線組的物理位置的邏輯地址。物理字線位置和邏輯地址在頂行和底行中是相同的。圖上有陰影的帶區(qū)對應于片斷驅動電路920-925(圖9)。每個偶數字線列在各自的單個列中。而每個奇數字線將列進行變化以使沒有字線與各自部分中2個以上片斷的任何其它字線相鄰。
0036圖11圖解說明了邏輯字線5穿過部分830(圖9)的路由。所有的偶數字線被表示成粗體垂直線。奇數字線5被表示成虛線。字線5的垂直部分包括連接到疊加金屬導體的多晶硅片斷。字線5的水平部分優(yōu)選地僅包括金屬導體。字線5通過片斷0被路由到片斷0和片斷1之間的片斷驅動電路。然后字線5的金屬部分被水平路由通過片斷驅動電路路由至物理字線位置1。接著，包括多晶硅和金屬導體的字線5被垂直路由通過片斷1和2。在片斷2和3之間的下一個片斷驅動電路，字線5的金屬部分被水平路由至物理字線位置29。在物理字線位置29，字線5被垂直路由通過片斷3和4。然后字線5的金屬部分被水平路由至物理字線位置25。在物理字線位置25，字線5被垂直路由通過片斷5和6。這種階梯臺階式地穿過2個片斷和4個物理字線位置的路由順序繼續(xù)進行到物理字線位置5，在此它最后被路由通過片斷15以中止該順序。
0037本發(fā)明的圖11的示例性的實施例能有利于減少字線5和相鄰的字線之間的邊緣電容。每條字線包括幾個對應于存儲陣列片斷的部分。例如，當字線5(1102)被路由通過片斷3和4時，邊緣電容主要在緊緊相鄰的字線28(1104)和30(1100)之間。當字線5(1108)被路由通過片斷5和6時，邊緣電容主要在緊緊相鄰的字線24(1110)和26(1106)之間。其它的奇數字線通過在垂直臺階前減去4條字線位置，遵從同樣的階梯臺階式路由模式。如果減去4條字線位置會穿過極板線邊界，則下一字線位置是由向前一字線位置加上28來計算的。因此，偶數字線還與緊緊相鄰的奇數字線有不超過2個片斷的邊緣電容。仿真表明耦合到這種緊緊相鄰的未選字線的陣列噪聲從大于100mV減小到小于50mV。因此，由于相鄰的字線耦合產生的陣列噪聲被大大減小到現有技術的電路的八分之一。而且，對32個物理字線位置而言，每個奇數字線的水平元件的電阻是可以忽略的。因此，對偶數和奇數字線上的存儲單元的存取時間基本上是相同的。
0038現在參考圖12，它是本發(fā)明的另一個實施例的圖，該圖用來說明部分830(圖9)的32條字線的另一個示例性的置亂模式。所有的偶數字線還是被表示成粗體垂直線。奇數字線的物理位置在穿過片斷0，4，8和12之后在階梯臺階模式中有變化。因此，每個被選字線與不超過4個片斷的2個緊緊相鄰的偶數字線有邊緣電容元件。圖13舉例說明了字線5和17的此路由順序。字線5被路由通過片斷0至片斷0和片斷1之間的片斷驅動電路。然后字線5的金屬部分被水平路由通過片斷驅動電路至物理字線位置1。接著，包括多晶硅和金屬導體的字線5被垂直路由通過片斷1至4。在片斷4和5之間的下一個片斷驅動電路中，字線5的金屬部分被水平路由至物理字線位置13。在物理字線位置13，字線5被垂直路由通過片斷5至8。然后字線5被水平路由至物理位置9并垂直通過片斷9至12。最后，字線5被水平路由至物理位置5，并垂直通過片斷13至15以中止該順序。
0039字線17被路由通過片斷0至片斷0和片斷1之間的片斷驅動電路。然后字線17的金屬部分被水平路由通過片斷驅動電路至物理字線位置29。接著，包括多晶硅和金屬導體的字線17被垂直路由通過片斷1至4。然后字線17的金屬部分被路由至物理字線位置25，并垂直通過片斷5至8。階梯臺階式模式繼續(xù)直到字線17返回片斷12和13之間的物理位置17。然后，字線17被垂直路由通過片斷13至15以中止該順序。
0040本發(fā)明的實施例將每個奇數字線限制為各自極板線的一半。因此，每個奇數字線的水平路由大約是圖10和11實施例的距離的一半。奇數字線通過在垂直臺階前減去4個字線位置遵從同樣的階梯臺階路由模式。然而，如果減去4個字線位置會穿過極板線或極板線邊界的一半，則下一個字線位置是通過向前一個字線位置加上12來計算的。每個被選字線有利于與不超過4個片斷的緊緊相鄰的未選字線有邊緣電容。因此，由于邊緣電容產生的陣列噪聲可以達到現有技術的電路的四分之一。
0041現在參考圖14，它說明了圖9的部分830的32條字線和4個冗余字線的一個示例性的置亂模式。該圖的表項是每條字線在對應于各自極板線組的物理位置處的邏輯地址。邏輯字線地址和物理字線位置在下面的一行中是相同的。極板線片斷號表示在左側列中。與前面關于圖10和11描述的相同的階梯臺階路由模式被用于36個標準和冗余字線中。每個偶數字線對于所有16個片斷具有相同的物理位置。每個奇數字線起始于對應于其邏輯地址的各自的物理位置。每個新的位置是通過從前面一個物理位置減去4來計算的。如果減去4會穿過極板線邊界，則下一個物理位置是通過前一個物理位置加上32來計算的。圖15說明了用于圖14的置亂模式的示例性的字線5和15。字線5和15分別以點線和虛線圖案表示。字線5遵從與前面關于圖11描述的在字線位置1通過片斷1和2的同樣的模式。然而，從字線位置1減去4會產生極板線邊界外的物理位置。因此，下一個物理字線位置是33或1和32的和。然后字線5被垂直路由通過片斷3和4。然后繼續(xù)前面描述的減去4個字線位置和穿過2個片斷的階梯臺階式模式。當字線5在物理字線位置9被路由通過片斷15時，路由模式中止。字線15的階梯臺階式路由模式類似于字線5，除了字線15在物理字線位置3穿過片斷5和6以外。從位置3減去4會跨越極板線邊界。35的下一個物理字線位置是通過向前一個字線位置3加上32計算的。然后字線15被垂直路由通過片斷7和8。然后，繼續(xù)減去4個字線位置和穿過2個片斷的階梯臺階式模式，直到字線15在物理字線位置19穿過片斷15。
0042同樣，本發(fā)明的圖11所示的實施例有利于減小字線5和相鄰字線間的邊緣電容。在一個片斷中沒有奇數或偶數字線與多于2個片斷的任何其它字線相鄰。因此，由于相鄰的字線耦合產生的陣列噪聲被大大減小到現有技術的電路的八分之一。而圖14和15的實施例包括冗余，以使每條字線不與2個片斷的每兩條字線相鄰。例如，字線5僅與一個片斷的偶數字線4和6相鄰。同樣，字線15僅與單個片斷的偶數字線14和16相鄰。因此，由于相鄰的字線耦合產生的陣列噪聲有利地分布在整個片斷上，從而顯著減小了從任何有效的字線耦合到任何其它相鄰的未選字線的電壓。次閾值泄漏在指數上與柵極電壓相關。因此，當耦合到未選字線的柵極電壓減小時，在未選存儲單元的存儲節(jié)點的電荷損失被大大減少。例如，對未選存儲單元而言，最大柵極電壓從100mV減小到50mV，其對應于次閾值電流減小到1/3。而且，36個物理字線位置的每個奇數字線的水平元件的電阻是可以忽略的。因此，對偶數和奇數字線上的存儲單元的存取時間基本上是相同的。
0043盡管已經參考說明性實施例對本發(fā)明進行了描述，但這一描述并無意被解釋為限制意義。參考該描述后，對本領域技術人員而言，這些說明性實施例的各種修改、組合，以及本發(fā)明的其它實施例將變得明顯。例如，已經參考一個晶體管/一個電容器(1T/1C)的鐵電體存儲單元對本發(fā)明的優(yōu)選實施例進行了描述。本發(fā)明同樣可以適用于一個晶體管/一個電容器(1T/1C)的動態(tài)隨機存取存儲器單元、靜態(tài)隨機存取存儲器(SRAM)單元或本領域所知的其它存儲單元。而且，本發(fā)明同樣適用于兩個晶體管/兩個電容器(2T/2C)的鐵電或動態(tài)隨機存取存儲器單元。這些2T/2C單元是互補的1T/1C存儲單元。字線(或多條字線)激活2T/2C存儲單元，從而將互補的1T/1C存儲單元耦合到它們各自的互補位線上。例如，如果2T/2C存儲單元存儲數據“1”，則真實的互補位線電壓變成產生總差值電壓。已經參考一條極板線共用幾條字線的結構描述了本發(fā)明。然而，本發(fā)明同樣適用于極板線不由一條以上字線共享的結構。因此，本發(fā)明旨在包括任何類似的修改或實施例。
權利要求
1.一種包括存儲電路的裝置，所述存儲電路包括排列成行和列的多個存儲單元，每一行具有第一部分和第二部分；第一導體，其被耦合到每個第一部分中各自列的存儲單元；第二導體，其被耦合到每個第二部分中各自的列；和第三導體，其被耦合到第一行第一部分和第二行第二部分中每個存儲單元的控制端。
2.如權利要求1所述的裝置，其中所述第一和第二導體是位線，且其中所述第三導體是字線。
3.如權利要求2所述的裝置，包括耦合到所述多個存儲單元的多條極板線。
4.如權利要求2或3所述的裝置，包括第一對字線，其被耦合到每個第一部分中所述各自列的存儲單元，其中所述第一行的第一部分位于所述第一對字線之間并與其相鄰；和第二對字線，其不同于所述第一對字線，且被耦合到每個第二部分中所述各自列的存儲單元，其中所述第二行的第二部分位于所述第二對字線之間并與其相鄰。
5.如權利要求4所述的裝置，其中所述第三導體是冗余字線，且其中所述第一對字線中的至少一條是標準字線。
6.如權利要求1所述的裝置，其中所述第三導體疊加在所述第一行的第一部分以及所述第二行的第二部分上。
7.如權利要求6所述的裝置，其中所述第一和第二導體是位線，且其中所述第三導體包括字線分路；所述存儲電路進一步包括電連接到所述字線分路的字線，該字線被耦合到所述第一行的第一部分和所述第二行的第二部分中每個存儲單元的控制端。
8.如權利要求2-5中任一項所述的裝置，其中所述裝置進一步包括耦合到所述存儲電路的處理器電路。
9.如權利要求8所述的裝置，進一步包括耦合到所述處理器電路的小鍵盤；和耦合到所述處理器電路的顯示器。
10.一種對存儲電路中字線進行路由的方法，包括以下步驟在存儲陣列的第一部分中形成一條與第一對字線相鄰的字線；和在存儲陣列的第二部分中形成與第二對字線相鄰的所述字線，所述第二對字線不同于所述第一對字線。
11.如權利要求10所述的方法，包括形成多條耦合到所述存儲陣列的第一和第二部分的極板線。
全文摘要
本發(fā)明公開了一種減小由于字線耦合造成的陣列噪聲的存儲電路和方法。所述電路包括多個排列成行和列的存儲單元。每一行具有第一部分(1102)和第二部分(1108)。第一導體耦合到每個第一部分中各自列的存儲單元。第二導體耦合到每個第二部分中各自的列。第三導體耦合到在第一行第一部分(1102)和第二行第二部分(1108)中每個存儲單元的控制端。在所描述的實施例中，通過路由字線來限制相鄰邏輯字線的長接近度(length proximity)，減小了電容性耦合。
文檔編號H01L31/119GK101080820SQ200580043581
公開日2007年11月28日 申請日期2005年10月17日 優(yōu)先權日2004年10月18日
發(fā)明者S·K·馬東 申請人:德克薩斯儀器股份有限公司