專利名稱：溝槽半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造具有溝槽的半導(dǎo)體器件的方法，尤其是涉及一種制造已知為減小的表面場(RSSURF)器件類型的半導(dǎo)體二極管或晶體管的方法。本發(fā)明還涉及一種溝槽半導(dǎo)體器件。
在2002年、功率半導(dǎo)體器件和集成電路的第14次國際討論會的會刊、第237至240頁Rochefort等人的“Manufacturing of high aspect ratiop-n junctions using Vapor Phase Doping for application in multi-Resurfdevices”中描述了一種制造半導(dǎo)體器件的方法。
該方法包括在n+襯底上的n型外延層上沉積p型層。穿過p型層和n型層形成溝槽。利用汽相摻雜用硼摻雜溝槽的側(cè)壁。然后，沉積氧化物來填充溝槽并覆蓋表面?；匚g刻該氧化物以留下氧化物填充溝槽，金屬接觸形成在n+襯底背面上和正面上以接觸p型層。
所形成的器件是Resurf(減小的表面場)p-n二極管，其中當(dāng)器件截止時，鄰接n型外延層的p型層用于耗盡n型外延層。這會增加器件的擊穿電壓。
US-A-6,512,267描述了一種現(xiàn)有的超結(jié)FET，其中利用沿著溝槽的一個側(cè)壁提供n型層和在相對側(cè)壁上提供p型層的結(jié)構(gòu)獲得了當(dāng)器件截止時漂移區(qū)的耗盡。利用四乙基正硅酸酯(TEOS)絕緣溝槽壁，并用絕緣的氧化帽塞住該溝槽。
US-A-6,337,499描述了一種與US-A-6,512,267非常相似的結(jié)構(gòu)。
根據(jù)本發(fā)明，提供一種制造半導(dǎo)體器件的方法，包括(a)提供硅半導(dǎo)體主體，其具有相對的第一和第二主表面，在較高摻雜區(qū)上方的第一主表面處具有較低摻雜區(qū)，摻雜該較低摻雜區(qū)和該較高摻雜區(qū)以具有第一導(dǎo)電類型，該較低摻雜區(qū)具有比該較高摻雜區(qū)更低的摻雜；(b)在該第一主表面上定義具有開口的掩模；(c)在該掩模中穿過開口形成溝槽，該溝槽穿過該較低摻雜區(qū)朝著該較高摻雜區(qū)從第一主表面朝著該第二主表面延伸；(d)在該溝槽的側(cè)壁和基部以及該第一主表面上沉積溝槽絕緣層；
(e)從與該第一主表面相鄰的該溝槽側(cè)壁的頂部移除該溝槽絕緣層，在該溝槽側(cè)壁的頂部留下暴露出的硅；以及(f)在該暴露出的硅上選擇性地生長硅，以在該溝槽的頂部生長硅并塞住該溝槽的頂部，其中該方法進一步包括限定在半導(dǎo)體器件的工作狀態(tài)用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)，以使該較低摻雜區(qū)能夠承受在該工作狀態(tài)的電壓。
本發(fā)明涉及具有場成形區(qū)的半導(dǎo)體器件，一般稱作為RESURF(減小的表面場)器件。在這些器件中，當(dāng)該器件關(guān)斷時，耗盡該較低摻雜區(qū)以承受該電壓。
該溝槽絕緣層優(yōu)選是薄的，即該溝槽寬度的至多10％。
在優(yōu)選的實施例中，該方法進一步包括在沉積該溝槽絕緣層之前，摻雜該溝槽側(cè)壁以具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型的步驟。這些摻雜的側(cè)壁形成當(dāng)該器件關(guān)斷時用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)。以該方式，該較低摻雜區(qū)中的摻雜可以比如果不存在摻雜層的高，由此提高了器件接通時器件的特性。該RESURF效應(yīng)因此可以減小對于給定擊穿電壓的比開態(tài)電阻，或?qū)τ诮o定的比開態(tài)電阻增加該擊穿電壓。
本發(fā)明人認(rèn)識到，現(xiàn)有技術(shù)ISPSD文章中的方法不適用于高展弦比(aspect ratio)的溝槽。難以將電介質(zhì)填充到需要較高擊穿電壓的高展弦比的溝槽中。一個問題是溝槽中的空隙一般在現(xiàn)有技術(shù)結(jié)構(gòu)中在回蝕刻之后開放。然而根據(jù)本發(fā)明的方法適用于低和高展弦比的溝槽。
現(xiàn)有布置的另一問題是應(yīng)力。在用氧化物填充溝槽之后，限制了熱平衡，并且溫度由于由熱處理造成的機械應(yīng)力而不能升高。相反，根據(jù)本發(fā)明的方法在選擇性地生長硅之后可以承受更高的溫度。
而且，本發(fā)明能夠使用具有各種難以填充的溝槽形狀的溝槽。
US-A-2003/0136994描述了一種用于利用選擇生長蓋帽溝槽的工藝。然而，該文獻提出了如在DRAM的電容器中和壓力傳感器中形成它們已在前提供的空腔的方法，且不建議在RESURF器件的漂移區(qū)中提供用硅帽蓋的空腔。因此該文獻沒有提供改善這種器件的制造的建議。
根據(jù)本發(fā)明的器件提供了在工藝流程方面的優(yōu)點。
US-A-6,337,499的硼磷硅酸鹽玻璃(BPSG)被摻雜并且其不可避免地覆蓋溝槽的側(cè)壁以及第一主表面。由于這種玻璃包含大量的摻雜電荷，所以這會影響RESURF效應(yīng)。
如在US-A-6,512,267中回流所使用的氧化物一般不適合于前端處理，因為它們包含大量的雜質(zhì)。
相反，可以在該工藝的任一階段使用根據(jù)本發(fā)明的方法。這又具有另外的優(yōu)點，即在柵極沉積之前可以帽蓋該溝槽。這是一個大優(yōu)點，因為其能夠使柵極連接遍布溝槽。因此，在利用氧化物帽蓋溝槽的現(xiàn)有技術(shù)布置中，柵極可以僅用單獨的觸點接觸金屬，或用困難的處理步驟。
因此，根據(jù)本發(fā)明的方法可允許有效的、直接的且成本有效的設(shè)計。而且，其沒有限制處理方式選擇。
根據(jù)本發(fā)明的方法制造了一種相比這些現(xiàn)有器件具有多個優(yōu)點的器件，采用了由溝槽頂部的硅插塞提供的電連接?？烧{(diào)節(jié)硅插塞中的摻雜以獲得所希望的導(dǎo)電率。
首先，硅層提供了跨過溝槽頂部和因此在相鄰的臺面之間的電連接。這幫助提供到p型主體的連接并能夠獲得較小的間距尺寸。
其次，可以在邊緣終端(edge termination)中使用溝槽，該邊緣終端僅僅使用硅插塞來通過高電阻插塞連接溝槽相對側(cè)上的相鄰主體區(qū)。這允許溝槽和主體區(qū)形成有效的邊緣終端結(jié)構(gòu)，如將在下面更詳細說明的。
該方法可進一步包括步驟(g)，在該第一主表面或與該第一主表面相鄰并且與該溝槽相鄰形成主體區(qū)，半導(dǎo)體摻雜該主體區(qū)，以具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型。
步驟(e)可包括過蝕刻以從該溝槽的基部和該第一主表面以及與該第一主表面相鄰的溝槽側(cè)壁的頂部移除該溝槽絕緣層，在該溝槽側(cè)壁的頂部和該溝槽的基部留下暴露出的硅。
該方法可進一步包括步驟(h)在該第一主表面處或與該第一主表面相鄰并與該主體區(qū)接觸形成半導(dǎo)體摻雜為具有第一導(dǎo)電類型的源區(qū)；以及(i)形成絕緣柵，用于控制源區(qū)和較高摻雜區(qū)之間通過該主體的導(dǎo)電。
盡管一些在前的段落涉及“主體”、“源極”和“漏極”層，但本發(fā)明不僅可應(yīng)用于FET，而且可應(yīng)用于使用減小的表面場效應(yīng)的任一類型的半導(dǎo)體器件，例如二極管、絕緣柵雙極晶體管或常規(guī)的雙極晶體管。
為了符號簡明，不管所論述的器件類型，都將使用術(shù)語“主體”、“漏極”和“源極”。因此，在二極管的情況下，如在此使用的術(shù)語“主體”涉及陽極和陰極之一，且“漏極”是陽極和陰極中的另一個。在雙極晶體管的情況下，可將“主體”認(rèn)為成基極，“漏極”是集電極，而“源極”是發(fā)射極。
本發(fā)明還可用于形成在器件邊緣處的邊緣終端區(qū)中的邊緣終端結(jié)構(gòu)。而且在這種情況下，不需要源區(qū)。
該方法可進一步包括在沉積溝槽絕緣層之前，摻雜溝槽側(cè)壁以具有第二導(dǎo)電類型的步驟。該第二導(dǎo)電類型的區(qū)域形成用于在器件截止時耗盡較低摻雜區(qū)的結(jié)構(gòu)，由此在較低摻雜區(qū)中允許比另外對于給定的擊穿電壓有更高的摻雜，或可選地提高的擊穿電壓保持其它的特性相同。
可選地或另外，該方法可包括在溝槽的側(cè)壁上沉積半絕緣多晶硅(SIPOS)的步驟以形成用于耗盡該較低摻雜層的結(jié)構(gòu)。
尤其是，在步驟(c)之后該方法可包括步驟在該溝槽的側(cè)壁和頂表面上沉積外溝槽絕緣層；從該溝槽的基部移除該外溝槽絕緣層；在該溝槽中沉積半絕緣多晶硅(SIPOS)；以及沉積溝槽絕緣層。
過蝕刻的步驟包括蝕刻該外絕緣層、該半絕緣多晶硅和該溝槽絕緣層的一個或多個蝕刻步驟，以暴露出與該第一主表面相鄰的溝槽的側(cè)壁。
當(dāng)器件斷開時，SIPOS沿著其長度相對均勻地降落電壓，由此當(dāng)維持一電壓時使電場在較低摻雜區(qū)中更均勻，由此提高了最終器件的擊穿電壓。
在特定實施例中，步驟(e)包括子步驟在該溝槽頂部處的側(cè)壁上選擇性地生長硅，在相對側(cè)壁上生長的硅之間留下間隙；在該第一主表面上和溝槽的側(cè)壁上沉積另一硅層，塞住該溝槽中的間隙；以及移除沉積在該第一主表面上的該硅層，留下另一硅層塞住該間隙并位于側(cè)壁上。
該另一硅層可以是半絕緣的多晶硅層。以該方式，可在溝槽的側(cè)壁上容易地提供垂直的半絕緣多晶硅以在較低摻雜區(qū)中均勻地降落電壓，由此改善如上的擊穿電壓。
在另一方面，本發(fā)明涉及由以上提出的方法形成的半導(dǎo)體器件。
尤其是，在一方面，本發(fā)明涉及一種半導(dǎo)體器件，包括硅半導(dǎo)體主體，其具有相對的第一和第二主表面，在較高摻雜區(qū)上方具有較低摻雜區(qū)，摻雜該較低摻雜區(qū)和該較高摻雜區(qū)以具有第一導(dǎo)電類型；溝槽，其穿過該較低摻雜區(qū)朝著該較高摻雜區(qū)從第一主表面朝著該第二主表面延伸；硅插塞，其塞在該溝槽中的空隙上方的溝槽頂部；以及結(jié)構(gòu)，其在該半導(dǎo)體器件的工作狀態(tài)用于耗盡該較低摻雜區(qū)，以使該較低摻雜區(qū)能夠承受在該工作狀態(tài)下的電壓。
可摻雜與溝槽的側(cè)壁相鄰的半導(dǎo)體為具有第二導(dǎo)電類型，以形成用于耗盡較低摻雜區(qū)的結(jié)構(gòu)。
可選地或另外，可沿著溝槽的側(cè)壁提供形成較低摻雜區(qū)的SIPOS層，半絕緣的多晶硅在溝槽下面的半導(dǎo)體和溝槽頂部的半導(dǎo)體插塞之間電連接。
半導(dǎo)體器件可包括邊緣終端結(jié)構(gòu)，且因此可包括有源區(qū)和圍繞有源區(qū)周圍的邊緣終端區(qū)，其中多個溝槽在邊緣終端區(qū)中形成邊緣終端結(jié)構(gòu)，該多個溝槽之間延伸，在邊緣終端區(qū)中未摻雜硅插塞，以在該溝槽任一側(cè)上的主體區(qū)之間形成高電阻通路。
在優(yōu)選的實施例中，在有源區(qū)中形成多個溝槽，在有源區(qū)中摻雜硅插塞以將溝槽的兩側(cè)電連接在一起。
如果器件是FET，則讀器件包括在第一主表面處或與該第一主表面相鄰摻雜為具有第二導(dǎo)電類型的半導(dǎo)體的主體區(qū)；和在第一主表面處或與該第一主表面相鄰，并與該主體區(qū)接觸摻雜為具有第一導(dǎo)電類型的半導(dǎo)體的源區(qū)；以及絕緣柵，其用于控制通過該主體在源極和漏極之間的導(dǎo)電。
為了更好地理解本發(fā)明，現(xiàn)在將僅僅借助實例、參考附圖描述具體的實施例，其中

圖1示出了根據(jù)本發(fā)明第一實施例的方法中的第一步驟的示意圖；圖2示出了根據(jù)本發(fā)明第一實施例的方法中的第二步驟的示意圖；圖3示出了根據(jù)第一實施例制作的最終器件；圖4示出了根據(jù)第一實施例制作的邊緣終端結(jié)構(gòu)；圖5示出了根據(jù)本發(fā)明方法的第二實施例中的一步驟；圖6示出了第二實施例中的后一步驟；以及圖7示出了根據(jù)本發(fā)明方法的第三實施例的步驟。
各圖僅僅是示意性的且不按比例。在不同的圖中，相同或相應(yīng)的組件給出相同的附圖標(biāo)記。
參考圖1至3，將描述的根據(jù)本發(fā)明一種器件的制造方法的第一實施例。
較高摻雜的硅襯底2是n+摻雜的并用n型摻雜的較低摻雜外延層4覆蓋。沉積氧化物硬掩模6并圖案化以具有開口9。然后穿過開口9蝕刻溝槽8。在具體的實例中，外延層4具有正好小于12微米的厚度，并且溝槽為12微米深和1.5微米寬，如果需要這些值當(dāng)然可以改變。形成漂移區(qū)的外延層4中的摻雜，對于該厚度，例如，可以是約2×1015cm-3至1016cm-3。在所描述的具體實例中，摻雜是5×1015cm-3。
然后如由以上提到的Rochefort等人的論文中所描述的那樣進行氣相摻雜，以沿著溝槽的側(cè)壁形成p型摻雜層10。然后，在溝槽的側(cè)壁或基部上生長薄氧化層12，在可選實施例中可沉積該薄氧化層12。
這產(chǎn)生了圖1中所示的中間結(jié)構(gòu)。圖1的半導(dǎo)體主體具有相對的第一和第二主表面，80和82。
接下來，使用各向異性蝕刻如反應(yīng)離子蝕刻以一大的過蝕刻時間從溝槽的底部以及從側(cè)壁14的頂部移除氧化層12，在溝槽的頂部留下暴露出的硅。
接下來，進行選擇性外延硅生長步驟，其僅僅在暴露出的硅區(qū)域上生長硅，該區(qū)域包括溝槽的底部和溝槽側(cè)壁的頂部。于是在溝槽的底部沉積硅基部16，并且在溝槽的頂部形成硅插塞18。在插塞18完全形成得靠近溝槽之后，硅停止在溝槽的基部的生長，留下空隙20在硅插塞18的下面和基部16上方的側(cè)壁之間。
在具體的實例中，為了準(zhǔn)備選擇性生長步驟，清洗器件，之后在1050℃原位烘焙1分鐘以移除原生氧化物。然后利用三氯硅烷(TCS、SiHCl3)作為前體、氫作為載體和40乇的總壓力在1050℃進行選擇性硅生長。
在溝槽的上方沉積一些過量的硅，因此使用干法蝕刻工藝來回蝕刻硅至溝槽停在氧化物硬掩模6上，得到圖2所示的結(jié)構(gòu)。
如熟悉技術(shù)的人員將意識到的，溝槽的形狀和硅的臺階覆蓋特性決定了溝槽中空隙20的尺寸。應(yīng)當(dāng)沉積足夠的硅來填充溝槽的頂部，以便在回蝕刻期間不移除或打開插塞18。
然后處理繼續(xù)以形成最終的FET。利用氧化物濕法蝕刻移除硬掩模層6。在第一主表面擴散P型主體區(qū)22，并在主體區(qū)22內(nèi)的第一主表面處沉積n+源擴散24。使用未填充的溝槽能夠允許在較高的溫度、例如1100℃完成隨后的處理，代替較低的溫度，其可以是約675℃，適合于填充的溝槽。
由于將參考圖4描述的原因，未摻雜地沉積插塞18。在可選實施例中，插塞18可以是原位摻雜的，即在生長期間。
沉積柵絕緣體26，之后是柵極28，該柵極28控制源擴散24和外延層4之間的導(dǎo)電，該外延層4穿過體區(qū)域22用作漂移區(qū)4。由高摻雜的襯底2形成漏極。頂柵絕緣體30圍繞柵極并將其絕緣。源接觸31連接至源區(qū)域和體區(qū)域22、24。
在該布置中，硅插塞18連接溝槽兩側(cè)上的體區(qū)域22，提高源接觸28和體區(qū)域22之間的電連接，在硅空間(real estate)方面沒有增加。而且，空隙20防止另外由填充的溝槽引起的困難?？障兑鸨忍畛涞臏喜鄹俚膽?yīng)力。而且，制造包括空隙的結(jié)構(gòu)比用電介質(zhì)填充溝槽容易得多。
當(dāng)器件斷開時，p型層10與n型漂移區(qū)結(jié)合會在漂移區(qū)中引起減少載流子的RESURF效應(yīng)。
如圖4所示，使用溝槽作為器件34邊緣處的邊緣終端。實際上，這可與有源區(qū)32中使用相同的溝槽組合，溝槽用于形成有源區(qū)32中的RESURF結(jié)構(gòu)和邊緣終端區(qū)34中的邊緣終端結(jié)構(gòu)，如圖4所示。
在該優(yōu)選的實施例中未摻雜地沉積插塞18，以便其可以用于邊緣終端。有源區(qū)32中的插塞18可以與p型主體區(qū)22同時摻雜、背柵注入或分別摻雜。
在邊緣終端區(qū)34中沒有源擴散24，并且邊緣主體區(qū)36在相鄰的溝槽之間延伸。在邊緣終端區(qū)34中未摻雜硅插塞18，由此在相鄰的邊緣主體區(qū)之間形成了高電阻連接。盡管圖4示出了在邊緣終端區(qū)中只有兩個溝槽，但實際上可以有更多，于是在邊緣終端區(qū)中有一系列串聯(lián)電連接的邊緣主體區(qū)36和未摻雜的硅插塞18。因此，可以將源接觸28和漏極4之間的電壓降落在邊緣區(qū)上方，以防止在器件邊緣處擊穿。這獲得了與現(xiàn)有技術(shù)WO-A-02/065552中相似的效應(yīng)，而不需沉積在表面上的復(fù)雜高電阻層。
在第二實施例中，所使用的RESURF結(jié)構(gòu)在漂移區(qū)中不是交替的n和p型區(qū)，而是SIPOS層。
參考圖5，除了在第二實施例中沒有進行汽相摻雜步驟外，與第一實施例中相同的工藝直至圖1中所示的階段。
接下來，利用各向異性間隔物蝕刻從溝槽的基部蝕刻掉絕緣層12。該絕緣層12形成最終器件中的外絕緣層。沉積半絕緣的多晶硅50，之后沉積由四乙基正硅酸酯形成的層(TEOS層)52，該層將形成最終器件中的溝槽絕緣層。在具體的實施例中，沉積這兩層至300nm的厚度，但熟悉技術(shù)的人員將明白這些圖可以改變。
然后以大過蝕刻進行氧化物間隔物蝕刻，以從溝槽的基部和溝槽的頂部蝕刻掉溝槽絕緣層52。用大的過蝕刻進行SIPOS回蝕刻，以從溝槽的頂部和溝槽的基部蝕刻掉SIPOS，然后短的氧化物濕法蝕刻從側(cè)壁頂部移除氧化物層10，留下圖5中所示的結(jié)構(gòu)。注意，在氧化物濕法蝕刻步驟期間，還從溝槽邊緣回蝕刻了少量氧化物硬掩模6。
然后如同在第一實施例中選擇性淀積硅在溝槽基部形成硅基部16和在溝槽頂部形成硅插塞18。然后進行化學(xué)機械拋光以平坦化插塞18。進行干法蝕刻以進一步蝕刻沉積在與溝槽相鄰的頂表面的露出部分上的硅。干法蝕刻之后是氧化物濕法蝕刻，以移除氧化物硬掩模6，得到圖6中所示的器件。
然后如同在第一實施例中通過形成源區(qū)、主體區(qū)和柵極區(qū)一樣，處理繼續(xù)。
與常規(guī)的SIPOS結(jié)構(gòu)相比的具體優(yōu)點是最終器件中減小的應(yīng)力。在現(xiàn)有技術(shù)中利用12微米深溝槽的結(jié)構(gòu)裂縫是一個問題。
使用SIPOS提高了器件在使用時的性能，因為其能夠自動調(diào)節(jié)來考慮電荷不平衡。
盡管在這里分別提出了SIPOS和氣相摻雜的實施例，但如果需要的話，還可能組合SIPOS與氣相摻雜。這可以通過包括第一實施例的氣相摻雜步驟組合第一和第二實施例的步驟來簡單地進行。
可選地，如現(xiàn)在將參考圖7描述的，可根據(jù)第三實施例獲得組合的結(jié)構(gòu)。
在本發(fā)明的第三實施例中，如同在第一實施例中處理繼續(xù)直至選擇性地生長硅的步驟，進行較短時間的選擇性生長硅以使得在側(cè)壁14頂部上生長的硅70不遇到硅區(qū)70之間留下的間隙72。
接下來，在平坦化表面之前，接近溝槽沉積SIPOS 74，得到圖7中所示的器件。
然后如同在前的實施例一樣，處理繼續(xù)。
盡管以上的描述涉及本發(fā)明對于溝槽FET的使用，但對于二極管可以通過僅僅省略源區(qū)24使用相同的方式。該方式還可以用于利用RESURF效應(yīng)的其它的器件，例如雙極晶體管和IGBT。
本發(fā)明可應(yīng)用于p和n型器件，因此能夠反轉(zhuǎn)以上描述的導(dǎo)電類型。
外延生長的硅可以是單晶或多晶硅(多晶Si)。當(dāng)未摻雜圖4的邊緣終端結(jié)構(gòu)時，如果未摻雜的單晶硅的電阻率太低，則多晶Si是適合的。另一方面，為了提供對p型主體改善的連接或僅僅連接溝槽相對側(cè)上的p層，摻雜的單晶硅是更適合的。
一旦閱讀了本公開，其它改變和修改對于本領(lǐng)域技術(shù)人員來說將是顯而易見的。這種改變和修改包含在半導(dǎo)體器件的設(shè)計、制造和使用方面已經(jīng)公知的且除了或代替在此描述的特征外可使用的等效物和其它特征。盡管在該申請中對特征的特定組合制定了權(quán)利要求，但應(yīng)當(dāng)理解，公開的范圍還包括或明顯地或隱含地或其任一概括的任一新穎的特征或在此公開的特征的任一新穎的組合，無論是否如本發(fā)明減輕了任一個或所有的相同技術(shù)問題。申請人由此通知，對于任意的這種特征和/或這種特征的組合可在本申請或由此衍生的任意另外申請的審查期間制定新的權(quán)利要求。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括(a)提供硅半導(dǎo)體主體(2、4)，其具有相對的第一和第二主表面(80、82)，在較高摻雜區(qū)(2)上方的第一主表面處具有較低摻雜區(qū)(4)，摻雜該較低摻雜區(qū)(4)和該較高摻雜區(qū)(2)以具有第一導(dǎo)電類型，該較低摻雜區(qū)(4)具有比該較高摻雜區(qū)(2)更低的摻雜；(b)在該第一主表面(80)上定義具有開口(9)的掩模(6)；(c)穿過掩模中的開口(9)形成溝槽(8)，該溝槽(8)穿過該較低摻雜區(qū)(4)朝著該較高摻雜區(qū)(2)從第一主表面(80)朝著該第二主表面(82)延伸；(d)在該溝槽的側(cè)壁和基部以及該第一主表面上沉積溝槽絕緣層(12、52)；(e)從與該第一主表面相鄰的該溝槽側(cè)壁的頂部移除該溝槽絕緣層(12、52)，在該溝槽側(cè)壁的頂部留下暴露出的硅(14)；以及(f)在該暴露出的硅(14)上選擇性地生長硅(18)，以在該溝槽的頂部生長硅并塞住該溝槽的頂部，其中該方法進一步包括限定用于在半導(dǎo)體器件的工作狀態(tài)耗盡該較低摻雜區(qū)(4)的結(jié)構(gòu)(10、50、52、74)，以使該較低摻雜區(qū)(4)能夠承受在該工作狀態(tài)的電壓。
2.根據(jù)權(quán)利要求1的方法，進一步包括步驟，摻雜該溝槽(8)的側(cè)壁(10)以具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型，從而在沉積該溝槽絕緣層(12)之前形成用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1或2的方法，進一步包括(g)在該第一主表面(80)處或與該第一主表面(80)相鄰并與溝槽(8)相鄰形成主體區(qū)(22)，半導(dǎo)體摻雜該主體區(qū)(22)以具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型。
4.根據(jù)權(quán)利要求3的方法，進一步包括步驟(h)在該第一主表面(80)處或與該第一主表面(80)相鄰并與該主體區(qū)(22)接觸形成半導(dǎo)體摻雜為具有第一導(dǎo)電類型的源區(qū)(24)；以及(i)形成絕緣柵(28)，用于控制源區(qū)(24)和用作該漏極的較高摻雜區(qū)(2)之間通過該主體(22)的導(dǎo)電。
5.根據(jù)任一前述權(quán)利要求的方法，其中步驟(e)包括過蝕刻以從該溝槽(8)的基部和該第一主表面(80)以及與該第一主表面相鄰的溝槽側(cè)壁的頂部移除該溝槽絕緣層(12)，在該溝槽側(cè)壁的頂部和該溝槽的基部留下暴露出的硅(14)。
6.根據(jù)任一前述權(quán)利要求的方法，進一步包括在該溝槽的側(cè)壁上沉積半絕緣多晶硅(50、74)以形成用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)的步驟。
7.根據(jù)權(quán)利要求6的方法，進一步包括步驟，在步驟(c)之后在該溝槽的側(cè)壁和頂表面上沉積外溝槽絕緣層(12)；從該溝槽的基部移除該外溝槽絕緣層(12)；之后是在該溝槽中沉積半絕緣多晶硅(50)的步驟和然后沉積溝槽絕緣層(52)的步驟；其中過蝕刻的步驟(e)包括蝕刻該外絕緣層(12)、該半絕緣多晶硅(50)和該溝槽絕緣層(52)的一個或多個蝕刻步驟，以暴露出與該第一主表面相鄰的溝槽的側(cè)壁。
8.根據(jù)任一前述權(quán)利要求的方法，其中在步驟(f)中在該溝槽頂部暴露出的側(cè)壁(14)上選擇性地生長硅(70)，在相對側(cè)壁上生長的硅(70)之間留下間隙；在該第一主表面上沉積硅層，塞住該溝槽中的間隙(72)；以及移除沉積在該第一主表面上的該硅層，留下硅層(74)塞住該間隙(72)。
9.一種半導(dǎo)體器件，包括硅半導(dǎo)體主體(2、4)，其具有相對的第一和第二主表面(80、82)，在較高摻雜區(qū)(2)上方具有較低摻雜區(qū)(4)，摻雜該較低摻雜區(qū)(4)和該較高摻雜區(qū)(2)以具有第一導(dǎo)電類型；溝槽(8)，其穿過該較低摻雜區(qū)(4)朝著該較高摻雜區(qū)(2)從第一主表面(80)朝著該第二主表面(82)延伸；硅插塞(18、72)，其塞在該溝槽(8)中的空隙(20)上方的溝槽頂部；以及結(jié)構(gòu)(10、50、52、74)，其用于在該半導(dǎo)體器件的工作狀態(tài)耗盡該較低摻雜區(qū)，以使該較低摻雜區(qū)能夠承受在該工作狀態(tài)下的電壓。
10.根據(jù)權(quán)利要求9的半導(dǎo)體器件，其中使與該溝槽的側(cè)壁(10)相鄰的該半導(dǎo)體摻雜成具有第二導(dǎo)電類型形成用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)。
11.根據(jù)權(quán)利要求9或10的半導(dǎo)體器件，進一步包括沿著溝槽側(cè)壁延伸的一層半絕緣的多晶硅(52、74)，形成用于耗盡該較低摻雜區(qū)的結(jié)構(gòu)，該半絕緣的多晶硅(52、74)與該溝槽下面的半導(dǎo)體電連接并且電連接至該溝槽頂部的硅插塞。
12.根據(jù)權(quán)利要求9至11任一項的半導(dǎo)體器件，具有有源區(qū)(32)和圍繞該有源區(qū)的邊緣終端區(qū)(34)，其中多個溝槽(8)形成在邊緣終端區(qū)(34)中的邊緣終端結(jié)構(gòu)，摻雜成具有與該第一導(dǎo)電類型相反的第二導(dǎo)電類型的邊緣主體區(qū)(36)在該邊緣終端區(qū)(34)中的溝槽(8)之間延伸，并且未摻雜邊緣終端區(qū)(34)中的溝槽中的硅插塞(18)，以在該溝槽(8)任一側(cè)上的邊緣主體區(qū)(36)之間形成高電阻通路。
13.根據(jù)權(quán)利要求12的半導(dǎo)體器件，包括在該有源區(qū)(32)中塞有硅插塞(18)的多個溝槽(8)，摻雜該有源區(qū)(32)中的溝槽(8)中的硅插塞(18)為導(dǎo)電的。
14.根據(jù)權(quán)利要求9至13任一項的半導(dǎo)體器件，進一步包括在該第一主表面處或與該第一主表面相鄰并與溝槽相鄰被半導(dǎo)體摻雜成為具有第二導(dǎo)電類型的主體區(qū)(22)；以及在該第一主表面處或與該第一主表面相鄰并與該主體區(qū)接觸、摻雜成具有第一導(dǎo)電類型的半導(dǎo)體的源區(qū)(24)；以及絕緣柵(28)，用于控制其穿過主體區(qū)(22)在該源區(qū)(24)和用作漏極的該較高摻雜區(qū)(2)之間的導(dǎo)電。
全文摘要
制造一種RESURF型半導(dǎo)體器件，在漏區(qū)(2)上方具有漂移區(qū)(4)。在穿過掩模(6)中開口形成溝槽(8)。在溝槽的側(cè)壁和基部上沉積溝槽絕緣層(12)，之后是過蝕刻步驟以從溝槽的基部以及與第一主表面相鄰的溝槽側(cè)壁的頂部移除溝槽絕緣層(10)，在溝槽側(cè)壁的頂部和溝槽的基部留下暴露出的硅。選擇性地生長硅，用硅插塞(18)塞住溝槽，留下空隙(20)。
文檔編號H01L29/06GK1947261SQ200580010342
公開日2007年4月11日 申請日期2005年3月29日 優(yōu)先權(quán)日2004年3月31日
發(fā)明者歐文·A·希曾, C·洛歇福特, P·默尼耶-貝拉爾 申請人:皇家飛利浦電子股份有限公司