專利名稱：具有可選金屬柵極材料的非易失性半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括電荷俘獲閃速存儲器和浮柵閃速存儲器在內(nèi)的非易失性半導(dǎo)體存儲器件，還涉及制造非易失性半導(dǎo)體存儲器件的方法。
背景技術(shù)：
非易失性存儲器件是當(dāng)外部電源去掉后仍能保持其內(nèi)容的電子存儲器件。半導(dǎo)體非易失性存儲器件通常包括一個位于晶體管的柵極和溝道區(qū)之間用來俘獲電荷的電荷俘獲層。被俘獲的電荷在溝道區(qū)中產(chǎn)生閾值電壓差。閾值電壓Vth根據(jù)非易失性存儲器件是處于電荷被注入到電荷俘獲層的寫入(program)狀態(tài)，還是處于使電子離開電荷俘獲層的擦除狀態(tài)而發(fā)生變化。這又改變了柵極電壓Vth的電平以使電流通過溝道導(dǎo)通。正如所看到的那樣，非易失性半導(dǎo)體存儲器件的工作是通過電荷俘獲層中所俘獲或存儲的電荷使閾值電壓Vth發(fā)生變化的原理來實現(xiàn)的。
非易失性存儲器中的一種為閃速存儲器。閃速存儲器進一步可以分為浮柵型閃速存儲器和電荷俘獲型閃速存儲器。在浮柵(floating gate)存儲器中，已經(jīng)使用金屬層或類金屬層的浮柵作為電荷存儲層。在電荷俘獲存儲器中，例如在半導(dǎo)體-氧化物-氮化物-氧化物-半導(dǎo)體(SONOS)存儲器中，使用電荷俘獲介電層。
本質(zhì)上，存儲器SONOS單元是傳統(tǒng)的NMOS晶體管，但是具有一個大約2nm厚的柵極介電熱氧化層、一個大約5nm厚的氮化硅層、以及一個厚度在5到10nm之間的第二氧化層。在正向柵極偏壓下，電子可以從襯底通過超薄的氧化層(典型的隧穿層)隧穿到達氮化物層(典型的電荷俘獲層)并隨后被俘獲。例如，氮化硅具有俘獲電子的固有屬性。由于俘獲的負電荷，晶體管的閾值電壓會升高。同樣地，也可以通過在柵極上施加負電壓而使閾值電壓降低，從而從氮化層中釋放出電子。所以，SONOS型存儲單元是一種電荷俘獲閃速存儲器，其中存儲單元中的數(shù)據(jù)狀態(tài)可以通過與存儲在電荷俘獲層中的電荷總量相關(guān)的工作特性來確定。
這些類型的存儲器件的一個缺點是由相對較差的擦除效率的特性產(chǎn)生的，這使它們不能滿足在大約-3伏的閾值電壓Vth(V)下擦除時間為10-3秒的向后兼容的要求。已知的電荷俘獲閃速存儲器是由于電子通過阻擋層的反向隧穿的原因而具有這一問題。在已知的SONOS器件中，電子的反向隧穿效應(yīng)造成擦除閾值電壓Vth不能充分地或足夠快地回落。例如，已知器件中的擦除閾值電壓Vth狀態(tài)通常應(yīng)該在所期望的約10-3秒的擦除時間內(nèi)從大約1伏降到大約-3伏。擦除閾值電壓Vth的狀態(tài)可能會繼續(xù)下降或者甚至?xí)撸貏e是當(dāng)柵極偏壓大約為-17伏到-15伏時。注意，在我們的器件中，閾值電壓Vth等于平帶(flatband)電壓VFB加上0.5伏。
隨著非易失性存儲器件的設(shè)計規(guī)則的大幅度減小，特別是對于更小尺寸的單元而言，提高擦除效率變得更為重要。為了提高擦除效率，本發(fā)明人已經(jīng)對促使擦除效率惡化的電子的反向隧穿特性的改善進行了研究。
在擦除操作中，由于電壓施加在柵極上，所以位于柵極和電荷俘獲層之間的電子反向隧穿是從柵極向電荷俘獲層移動。這一反向隧穿意味著電子從控制柵極提供到電荷俘獲層，從而減少或減緩了電子數(shù)量的下降，結(jié)果延長了擦除操作并且另一方面也降低了擦除效率。
圖1示意性給出了US609282中的一個非易失性O(shè)NO堆疊閃速存儲器。它包括一個具有源區(qū)10a和漏區(qū)10b以及位于它們之間的溝道區(qū)10c的硅襯底10。在溝道區(qū)10c以上是二氧化硅SiO2的介電層11(“O”)、氮化硅SiN的電荷俘獲層12(“N”)、以及另一SiO2介電層(“O”)例如作為阻擋層13。在該實例中，控制柵極14或者是逸出功為4.1eV的N+多晶硅，或者是逸出功為5.1eV的P+多晶硅。使用多晶硅而不是金屬作為控制柵極，是因為二氧化硅在暴露于金屬時有形成硅化物的傾向。也就是說，金屬與硅的結(jié)合會引起不穩(wěn)定。
圖2顯示了幾種公開的與具有相對較厚的高κ介電層并據(jù)稱可以實現(xiàn)更好寫入的柵極材料無關(guān)的堆疊結(jié)構(gòu)。
圖3顯示了前兩圖的混合即多晶硅-HfO2(高κ材料)堆疊。正如E.Cartier等人在“Systemic Study of pFET Vt with Hf-Based Gate Stacks with Poly-Si andFUSI Gates，”VLSI 2004-VLSI Technology/Circuits Symposium，IEEE，June，2004中所報告的那樣，這種結(jié)構(gòu)存在的問題是在HfO2中費米能級釘扎的表觀效應(yīng)。
如圖4所示，4.5nm厚SiO2的費米能級的位置會根據(jù)退火溫度發(fā)生變化，但是4nm的HfO2或者具有1nm的SiON的4nm的HfO2的高κ材料則不會這樣。當(dāng)4nm厚層HfO2的退火溫度從大約600攝氏度升高到大約1000攝氏度時，P+多晶硅的費米能級的位置起初從大約為0.3升高到大約為0.4或0.5，然后降回到大約為0.3。在同樣的退火溫度下，4.5nm厚SiO2層的費米能級的位置從大約為0(本征能級)下降到大約為-0.6(P+多晶硅柵極的初始值)。
因此，由于反向隧穿效應(yīng)的存在，不管用于材料的退火溫度怎樣，高κ材料與P+多晶硅構(gòu)成的柵極都不相兼容。反向隧穿效應(yīng)導(dǎo)致了相對較差的擦除效率。這樣看來費米能級釘扎發(fā)生影響了這種結(jié)構(gòu)，至少妨礙了其在電荷俘獲介電非易失性存儲器中的效用。所以，仍然存在著減少浮柵型和電荷俘獲型非易失性存儲器中通過阻擋介電層的反向隧穿的必要。

發(fā)明內(nèi)容
本發(fā)明提供了一種制造非易失性存儲器件的方法，其中控制金屬柵極具有可以有效提供一個相對大的勢壘高度從而有效地抑制電子通過阻擋介電層發(fā)生反向隧穿的逸出功。


結(jié)合附圖并通過以下對示范性實施例的描述，本發(fā)明的上述及其它特點和優(yōu)勢將變得更加明顯，同時本發(fā)明并不局限于這些實施例。
圖1顯示了一個傳統(tǒng)的非易失性存儲器的結(jié)構(gòu)。
圖2顯示了圖1所示非易失性存儲器結(jié)構(gòu)的柵極堆疊的變化。
圖3顯示了多晶硅/HfO2堆疊結(jié)構(gòu)。
圖4顯示了致使圖3所示的傳統(tǒng)結(jié)構(gòu)無法達到效果的問題。
圖5顯示了一個典型的浮柵堆疊非易失性存儲器件。
圖6顯示了一個典型的電荷俘獲閃速存儲非易失性存儲器件。
圖7a和7b圖示了本發(fā)明對于勢壘高度的影響。
圖8顯示了不同氧化物的帶隙與介電常數(shù)之間的關(guān)系。
圖9顯示了不同氧化物的能帶排列。
圖10顯示了氧化物的帶隙與介電常數(shù)之間的關(guān)系。
圖11顯示了金屬逸出功與介電常數(shù)之間的關(guān)系。
圖12顯示了寫入特性。
圖13a、13b和13c分別顯示了在-10伏偏壓、-12伏偏壓和-14伏偏壓下的擦除特性。
圖14顯示了根據(jù)本發(fā)明一個示范性實施例的O/SiN/H/M電荷俘獲非易失性存儲器件的電壓閾值與擦除時間之間的關(guān)系。
具體實施例方式
現(xiàn)在將結(jié)合附圖更為全面地描述本發(fā)明，其中給出了本發(fā)明的示范性實施例。然而，本發(fā)明可以以很多不同的形式來實現(xiàn)，而不應(yīng)被理解為局限于這里所給出的這些實施例；更確切地說，所提供的這些實施例是為了使本公開更為徹底和完整，并全面地將本發(fā)明的概念傳達給本領(lǐng)域技術(shù)人員。
圖5顯示了一個浮柵堆疊型非易失性存儲器50，它包括一個例如由硅構(gòu)成的襯底51。襯底51也可以使用其它材料，但是硅目前最為普遍。在襯底51中形成源極51a和漏極51b，在它們之間形成溝道區(qū)51c。應(yīng)該注意到，在本例中，術(shù)語“襯底”應(yīng)作寬泛的解釋，包括晶片或其它剛性或柔性的襯底形式，同時也包括沉積或生長有不同附加層的實例?？梢酝ㄟ^任何適當(dāng)?shù)姆绞絹硇纬梢r底51以及源極、漏極和溝道區(qū)51a-51c。
在溝道區(qū)上形成柵極堆疊56。從襯底50開始，柵極堆疊56按照離開襯底50的順序包括隧道層52、電荷俘獲層53、阻擋層54、以及控制柵極55。在圖5所示的浮柵堆疊56中，電荷俘獲層53是由導(dǎo)電材料如金屬或類金屬材料構(gòu)成的浮柵。隧道層52是一個介電層，阻擋層54也是一個介電層。電子從控制柵極55向浮柵53隧穿的頻率通過電荷阻擋介電層54來控制。如果使用高κ材料作為隧道介電層，浮柵應(yīng)該為具有高逸出功的金屬或類金屬材料。
電荷阻擋介電層54優(yōu)選地由具有高介電常數(shù)κ的材料構(gòu)成，例如絕緣體。考慮到控制柵極55的金屬、阻擋層54的介電材料以及構(gòu)成電荷俘獲層53的浮柵的結(jié)結(jié)構(gòu)處的能帶，可以理解提高金屬柵層55的逸出功在增大阻擋層的勢壘高度方面的效果，正如下面結(jié)合圖7a和7b所作解釋的那樣。
圖6具有一個與圖5中的存儲器50相類似的結(jié)構(gòu)，只是表示一個電荷俘獲型的閃速非易失性存儲器件60。類似圖5的實施例，舉例來說，襯底61可以由硅或其它適合的襯底材料構(gòu)成。襯底61中，在源極61a和漏極61b之間形成溝道區(qū)61c。在溝道區(qū)61c上形成柵極堆疊66。柵極堆疊66順序包括隧道層62、電介質(zhì)形式的電荷俘獲層63、阻擋層64和控制柵極65。
隧道層52、62優(yōu)選地由象熱氧化物這樣的電介質(zhì)構(gòu)成，更優(yōu)選地是選自由SiO2、Al2O3、MgO、SrO、SiN、BaO、TiO、Si3N4、Ta2O5、BaTiO3、BaZrO、ZrO2、HfO2、Al2O3、Y2O3、ZrSiO、HfSiO以及LaAlO3構(gòu)成的組中的一種電介質(zhì)。圖8給出了這些材料中的一部分的介電常數(shù)，圖9給出了這些材料中的其它一部分的能帶排列。典型厚度在幾納米的范圍內(nèi)，例如1-3nm，優(yōu)選為2nm。
用于電荷俘獲層53、63的材料在圖5和6所示的實施例中是不同的。在圖5中，電荷俘獲層是浮柵，優(yōu)選地由選自由多晶硅、諸如鉑(Pt)、金(Au)、鈦鋁合金(TiAlN)、鈀(Pd)的高逸出功金屬構(gòu)成的組，或由金屬氮化物、金屬硼氮化物、金屬硅氮化物、金屬鋁氮化物和金屬硅化物構(gòu)成的金屬復(fù)合物組中選擇的一種材料構(gòu)成。優(yōu)選地使用具有高逸出功的金屬作為浮柵電極，特別是對于使用高κ材料作為隧穿介電層的。
在圖6中，電荷俘獲層63是俘獲介電層，優(yōu)選地由選自由SiN、富Si的SiN、富Si的SiON、富Si的SiOx、富Ge的GeON、富Ge的GeN、富Ge的GeO、摻入Si的GeO、摻入Si的GeON、摻入Si的GeN、摻入Si的GeO、摻入Ge的SiN構(gòu)成的組中的一種材料構(gòu)成。
1.[摻入M1的M2N，摻入M1的M2ON，摻入M1的M2Ox。在這種情況下，M1和M2不同。M1和M2為金屬、Si或Ge]。
2.[富M的MNx，富M的MON，富M的MOx。在這種情況下，M為金屬、Si或Ge]阻擋層54、64也是電介質(zhì)。阻擋層54、64優(yōu)選地為一種熱氧化物，更優(yōu)選地是選自由SiO2、Al2O3、MgO、SrO、SiN、BaO、TiO、Si3N4、Ta2O5、BaTiO3、BaZrO、ZrO2、HfO2、Al2O3、Y2O3、ZrSiO、HfSiO以及LaAlO3構(gòu)成的組。
控制柵極55、65是一種導(dǎo)電材料，優(yōu)選地為一種金屬，并具有大于4.9eV的特定逸出功。
正如圖7a和7b所作的說明，通過提高控制柵極的逸出功的絕對值，舉例來說，金屬柵極層55、65的費米能級(EF)和阻擋介電層54、64的導(dǎo)電能級(EC)之間的差值會相對增大，因此，可能降低電子隧穿電荷阻擋層54、64的幾率。如圖7a和7b所示，圖7a的能帶圖顯示了傳統(tǒng)的N+-多晶硅柵極結(jié)構(gòu)。來自控制柵極的電子可以通過Fowler-Nordheim(FN)隧穿效應(yīng)隧穿阻擋層氧化物到達電荷存儲介電層。相比之下，如圖7b所示，根據(jù)本公開的可選的(alternative)柵極材料的能帶圖具有相對較大的電逸出功，導(dǎo)致較大的勢壘高度。來自柵極的電子必須通過Fowler-Nordheim隧穿效應(yīng)隧穿阻擋層54、64的整個寬度。舉例來說，F(xiàn)owler-Nordheim隧穿定義為，例如在高電場下流經(jīng)氧化物中的MOS結(jié)構(gòu)的電流。Fowler-Nordheim隧穿的幾率與電子所隧穿的寬度有關(guān)。在大多數(shù)情況下，認為這是氧化物的厚度，例如，如圖2所示。然而，這里所披露的本實施例通過選擇性地使用高κ材料和高逸出功的金屬來設(shè)定Fowler-Nordheim隧穿。
因此，通過提高金屬控制柵極的逸出功的絕對值，舉例來說，金屬柵極層55、65的費米能級(EF)和阻擋介電層54、64之間的差值會相對地增大。金屬的逸出功Φ增大，則金屬的費米能級Ef下降，結(jié)的勢壘高度升高，從而降低了電子隧穿電荷阻擋層54、64的幾率。所以，通過選擇阻擋層54、64的介電層和控制柵極55、65的金屬，有可能降低電子隧穿電荷阻擋層的幾率。在本發(fā)明所公開的實施例中，電子的反向隧穿可以得到抑制。
應(yīng)當(dāng)注意到，逸出功通常定義為固體中最弱束縛的價電子所必須具有的、能夠使其在絕對零度(0K)下動能為零的情況下釋放到外部真空的最小勢能。在可以用來作為控制柵極的可能的金屬中列出以下這些，括號中為它們的逸出功，Hf[3.9]、Zr[4.05]、Ta[4.25]、Al[4.28]、Nb[4.3]、Ti[4.33]、W[4.55]、Mo[4.6]、Ru[4.71]、Au[5.1]、Ni[5.15]、Ir[5.27]和Pt[5.65]。在它們中間，高逸出功金屬優(yōu)選地作為用于這些類型的半導(dǎo)體器件的傳統(tǒng)材料。也應(yīng)該注意到，高κ電介質(zhì)，一般理解為κ大于或等于4.0(SiO2)，優(yōu)選地大于多晶硅的κ值(4.1)。
圖8顯示了不同氧化物的介電常數(shù)與帶隙之間的關(guān)系，包括SiO2、Al2O3、MgO、HfO2、SrO、SiN、Ta2O5、BaO和TiO2。其中，SiN中電荷俘獲的本征特性對于如圖6中存儲器件60所示的電荷俘獲閃速存儲器件來說是理想的。
圖9顯示了不同氧化物的能帶排列(eV)，其中氧化物的導(dǎo)帶偏移表示為正值，氧化物的價帶偏移表示為負值，當(dāng)然，它們是不同的材料。
圖10和圖11顯示了本公開的主要特征。圖10顯示了不同材料的氧化物的帶隙與介電常數(shù)的關(guān)系。顯然，氧化物的帶隙隨著介電常數(shù)增大而下降。氧化物的導(dǎo)帶偏移正比于氧化物的帶隙。不考慮電子的反向隧穿效應(yīng)時可以表示為如下方程金屬逸出功＝7.8-0.85*勢壘高度金屬逸出功＝6.85-0.25*帶隙所以，提高勢壘高度通過金屬逸出功的選擇而與帶隙有直接關(guān)系。如圖11所示，顯示了不同的阻擋氧化物的金屬逸出功與介電常數(shù)的關(guān)系。在這里，所示SiO2和Al2O3形成一金屬逸出功的趨勢線，即阻擋氧化物的勢壘高度隨著金屬逸出功的增大而降低。為了更好的寫入/擦除特性，我們優(yōu)選高κ阻擋電介質(zhì)。對于高κ阻擋電介質(zhì)，優(yōu)選地使用具有更高逸出功的金屬柵極。
圖12顯示了一個示范性實施例的寫入特性，其給出了柵極/SiO2阻擋層的勢壘高度。N+多晶硅3.1eV(多晶硅/SiO2)的勢壘高度(圖中所給的勢壘高度值加上1eV表示4.1eV的金屬逸出功)由等于4.1eV的金屬逸出功表示。同時也顯示了3.6eV的勢壘高度或4.6eV的金屬逸出功，以及4.1eV的勢壘高度或5.1eV的金屬逸出功。如圖12所示，在施加的14伏、12伏和10伏的不同電平下電壓偏移Vth發(fā)生變化。類似地，圖13a、b和c分別顯示了同樣的勢壘高度下-10伏偏壓、-12伏偏壓和-14伏偏壓的擦除特性?？梢钥闯?，對于10-3秒的擦除時間，本發(fā)明的實施例通過模擬程序有望實現(xiàn)期望的負3伏閾值電壓的目標(biāo)，特別是在負12和負14伏偏壓下。
圖14顯示了一個示范性O(shè)/N/H/M堆疊結(jié)構(gòu)的閾值Vth(V)與擦除時間的關(guān)系。垂直的鏈節(jié)線表示業(yè)界所期望和要求的擦除時間。水平的虛線表示所期望的用于擦除非易失性存儲器的閾值電壓。如圖14所示，根據(jù)計算機模擬，本發(fā)明的各個實施例可以實現(xiàn)這些期望的結(jié)果。
特別地，當(dāng)阻擋層主要是由SiO2構(gòu)成時，金屬的特定金屬逸出功應(yīng)等于或大于4.4eV。當(dāng)阻擋層為不同的高κ電介質(zhì)時，即具有大于4.1eV的介電常熟值的電介質(zhì)時，控制柵極的特定金屬逸出功應(yīng)在大于或等于4.9eV并且小于或等于5.5eV的范圍內(nèi)。應(yīng)注意到這些值在多數(shù)情況下要加上或減去0.2eV，以反映由于阻擋層54、64和金屬控制柵極55、65的界面處存在的雜質(zhì)而可能引起的一些費米能級釘扎。
對于另一浮柵實施例，當(dāng)隧道層為高κ電介質(zhì)時，浮柵52是由具有大于或等于4.9eV并小于或等于5.5eV的范圍內(nèi)的特定金屬逸出功的金屬構(gòu)成的金屬柵極。這樣，可以更好地通過提高電子隧穿隧道層的勢壘高度控制擦除和寫入步驟。事實上，由于高勢壘高度和良好的保持特性，當(dāng)我們采用高κ隧道層、以及P+多晶硅作為浮柵時，由于如在圖4中所討論的費米能級釘扎效應(yīng)，期望獲得較低的電子通過隧道氧化物P+多晶硅(poly-Si)柵極的勢壘高度。為了利用高逸出功浮柵的良好保持特性和高κ隧道層的良好寫入/擦除特性的優(yōu)點，優(yōu)選使用高逸出功的金屬浮柵。
通過以上所述將足夠清楚地表明，在業(yè)界較為新近的高κ電介質(zhì)的引入是柵極電介質(zhì)，迄今，主要使用O/N/O器件作為SONOS型閃速存儲器的應(yīng)用。通過使用P+多晶硅柵極和相對較厚的阻擋層氧化物，可以減輕擦除問題。然而，由于設(shè)計規(guī)則減少，進一步地按比例縮小是不可避免的，從而提高了對高κ介電材料的需求。問題是不管退火溫度是怎樣的，高κ電介質(zhì)由于上述費米釘扎效應(yīng)而不能與P+多晶硅兼容。本發(fā)明的實施例通過使用金屬柵極避免了這些問題。為了提高擦除效率并防止電子反向隧穿，使用了高逸出功的金屬柵極。
對于O/N/O器件而言，預(yù)計具有4.6eV金屬逸出功的金屬柵極將滿足亞52或57nm閃速存儲器的要求，而不會在給定的擦除偏壓條件下表現(xiàn)出任何明顯的電子反向隧穿效應(yīng)。具有5.1eV金屬逸出功的金屬柵極或O/N/H(其中H代表高κ電介質(zhì))將滿足亞52或57nm閃速存儲器的要求，并且不會在給定的擦除偏壓條件下表現(xiàn)出任何明顯的電子反向隧穿效應(yīng)。所以，本發(fā)明的實施例可以極大地減小人們所知的對SONOS器件等有嚴(yán)重影響的電子反向隧穿效應(yīng)。
根據(jù)本發(fā)明實施例的模擬，非易失性半導(dǎo)體存儲器件應(yīng)具有的寫入速度在17V(相應(yīng)閾值電壓偏移(Vth)從-3V到1V)時為20微秒。擦除速度在18V(相應(yīng)閾值電壓偏移(Vth)從1V到-3V)時應(yīng)為2毫秒。單元內(nèi)電流優(yōu)選地大于500nA。持久性(閾值電壓偏移的變化)在100000次循環(huán)內(nèi)(對于寫入狀態(tài))小于0.3V。循環(huán)單元電流在100000次循環(huán)內(nèi)應(yīng)大于350nA，并且在250攝氏度2小時條件下的保持性(retention)(閾值電壓偏移的變化)將小于0.3V。最后，讀出擾亂(閾值電壓偏移的變化)在100000次讀出循環(huán)以及在10000次寫入/擦除循環(huán)內(nèi)將小于1V。
本發(fā)明已經(jīng)通過示范性實施例進行了描述，但并不局限于這些實施例。在不脫離本發(fā)明范圍的情況下，本領(lǐng)域的技術(shù)人員可以作出不同的變化和修改。例如，與現(xiàn)有技術(shù)相比，本發(fā)明的實施例可以實現(xiàn)更大的按比例縮放，同時保持或改善擦除效率，而不論高逸出功金屬柵極是在俘獲介電層實施例中的O/N/O、高κ堆疊的O/N/H、O/H/H、O/H/O或H/H/H序列，還是在浮柵(FG)實施例中的O/FG/H、O/FG/O或H/FG/H序列。
本申請根據(jù)于2004年10月8日提交到韓國知識產(chǎn)權(quán)局的韓國專利申請第10-2004-0080354號要求優(yōu)先權(quán)，其公開的全部內(nèi)容在此予以引用作為參考。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件，包括襯底，所述襯底包括源區(qū)、漏區(qū)和在所述源區(qū)和所述漏區(qū)之間提供的溝道區(qū)；以及位于所述溝道區(qū)上方的柵極堆疊，所述柵極堆疊包括順序堆疊的隧道層、電荷俘獲層、阻擋層和控制柵極，其中所述隧道介電層與所述溝道區(qū)相鄰，并且其中所述控制柵極是由當(dāng)阻擋層包括SiO2時具有等于或大于4.4eV的特定金屬逸出功的金屬構(gòu)成的金屬柵極。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述存儲器件是一種浮柵存儲器件且所述電荷俘獲層為浮柵。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述存儲器件是一種電荷俘獲閃速存儲器件且所述電荷俘獲層為電荷俘獲電介質(zhì)。
4.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述柵極堆疊包括一種選自由O/SiN/SiO2/M、O/H/SiO2/M、H/H/SiO2/M或H/SiN/SiO2/M構(gòu)成的多層堆疊組的多層堆疊，其中O為氧化物材料、H為高κ材料、M為具有所述特定選出功的金屬。
5.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述隧道層是一種選自由SiO2、Al2O3、MgO、SrO、SiN、BaO、TiO、Si3N4、Ta2O5、BaTiO3、BaZrO、ZrO2、HfO2、Al2O3、Y2O3、ZrSiO、HfSiO和LaAlO3構(gòu)成的組中的一種電介質(zhì)。
6.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器件，其中所述浮柵包括一種選自由多晶硅、高選出功金屬如鉑、金、鈦鋁合金、鈀構(gòu)成的組、或由金屬氮化物、金屬硼氮化物、金屬硅氮化物、金屬鋁氮化物和金屬硅化物構(gòu)成的金屬復(fù)合物組中的材料。
7.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲器件，其中所述俘獲電介質(zhì)選自由SiN、富Si的SiN、富Si的SiON、富Si的SiOx、富Ge的GeON、富Ge的GeN、富Ge的GeO、摻入Si的GeO、摻入Si的GeON、摻入Si的GeN、摻入Si的GeO、摻入Ge的SiN構(gòu)成的組。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述襯底是Si襯底。
9.一種非易失性半導(dǎo)體存儲器件，包括襯底，所述襯底包括源區(qū)、漏區(qū)和在所述源區(qū)和所述漏區(qū)之間提供的溝道區(qū)；以及位于所述溝道區(qū)上方的柵極堆疊，所述柵極堆疊包括順序堆疊的隧道層、電荷俘獲層、阻擋層和控制柵極，其中所述隧道介電層與所述溝道區(qū)相鄰，并且其中所述控制柵極是當(dāng)阻擋層為具有大于4.2的介電值的高κ電介質(zhì)時、由具有等于或大于4.9eV到等于或小于5.5eV范圍內(nèi)的特定金屬逸出功的金屬構(gòu)成的金屬柵極。
10.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述存儲器件是一種浮柵存儲器件且所述電荷俘獲層為浮柵。
11.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述存儲器件是一種電荷俘獲閃速存儲器且所述電荷俘獲層為電荷俘獲電介質(zhì)。
12.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述柵極堆疊包括一種選自由O/N/O/M、O/N/H/M、O/H/H/M、O/H/O/M、H/H/H/M或H/N/H/M構(gòu)成的多層堆疊組的多層堆疊，其中O為氧化物材料、N為SiN、H為具有大于4.1的介電值的高κ材料、M為具有所述特定逸出功的金屬。
13.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述隧道層是一種選自由SiO2、Al2O3、MgO、SrO、SiN、BaO、TiO、Si3N4、Ta2O5、BaTiO3、BaZrO、ZrO2、HfO2、Al2O3、Y2O3、ZrSiO、HfSiO和LaAlO3構(gòu)成的組中的電介質(zhì)。
14.如權(quán)利要求10所述的非易失性半導(dǎo)體存儲器件，其中所述浮柵包括一種選自由多晶硅、高逸出功金屬如鉑、金、鈦鋁合金、鈀構(gòu)成的組、或由金屬氮化物、金屬硼氮化物、金屬硅氮化物、金屬鋁氮化物和金屬硅化物構(gòu)成的金屬復(fù)合物組中的材料。
15.如權(quán)利要求11所述的非易失性半導(dǎo)體存儲器件，其中所述俘獲電介質(zhì)選自由SiN、富Si的SiN、富Si的SiON、富Si的SiOx、富Ge的GeON、富Ge的GeN、富Ge的GeO、摻入Si的GeO、摻入Si的GeON、摻入Si的GeN、摻入Si的GeO、摻入Ge的SiN構(gòu)成的組。
16.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述襯底是Si襯底。
17.一種浮柵非易失性半導(dǎo)體存儲器件，包括襯底，所述襯底包括源區(qū)、漏區(qū)和在所述源區(qū)和所述漏區(qū)之間提供的溝道區(qū)；以及位于所述溝道區(qū)上方的柵極堆疊，所述柵極堆疊包括順序堆疊的隧道層、浮柵層、阻擋層和控制柵極，其中所述隧道介電層與所述溝道區(qū)相鄰，并且其中所述控制柵極是當(dāng)所述隧道層為高κ電介質(zhì)時由具有等于或大于4.9eV到等于或小于5.5eV范圍內(nèi)的特定金屬逸出功的金屬構(gòu)成的金屬柵極。
18.如權(quán)利要求17所述的非易失性半導(dǎo)體存儲器件，其中所述柵極堆疊包括一種選自由H/N/O/M、H/N/H/M、H/H/H/M或H/H/O/M構(gòu)成的多層堆疊組的多層堆疊，其中O為氧化物材料、N為SiN、H為高κ材料、M為具有所述特定逸出功的金屬。
19.如權(quán)利要求17所述的非易失性半導(dǎo)體存儲器件，其中所述隧道層是一種選自由Al2O3、MgO、SrO、SiN、BaO、TiO、Si3N4、Ta2O5、BaTiO3、BaZrO、ZrO2、HfO2、Al2O3、Y2O3、ZrSiO、HfSiO和LaAlO3構(gòu)成的組中的電介質(zhì)。
20.如權(quán)利要求17所述的非易失性半導(dǎo)體存儲器件，其中所述襯底是Si襯底。
全文摘要
一種非易失半導(dǎo)體存儲器件，它包括具有源區(qū)、漏區(qū)和在源區(qū)和漏區(qū)之間提供的溝道區(qū)的襯底，以及位于溝道區(qū)上部的柵極堆疊和位于柵極堆疊上部的金屬柵極。金屬柵極是由相對柵極堆疊的復(fù)合層具有特定金屬逸出功的金屬構(gòu)成的，以使電子通過直接隧穿效應(yīng)貫穿阻擋層的整個厚度。柵極堆疊優(yōu)選地包括一種選自由ONO、ONH、OHH、OHO、HHH或HNH構(gòu)成的多層堆疊組的多層堆疊，其中O為氧化物材料、N為SiN、H為高κ材料。
文檔編號H01L27/112GK1790718SQ20051011995
公開日2006年6月21日 申請日期2005年10月8日 優(yōu)先權(quán)日2004年10月8日
發(fā)明者田尚勛, 韓楨希, 金楨雨 申請人:三星電子株式會社