專利名稱：碳化硅半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種碳化硅半導(dǎo)體裝置以及一種碳化硅半導(dǎo)體裝置的制造方法。
背景技術(shù)：
雖然當(dāng)前占絕對優(yōu)勢的半導(dǎo)體材料是Si，但SiC是一種借其物理性能和電學(xué)性能而優(yōu)于Si的半導(dǎo)體材料。具體而言，SiC的禁帶寬度是Si的三倍，SiC的電介質(zhì)擊穿電壓是Si的七倍，SiC的導(dǎo)熱率是Si的三倍。因此，在制造下一代高功率和超低能量損失的裝置時，SiC是一種期望的半導(dǎo)體材料。
例如在美國專利6,570,185中公開了一種使用SiC的溝槽型豎直功率型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(功率型MOSFET)，圖16示出了這種功率型MOSFET的橫剖面結(jié)構(gòu)。
如圖16所示，在該功率型MOSFET中，N-型漂移層102形成在N+型SiC基片101的表面上。N型區(qū)103和P型基區(qū)104按此順序形成于N-型漂移層102上。N+型源區(qū)105形成于P型基區(qū)104的表面部分上。此外，溝槽106形成為可貫穿N+型源區(qū)105、P型基區(qū)104、和N型區(qū)103，并到達N-型漂移層102。柵極108通過過柵極氧化物膜107形成于溝槽106中。P+型層109形成于溝槽106的底部。
在具有上述結(jié)構(gòu)的功率型MOSFET中，因為P+型層109形成于溝槽106的底部，在電壓被施加到柵極108上時，流經(jīng)要在P型基區(qū)104中形成的溝道的電流流過N型區(qū)103。這樣，與半導(dǎo)體裝置不具有N型區(qū)103的情況相比，可以減少功率型MOSFET的導(dǎo)通電阻。這是因為N型區(qū)103具有高雜質(zhì)濃度，即，N型區(qū)103具有低電阻。
此外，因為P+型層109形成于溝槽106底部上，可防止在溝槽底部和溝槽側(cè)壁之間的拐角部分產(chǎn)生電場集中。這樣，就可保護在該部分的柵極氧化物膜107不受到損壞。
但是，當(dāng)P+型層109形成于溝槽106底部時，需要在P+型層109和P型基區(qū)104之間隔開一定距離(由于其間的電隔離)，或者需要在P型基區(qū)104下面形成N型層103，如圖16所示。因此，在前一種情況下，溝槽的深度變大，在后一種情況下，需要另外的步驟來形成N型層103。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的在于提供一種SiC半導(dǎo)體裝置及其制造方法。
一種碳化硅半導(dǎo)體裝置，包括半導(dǎo)體基片，其包括第一導(dǎo)電型或第二導(dǎo)電型碳化硅基片、由第一導(dǎo)電型碳化硅制成且其雜質(zhì)濃度低于碳化硅基片的第一半導(dǎo)體層、由第二導(dǎo)電型碳化硅制成的第二半導(dǎo)體層、由第一導(dǎo)電型碳化硅制成的第三半導(dǎo)體層，它們按此順序堆棧；溝槽，其位于半導(dǎo)體基片的單元區(qū)，并貫穿第二和第三半導(dǎo)體層，到達第一半導(dǎo)體層；溝道層，其為第一導(dǎo)電型，且位于溝槽的側(cè)壁和底部上；氧化物膜，其位于溝槽中的溝道層上，并包括用作柵極氧化物膜的一部分；柵極，其位于溝槽中氧化物膜的表面上；第一電極，其與第三半導(dǎo)體層電連接；以及第二電極，其與碳化硅基片電連接。第一半導(dǎo)體層和第二半導(dǎo)體層間的邊界位置低于溝槽中氧化物膜的最低位置。
在上述結(jié)構(gòu)中，位于溝槽兩側(cè)的第二半導(dǎo)體層的位置比氧化物膜的最低位置要低。因此，產(chǎn)生一種結(jié)結(jié)構(gòu)，其中，第一導(dǎo)電型溝道層在該溝道層的兩側(cè)上夾在第二導(dǎo)電型的兩個第二半導(dǎo)體層之間。因此，漏極電勢被該結(jié)結(jié)構(gòu)中斷，從而耗盡層很難貫穿到溝道層的上部。
因此，可以防止在溝槽的底部和側(cè)壁之間的拐角處產(chǎn)生電場集中。這樣，就可以保護該拐角處的氧化物膜不會斷裂。
此外，僅通過在第一半導(dǎo)體層和第二半導(dǎo)體層之間的邊界附近開槽出溝槽，就能得到這種結(jié)構(gòu)。因此，溝槽的深度不會變大。另外，不需要在P+型基區(qū)下面形成N型層。這樣，就不需要額外的步驟，從而豎直功率型MOSFE的制造工藝可以得到簡化。
這樣，在該裝置中，基區(qū)和位于一個溝槽下面并與基區(qū)具有相同導(dǎo)電類型的層彼此電隔離。另外，可以簡化該裝置的制造過程。
可選地，第二半導(dǎo)體層中第二導(dǎo)電型第二雜質(zhì)的雜質(zhì)濃度從位于溝槽底部的氧化物膜的高度位置到第一半導(dǎo)體層和第二半導(dǎo)體層間的邊界逐漸減少，溝道層中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度高于第一半導(dǎo)體層中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度。在上述結(jié)構(gòu)中，可以提高耐壓而保持柵極溝道的閾值。
可選地，該裝置還包括第一導(dǎo)電型低電阻層，其形成在溝槽底部的氧化物膜下面。從氧化物膜的最低位置到溝槽底部的長度對應(yīng)于低電阻層的膜厚和溝道層的膜厚總和。
這樣，該裝置包括第一導(dǎo)電型低電阻層，該低電阻層形成于溝槽底部上的氧化物膜下面。因此，因為電流流過該低電阻層，減少了該碳化硅半導(dǎo)體裝置的導(dǎo)通電阻。另外，在這種結(jié)構(gòu)中，從氧化物膜的最低位置到溝槽底部的長度變?yōu)榈扔诘碗娮鑼拥哪ず窈蜏系缹拥哪ず窨偤汀?br> 此處，溝槽側(cè)壁的平面定向被設(shè)為(1-100)(即(1100))表面或者(11-20)(即(1120))表面，位于溝槽底部上的一部分溝道層的厚度設(shè)計成大于位于溝槽側(cè)壁上的一部分溝道層的厚度。
在這種情況下，例如，形成于溝槽底部上的一部分溝道層的厚度為形成于溝槽側(cè)壁上的那部分的1-5倍。另外，在形成于溝槽側(cè)壁上的一部分溝道層中第一導(dǎo)電型雜質(zhì)的摻雜濃度為形成于溝槽底部上的那部分的一到五倍。
可選地，該裝置的結(jié)構(gòu)為，碳化硅基片為第一導(dǎo)電型；多個溝槽形成于該基片中，每個溝槽從碳化硅基片的背面到第一半導(dǎo)體層設(shè)置；這些溝槽嵌有第二導(dǎo)電型雜質(zhì)層；第二電極與碳化硅基片和雜質(zhì)層接觸。
在碳化硅半導(dǎo)體裝置為IGBT時，該碳化硅基片為第一導(dǎo)電型，多個溝槽形成于該基片中，每個溝槽嵌有第二導(dǎo)電型雜質(zhì)層，可以消除PN電勢的閾值。
可選地，碳化硅基片為第二導(dǎo)電型，多個溝槽形成于該基片中，該溝槽從碳化硅基片的背面到第一半導(dǎo)體層設(shè)置，每個溝槽嵌有第一導(dǎo)電型雜質(zhì)層。
一種制造碳化硅半導(dǎo)體裝置的方法，包括以下步驟準(zhǔn)備一個半導(dǎo)體基片，其包括第一導(dǎo)電型或第二導(dǎo)電型碳化硅基片、由第一導(dǎo)電型碳化硅制成且雜質(zhì)濃度低于碳化硅基片的第一半導(dǎo)體層、由第二導(dǎo)電型碳化硅制成的第二半導(dǎo)體層、以及由第一導(dǎo)電型碳化硅制成的第三半導(dǎo)體層，它們按此順序堆棧；在半導(dǎo)體基片單元區(qū)內(nèi)形成溝槽，該溝槽貫穿第二和第三半導(dǎo)體層到達第一半導(dǎo)體層；通過外延生長方法在該溝槽中形成第一導(dǎo)電型第四半導(dǎo)體層，使位于溝槽底部的一部分第四半導(dǎo)體層比位于溝槽側(cè)壁上的那部分的厚度大；通過熱氧化方法在溝槽內(nèi)壁上形成氧化物膜，使該氧化物膜包括用作柵極氧化物膜的一部分，其與第四半導(dǎo)體層接觸，從而第四半導(dǎo)體層產(chǎn)生溝道層；在溝槽中氧化物膜的表面上形成柵極；形成與第三半導(dǎo)體層電連接的第一電極；形成與碳化硅基片電連接的第二電極。在形成氧化物膜的步驟中，進行熱氧化方法，從而第一半導(dǎo)體層和第二半導(dǎo)體層間的邊界的位置低于溝槽中氧化物膜的最低位置。
上述方法產(chǎn)生如下的SiC裝置。在該裝置中，漏極電勢被結(jié)結(jié)構(gòu)中斷，從而耗盡層很難貫穿到溝道層的上部。這樣，可以防止拐角處的氧化物膜斷裂。此外，這種結(jié)構(gòu)僅通過在第一半導(dǎo)體層和第二半導(dǎo)體層間的邊界附近開槽出溝槽就可產(chǎn)生。另外，不需要在P+型基區(qū)下面形成N型層。這樣，就不需要額外的步驟，從而簡化了豎直功率型MOSFET的制造工藝。


根據(jù)下面參考附圖所做的詳細(xì)說明，本發(fā)明的上述和其他目的、特征以及優(yōu)點將更加明顯。在這些附圖中，圖1為本發(fā)明第一實施例的累積型豎直功率型MOSFET的剖視圖；圖2A為沿圖1中的線IIA-IIB所截取的N型雜質(zhì)的摻雜濃度和N-型溝道層的厚度的分布圖，圖2B為沿圖1中的線IIC-IID所截取的N+型低電阻層和氧化物膜的摻雜濃度的分布圖；圖3為示出了豎直功率型MOSFET在不導(dǎo)通狀態(tài)下的等勢線的剖視圖；
圖4為根據(jù)第一實施例的豎直功率型MOSFET的制造過程的剖視圖；圖5為緊接著圖4的豎直功率型MOSFET的制造過程的剖視圖；圖6為緊接著圖5的豎直功率型MOSFET的制造過程的剖視圖；圖7為緊接著圖6的豎直功率型MOSFET的制造過程的剖視圖；圖8為緊接著圖7的豎直功率型MOSFET的制造過程的剖視圖；圖9為緊接著圖8的豎直功率型MOSFET的制造過程的剖視圖；圖10為在第一實施例的豎直功率型MOSFET中N-型層和N+型層的厚度之間的關(guān)系的剖視圖；圖11A為本發(fā)明第二實施例的豎直功率型MOSFET的剖視圖；圖11B為沿圖11A的線XIE-XIF截取的豎直功率型MOSFET中P導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖；圖12A為本發(fā)明第三實施例的豎直功率型MOSFET的剖視圖；圖12B為沿圖12A的線XIIG-XIIH截取的豎直功率型MOSFET中P導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖；圖12C為沿圖12A的線XIII-XIIJ截取的豎直功率型MOSFET中N導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖；圖13為本發(fā)明第四實施例的累積型豎直功率型MOSFET的剖視圖；
圖14為本發(fā)明第五實施例的累積型豎直功率型MOSFET的剖視圖；圖15為本發(fā)明第六實施例的累積型豎直功率型MOSFET的剖視圖；圖16為現(xiàn)有技術(shù)的豎直功率型MOSFET的剖視圖。
具體實施例方式
(第一實施例)圖1示出了本發(fā)明第一實施例的作為累積型MOSFET的溝槽型豎直功率型MOSFET的單元區(qū)的剖視圖。下面講述圖1所示的豎直功率型MOSFET的構(gòu)造。
N-型漂移層2位于N+型基片1上。P+型基區(qū)3和N+型源區(qū)4形成于N-型漂移層2的表面上。在此實施例中，半導(dǎo)體基片由N+型基片1、N-型漂移層2、P+型基區(qū)3以及N+型源區(qū)4組成。
溝槽5形成為可貫穿N+型源區(qū)4和P+型基區(qū)3，并到達N-型漂移層2。N-型溝道層6形成于溝槽5的內(nèi)壁上。N+型低電阻層7形成于位于溝槽5底部上的N-型溝道層6的表面部分上。
氧化物膜8形成為罩住N-型溝道層6、N+型低電阻層7和一部分N+型源區(qū)4。位于溝槽5中也即形成于溝槽5側(cè)壁上的一部分氧化物膜8用作柵極氧化物膜。柵極9形成于用作柵極氧化物膜的該部分氧化物膜8的表面上。柵極9由多晶硅或金屬制成。溝槽5嵌著該柵極9。
柵極線11通過圖1中未示出的層間絕緣膜形成于柵極9上。該柵極線11電連接到柵極9上。
另一用于接觸的溝槽12形成于一部分基片上。該部分不同于形成溝槽5的那部分基片。接觸溝槽12貫穿N+型源區(qū)4，并到達P+型基區(qū)3。用于提供源極的第一電極14形成在用于接觸的接觸溝槽12上。第一電極14通過未示出的層間絕緣膜和接觸溝槽12電連接到P+型基區(qū)3和N+型源區(qū)4。
另外，第二電極19形成于N+型基片1的背面。第二電極19用作漏極。
此實施例的溝槽型豎直功率型MOSFET按照上述結(jié)構(gòu)來構(gòu)造。在此結(jié)構(gòu)中，豎直功率型MOSFET中每個部分的雜質(zhì)濃度和尺寸將如下所述。
N+型基片1的摻雜濃度為1×1019cm-3，N-型漂移層的摻雜濃度為5×1015cm-3，P+型基區(qū)3的摻雜濃度為5×1018cm-3，N+型源區(qū)4的摻雜濃度為1×1020cm-3。
P+型基區(qū)3和N+型源區(qū)4的厚度總和稍小于溝槽5在深度方向的尺寸。但是，該總和大體等于溝槽5的尺寸，且它們?yōu)槔?-5μm。
N-型溝道層6、N+型低電阻層7以及氧化物膜8將參照圖2A和圖2B來講述。圖2A和2B示出了分別沿圖1中的線IIA-IIB和線IIC-IID截取的N-型溝道層6、N+型低電阻層7以及氧化物膜8的每個中N型雜質(zhì)的摻雜濃度和膜厚的分布圖。
在圖1的線IIA-IIB上，N-型溝道層6的厚度為0.2-0.5μm，且雜質(zhì)濃度為1×1016cm-3到1×1017cm-3。例如，如圖2A所示，在此實施例中，N-溝道層6的雜質(zhì)濃度為2×1016cm-3。氧化物膜8的厚度等于或小于0.1μm，雜質(zhì)濃度等于或大于1×1017cm-3。例如，如圖2A所示，在此實施例中，氧化物膜8的雜質(zhì)濃度為1×1019cm-3。在圖1中的線IIC-IID上，N-溝道層6的厚度為0.6-1.5μm，雜質(zhì)濃度為2×1015cm-3到2×1016cm-3。例如，如圖2B所示，在此實施例中，N-溝道層6的雜質(zhì)濃度為4×1015cm-3。N+型低電阻層7的厚度等于或小于0.2μm，雜質(zhì)濃度等于或大于2×1016cm-3。例如，如圖2B所示，在此實施例中，N+型低電阻層7的雜質(zhì)濃度為2×1018cm-3。氧化物膜8的厚度等于或小于1μm，雜質(zhì)濃度等于或大于2×1016cm-3。例如，如圖2B所示，在此實施例中，氧化物膜8的雜質(zhì)濃度為2×1018cm-3。
這樣，在此實施例的豎直功率型MOSFET中，從溝槽5中氧化物膜8的最低位置(即，面對溝槽5底部的表面)到溝槽5的底部的長度大于從用作柵極氧化物膜的一部分氧化物膜8到溝槽5的側(cè)壁的長度。具體而言，從氧化物膜8的最低位置到溝槽5的底部的長度等于N-型溝道層6的厚度和N+型低電阻層7的厚度的長度總和。例如，它們?yōu)?.8-1.7μm。另外，從用作柵極氧化物膜的一部分氧化物膜8到溝槽5的側(cè)壁的長度等于位于溝槽5側(cè)壁上的N-型溝道層6的厚度。它們例如為0.2-0.5μm。
在這種具有上述結(jié)構(gòu)的豎直功率型MOSFET中，當(dāng)電壓施加到柵極9上時，在N-型溝道層6中形成累積型溝道區(qū)。電流通過此溝道區(qū)在第一電極14和第二電極19之間流動。
在根據(jù)此實施例的這種豎直功率型MOSFET中，位于溝槽5兩側(cè)上的P+型基區(qū)3的位置比氧化物膜8的最低位置要低。因此產(chǎn)生結(jié)結(jié)構(gòu)。在該結(jié)結(jié)構(gòu)中，N-型溝道層6從溝槽5底部上的該溝道層6的兩側(cè)夾在兩個P+型基區(qū)3之間。因此，如圖3所示，漏極電勢被導(dǎo)通狀態(tài)下的結(jié)結(jié)構(gòu)所中斷，從而耗盡層很難貫穿到N-型溝道層6的上部。
因此，可防止在溝槽5的底部和側(cè)壁之間的拐角處產(chǎn)生電場集中。這樣，可以保護該拐角處的氧化物膜8不被斷裂。
另外，根據(jù)此實施例的結(jié)構(gòu)只需通過在N-型漂移層2和P+型基區(qū)3之間的邊界附近開槽出溝槽5就可以產(chǎn)生。這樣，就不會大大增加溝槽5的深度。另外，不需要像現(xiàn)有技術(shù)那樣在P+型基區(qū)3下面形成N型層。因此，不必要采用形成N型層的額外步驟。這樣，簡化了豎直功率型MOSFET的制造工藝。
接下來，參照圖4-9所示的豎直功率型MOSFET的制造過程圖來描述根據(jù)此實施例的豎直功率型MOSFET的制造方法。
(圖4所示的步驟)首先，準(zhǔn)備基片。在該基片中，N-型漂移層2、P+型基區(qū)3以及N+型源區(qū)4外延生長在N+型基片1的表面上。該N+型基片1具有[1-100](即 )偏移表面的主平面。例如，N+型基片1的摻雜濃度為1×1019cm-3，N-型漂移層2的摻雜濃度為5×1015cm-3，P+型基區(qū)3的摻雜濃度為5×1018cm-3，N+型源區(qū)4的摻雜濃度為1×1020cm-3?；谋砻鏋閇1-100]-偏移表面，因為每層占據(jù)N+型基片1的表面狀態(tài)。
(圖5所示的步驟)準(zhǔn)備一個具有開口的掩模，開口設(shè)置在與基片表面上的待形成溝槽的部分相對應(yīng)的位置上。通過掩模將基片刻蝕約4-5μm。這樣，形成溝槽5。此時，例如掩模的布局設(shè)置成使溝槽的側(cè)壁與(1-100)-表面或者(11-20)-表面相重合。
(圖6所示的步驟)在將形成溝槽5的步驟中所用的掩模移走之后，通過CVD法形成N-型層31。接著，形成N+型層32。例如，N-型層31和N+型層32在以下條件上形成溫度為1600℃，生長速度為每小時1.0μm、氣體C和Si原材料的引入率等于或小于1.0。此時，例如，將氮氣引入到氣氛中，從而N雜質(zhì)被引入到N-型層31和N+型層32中。
這樣，就在溝槽5內(nèi)壁上形成具有摻雜濃度例如為1×1016cm-3N-型層31和摻雜濃度為1×1020cm-3的N+型層32。
在這種情況下，對溝槽5而言，形成于溝槽5底部上、形成于溝槽5側(cè)壁上、或形成于基片表面上的N-型層31和N+型層32的厚度和摻雜濃度彼此相同。具體而言，形成于溝槽5側(cè)壁上的每個雜質(zhì)層的一部分的厚度比形成于溝槽5底部上的厚度要薄，形成于溝槽5側(cè)壁上的每個雜質(zhì)層的一部分的摻雜濃度比形成于溝槽5底部上的要高。另外，形成于溝槽5底部上的每個雜質(zhì)層的一部分的厚度比形成于基片表面上的要厚。
之所以設(shè)計成上述關(guān)系，是因為，很難做到將雜質(zhì)層沉積在溝槽5的側(cè)壁上面而不沉積在溝槽5的底部上。另外，這是因為雜質(zhì)層在溝槽5底部上的沉積量變得大于基片表面上的沉積量，因為不沉積在溝槽5側(cè)壁上的一部分雜質(zhì)層會沉積在溝槽5的底部。
在這種情況下，厚度和摻雜濃度之間的關(guān)系就取決于基片表面的平面定向以及溝槽5側(cè)壁的平面定向。在此實施例中，其被限定為具有以下關(guān)系。圖10為用于解釋這種關(guān)系的示意圖。
對于N-型層31和N+型層32的最度而言，如圖10所示，形成于溝槽5底部上的雜質(zhì)層的厚度定義為d2，形成于基片表面上的雜質(zhì)層的厚度定義為d1，以及形成于溝槽5側(cè)壁上的雜質(zhì)層的厚度定義為d3。那么這些厚度就具有以下關(guān)系(公式1)d2＝2×d1(公式2)d2＝3×d3這里，上述厚度關(guān)系可根據(jù)沉積條件等而變化。例如，公式2表明厚度d2變?yōu)楹穸萪3的三倍。實際上，厚度d2為厚度d3的1-5倍。因為N-型層31和N+型層32在溝槽5側(cè)壁上的生長速度為例如每小時100nm，它們在溝槽5底部上的生長速度為每小時100nm-500nm，這樣，就得到上述關(guān)系。
另外，對N-型層31和N+型層32的摻雜濃度而言，形成于溝槽5側(cè)壁上的部分的濃度為形成于溝槽5底部上的部分的濃度的1-5倍。
(圖7所示的步驟)通過進行回蝕步驟，除去形成于基片表面上的一部分N-型層31和N+型層。這樣，就露出N+型源區(qū)4，另外保留在溝槽5中的N-型層31就構(gòu)成N-型溝道層6。
(圖8所示的步驟)如果必要的話，進行犧牲氧化等工藝。在這之后，N+型層32在熱氧化工藝中被氧化，從而形成摻雜有N型雜質(zhì)的氧化物膜8。摻雜在氧化物膜8中的N型雜質(zhì)的濃度通常等于包括在待氧化的N+型層32中的N型雜質(zhì)的濃度。
此時，控制熱氧化工藝的工藝時間和工藝溫度，使形成于溝槽5側(cè)壁上的那部分N+型層32完全氧化。這樣，在溝槽的側(cè)壁上，N-型溝道層6和氧化物膜8就保留下來，而N+型層32消失。在溝槽5的底部上，不僅N-型溝道層6和氧化物膜8，而且N+型層32都保留下來。該N+型層32提供N+型低電阻層7。
(圖9所示的步驟)摻雜有雜質(zhì)的多晶硅層或金屬層形成于氧化物膜8的表面。然后，對多晶硅層或金屬層進行回蝕，從而，使一部分多晶硅層或金屬層保留，用于嵌入溝槽5。這樣，就產(chǎn)生柵極9。
雖然在圖中并未示出后面的步驟，但還是要進行層間絕緣膜形成步驟、用于接觸層間絕緣膜的接觸孔形成步驟、導(dǎo)線形成步驟等。因此，形成用于電連接到柵極9上的柵極線，并形成用于電連接到N+型源區(qū)4的第一電極14，然后，在N+型基片1的背面上形成背面電極19。這樣，就完成了圖1所示的豎直功率型MOSFET。
如上所述根據(jù)此實施例的豎直功率型MOSFET產(chǎn)生，從而可防止在溝槽5底部和側(cè)壁之間的拐角處產(chǎn)生電場集中，且防止了位于該拐角處的氧化膜8斷裂。
此外，上述結(jié)構(gòu)僅通過在N-型漂移層和P+型基區(qū)3之間的邊界附近開槽出溝槽5就可產(chǎn)生。這樣，就不必增加溝槽5的深度。另外，也不必要像現(xiàn)有技術(shù)那樣在P+型基區(qū)3下面形成N型層。因此，不必要增加額外的步驟來形成N型層，從而簡化了該豎直功率型MOSFET的制造過程。
(第二實施例)下面描述本發(fā)明的第二實施例，圖11A示出了作為此實施例的碳化硅半導(dǎo)體裝置的MOSFET的剖視圖，圖11B為沿圖11A中的線XIE-XIF截取的MOSFET中P導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖。根據(jù)此實施例的MOSFET將如下參照圖11A和圖11B來描述。此實施例的MOSFET的基本結(jié)構(gòu)與第一實施例中的相似，因此，僅描述其中的區(qū)別部分。
與第一實施例相似，在本發(fā)明第二實施例中，位于溝槽5兩側(cè)上的P+型基區(qū)3布置成位于氧化物膜8最低位置的更低側(cè)上。P+型基區(qū)3中P型雜質(zhì)的雜質(zhì)濃度從對應(yīng)于N+型低電阻層7底部的高度位置到N-型漂移層2和P+型基區(qū)3間的邊界處逐漸減少，如圖11A和11B所示。另外，N-型溝道層6中N型雜質(zhì)的雜質(zhì)濃度低于N+型低電阻層7中N型雜質(zhì)的雜質(zhì)濃度，并高于N-型漂移層2中N型雜質(zhì)的雜質(zhì)濃度。
這樣，上述結(jié)構(gòu)就可以提高耐壓而保持第一實施例的MOSFET中柵極溝道的閾值。
(第三實施例)下面描述本發(fā)明的第三實施例，圖12A為根據(jù)此實施例的作為碳化硅半導(dǎo)體裝置的MOSFET的剖視圖。圖12B為沿圖12A中線XIIG-XIIH截取的MOSFET中P導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖。圖12C為沿圖12A中線XIII-XIIJ截取的MOSFET中N導(dǎo)電型雜質(zhì)的摻雜濃度的分布圖。下面參照圖12A-12C描述此實施例的MOSFET。根據(jù)此實施例的MOSFET與第一實施例中的相似，因此，僅描述其不同之處。
與第一實施例不同的是，在本發(fā)明的第三實施例中，其結(jié)構(gòu)不包括N+型低電阻層7。與第一實施例相似的是，位于溝槽5兩側(cè)上的P+型基區(qū)3布置成位于氧化物膜8最低位置的更低側(cè)上。從與溝槽5中氧化物膜8最底部相對應(yīng)的高度位置到N-型漂移層2和P+型基區(qū)3間的邊界處，P+型基區(qū)3中的P型雜質(zhì)的雜質(zhì)濃度逐漸減少。另外，N-型溝道層6中的N型雜質(zhì)的雜質(zhì)濃度大于N-型漂移層2中N型雜質(zhì)的雜質(zhì)濃度。
這樣，雖然因為此結(jié)構(gòu)不包括N+型低電阻層7而使導(dǎo)通電阻變得更高，但上述結(jié)構(gòu)可以提高耐壓，而保持根據(jù)第一實施例的MOSFET中柵極溝道的閾值。
(第四實施例)下面描述本發(fā)明的第四實施例，圖13為根據(jù)此實施例的作為碳化硅半導(dǎo)體裝置的絕緣柵雙極晶體管IGBT的剖視圖。
在第一實施例中，碳化硅半導(dǎo)體裝置為具有由碳化硅制成的N+型基片1的豎直功率型MOSFET。另一方面，如圖13所示，該裝置包括P+型基片61來取代基片1。這樣，該裝置就為IGBT而不是功率型MOSFET。此處，在這種情況下，在第一實施例中所述的N+型源區(qū)4就用作N+型發(fā)射區(qū)，第一電極14用作發(fā)射電極，第二電極19用作收集電極。
在用此IGBT的情況下，與第一實施例相似，位于溝槽5兩側(cè)上的P+型基區(qū)3的位置低于氧化物膜8的最低位置，從而形成具有N-型溝道層6的結(jié)結(jié)構(gòu)，該N-型溝道層6從該溝道層6的兩側(cè)夾在兩個P+型基區(qū)3之間。這樣，漏極電勢就被該結(jié)結(jié)構(gòu)中斷，從而防止耗盡層貫穿N-型溝道層6的上部。
這樣，就防止在溝槽5底部和側(cè)壁之間的拐角處產(chǎn)生電場集中，從而防止在該拐角處的氧化物膜8斷裂。這樣，第四實施例就具有與第一實施例相同的效果。
(第五實施例)下面描述本發(fā)明的第五實施例，圖14為根據(jù)本實施例的作為碳化硅半導(dǎo)體裝置的IGBT的剖視圖。將參照圖14描述本實施例的IBGT。根據(jù)此實施例的IBGT的基本結(jié)構(gòu)與第四實施例相似，因此，僅描述其間的區(qū)別之處。
如圖14所示，在根據(jù)此實施例的IBGT中，由碳化硅制成的基片1為N+導(dǎo)電型。多個溝槽40從N+型基片1的背面在垂直方向上形成，從而溝槽到達N-型漂移層2。P+型層41嵌入到每個溝槽40中，上述結(jié)構(gòu)與第四實施例的不同。
每個P+型層41，即每個溝槽41的距離和寬度為例如約100μm。該P+型41的深度為例如60-300μm。
此結(jié)構(gòu)等同于下面這樣一種結(jié)構(gòu)，其中，由多個P+型層41組成的收集區(qū)包括多個N+型區(qū)域。因此，基本上，該P+型層41用作收集區(qū)，從而IGBT被操作。因為收集區(qū)包括多個N+型區(qū)域，在SiC PN結(jié)處，即在P+型層41和N-型漂移層2之間的PN電勢中產(chǎn)生的閾值電壓可以消除。此處，在采用4H-SIC的情況下，該閾值電壓為2.9eV。
具有上述結(jié)構(gòu)的IGBT可以這樣制造，即，多個P+型層41形成于第一實施例的圖4所示的N+型基片1的背面，然后，進行圖5-圖9所示的制造步驟。具體而言，具有多個開口的掩模位于該N+型基片1的背面，所述開口對應(yīng)于多個待形成溝槽位置。然后，對N+型基片1的背面進行刻蝕，從而形成多個溝槽41。之后除去掩模，然后，將P+型膜沉積在該N+型基片1的背面。對該P+型膜進行回蝕，從而形成P+型層41。
(第六實施例)下面描述本發(fā)明的第六實施例，圖15為根據(jù)此實施例的作為碳化硅半導(dǎo)體裝置的IGBT的剖視圖，下面參照圖15描述此實施例的IGBT。根據(jù)此實施例的IGBT的基本結(jié)構(gòu)與第五實施例相似，因此，僅描述其區(qū)別之處。
根據(jù)此實施例的IGBT包括P+導(dǎo)電型碳化硅基片1。多個溝槽50在垂直方向上形成于P+型基片1的背面。溝槽50到達N-型漂移層2。N+型層51嵌入每個溝槽50中。上述結(jié)構(gòu)與第三實施例的不同。
每個N+型層51，即每個溝槽51，的距離和寬度為例如約100μm。該N+型層51的深度為例如60-300μm。
這種結(jié)構(gòu)等效于下面一種結(jié)構(gòu)，其中，由多個P+型基片1組成的收集區(qū)包括多個N+型區(qū)51。因此，基本上，P+型基片61用作收集區(qū)，從而IGBT被操作。因為收集區(qū)包括多個N+型區(qū)域51，在SiC PN結(jié)處，即，P+型基片1和N-型漂移層2之間的PN電勢中產(chǎn)生的閾值電壓可以被消除。
具有上述結(jié)構(gòu)的IGBT可以容易地制造成使P+導(dǎo)電型碳化硅基片與第五實施例中的不同，且N+型層51嵌入到形成于P+型基片1背面的溝槽50中。
(修改例)在每個實施例中，第一導(dǎo)電型為N型，第二導(dǎo)電型為P型。另外，雖然作為示例描述了具有用于形成N型溝道的N溝道型豎直功率型MOSFET和IGBT，但是，第一導(dǎo)電型也可以為P型，第二導(dǎo)電型也可以為N型，從而產(chǎn)生出具有用于形成P型溝道的P溝道型豎直功率型MOSFET和IGBT。
在每個實施例中，基片包括通過外延生長法形成的P+型基區(qū)3和N+型源區(qū)4，但是它們也可以通過離子注入法來形成。
本文中，在表示晶體定向時，通常，條型符號(即，-)應(yīng)該加到要加的數(shù)字的上面。但因為電子提交系統(tǒng)而帶來的表述上的限制，在此說明書中，條型符號被加在了要被加的數(shù)字之前。
雖然本發(fā)明參照優(yōu)選實施例進行了描述，但是應(yīng)當(dāng)理解，本發(fā)明并不限于這些優(yōu)選實施例和結(jié)構(gòu)，本發(fā)明意欲涵蓋各種修改和等效結(jié)構(gòu)。另外，雖然優(yōu)選了各種組合和配置，但是，其他組合和配置(包括更多、更少或僅有一個單獨部件的結(jié)構(gòu))都位于本發(fā)明的精神和范圍之內(nèi)。
權(quán)利要求
1.一種碳化硅半導(dǎo)體裝置，包括半導(dǎo)體基片，其包括第一導(dǎo)電型或第二導(dǎo)電型碳化硅基片(1，61)、由第一導(dǎo)電型碳化硅制成且雜質(zhì)濃度低于碳化硅基片(1，61)的第一半導(dǎo)體層(2)、由第二導(dǎo)電型碳化硅制成的第二半導(dǎo)體層(3)、由第一導(dǎo)電型碳化硅制成的第三半導(dǎo)體層(4)，它們按此順序堆棧；溝槽(5)，其位于半導(dǎo)體基片的單元區(qū)域中，并貫穿第二和第三半導(dǎo)體層(3，4)，到達第一半導(dǎo)體層(2)；溝道層(6)，其為第一導(dǎo)電型，且位于溝槽(5)的側(cè)壁和底部上；氧化物膜(8)，其位于溝槽(5)中的溝道層(6)上，并包括用作柵極氧化物膜的一部分；柵極(9)，其位于溝槽(5)中的氧化物膜(8)的表面上；第一電極(14)，其電連接到第三半導(dǎo)體層(4)；以及第二電極(19)，其電連接到碳化硅基片(1，61)，其中第一半導(dǎo)體層(2)和第二半導(dǎo)體層(3)間的邊界位置低于溝槽(5)中氧化物膜(8)的最低位置。
2.根據(jù)權(quán)利要求1所述的碳化硅半導(dǎo)體裝置，其特征在于從位于溝槽(5)底部的氧化物膜(8)的高度位置到第一半導(dǎo)體層(2)和第二半導(dǎo)體層(3)之間的邊界處，第二半導(dǎo)體層(3)中第二導(dǎo)電型雜質(zhì)的雜質(zhì)濃度逐漸減少，而且溝道層(6)中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度高于第一半導(dǎo)體層(2)中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度。
3.根據(jù)權(quán)利要求1所述的碳化硅半導(dǎo)體裝置，其特征在于，還包括低電阻層(7)，其為第一導(dǎo)電型，且位于溝槽(5)底部上的氧化物膜(8)下面，其中從氧化物膜(8)的最低位置到溝槽(5)底部的長度對應(yīng)于低電阻層(7)的膜厚和溝道層(6)的膜厚的總和。
4.根據(jù)權(quán)利要求3所述的碳化硅半導(dǎo)體裝置，其特征在于從對應(yīng)于低電阻層(7)底部的高度位置到第一半導(dǎo)體層(2)和第二半導(dǎo)體層(3)之間的邊界處，第二半導(dǎo)體層(3)中第二導(dǎo)電型雜質(zhì)的雜質(zhì)濃度逐漸減少，而且溝道層(6)中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度低于低電阻層(7)中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度，并高于第一半導(dǎo)體層(2)中第一導(dǎo)電型雜質(zhì)的雜質(zhì)濃度。
5.根據(jù)權(quán)利要求1-4中任一項所述的碳化硅半導(dǎo)體裝置，其特征在于溝槽(5)側(cè)壁的平面定向是(1-100)(即(1100))表面或者(11-20)(即(1120))表面，以及位于溝槽(5)底部上的一部分溝道層(6)的厚度大于位于溝槽(5)側(cè)壁上的那部分的厚度。
6.根據(jù)權(quán)利要求5所述的碳化硅半導(dǎo)體裝置，其特征在于位于溝槽(5)底部上的那部分溝道層(6)的厚度是形成于溝槽(5)側(cè)壁上的1-5倍。
7.根據(jù)權(quán)利要求5所述的碳化硅半導(dǎo)體裝置，其特征在于位于溝槽(5)側(cè)壁上的那部分溝道層(6)中第一導(dǎo)電型雜質(zhì)的摻雜濃度是位于溝槽(5)底部上的5倍。
8.根據(jù)權(quán)利要求1-4中任一項所述的碳化硅半導(dǎo)體裝置，其特征在于所述碳化硅基片(1)為第一導(dǎo)電型，多個第二溝槽(40)位于該碳化硅基片(1)中，每個第二溝槽(40)從碳化硅基片(1)的背面到第一半導(dǎo)體層(2)設(shè)置，第二溝槽(40)嵌有第二導(dǎo)電型雜質(zhì)層(41)，且第二電極(19)接觸碳化硅基片(1)和雜質(zhì)層(41)。
9.根據(jù)權(quán)利要求1-4中任一項所述的碳化硅半導(dǎo)體裝置，其特征在于所述碳化硅基片(61)為第二導(dǎo)電型，多個第二溝槽(50)位于該基片(61)中，每個第二溝槽(50)從碳化硅基片(61)背面到第一半導(dǎo)體層(2)設(shè)置，第二溝槽(50)嵌有第一導(dǎo)電型雜質(zhì)層，以及第二電極(19)接觸碳化硅基片(61)和雜質(zhì)層(51)。
10.一種制造碳化硅半導(dǎo)體裝置的方法，所述方法包括以下步驟準(zhǔn)備一個半導(dǎo)體基片，其包括第一導(dǎo)電型或第二導(dǎo)電型碳化硅基片(1，61)、由第一導(dǎo)電型碳化硅制成且其雜質(zhì)濃度低于碳化硅基片(1，61)的雜質(zhì)濃度的第一半導(dǎo)體層(2)、由第二導(dǎo)電型碳化硅制成的第二半導(dǎo)體層(3)、以及由第一導(dǎo)電型碳化硅制成的第三半導(dǎo)體層(4)，它們按此順序堆棧；在半導(dǎo)體基片的單元區(qū)域中形成溝槽(5)，該溝槽(5)貫穿第二和第三半導(dǎo)體層(3，4)并到達第一半導(dǎo)體層(2)；通過外延生長法在溝槽(5)中形成第一導(dǎo)電型第四半導(dǎo)體層(31)，從而使位于溝槽(5)底部上的那部分第四半導(dǎo)體層(31)厚于位于溝槽(5)側(cè)壁上的部分；通過熱氧化法在溝槽(5)的內(nèi)壁上形成氧化物膜(8)，從而使該氧化物膜(8)包括用于柵極氧化物膜的一部分，其與第四半導(dǎo)體層(31)接觸，從而第四半導(dǎo)體層(31)產(chǎn)生溝道層(6)；在溝槽(5)中氧化物膜(8)的表面上形成柵極(9)；形成用于電連接第三半導(dǎo)體層(4)的第一電極(14)；以及形成用于電連接到碳化硅基片(1，61)的第二電極(19)，其中在形成氧化物膜(8)的步驟中，熱氧化方法被這樣進行，即，使得第一半導(dǎo)體層(2)和第二半導(dǎo)體層(3)的邊界位置低于溝槽(5)中氧化物膜(8)的最低位置。
11.根據(jù)權(quán)利要求10所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于，還包括在溝槽(5)側(cè)壁和底部上的第四半導(dǎo)體層(31)上形成第五半導(dǎo)體層(32)，該第五半導(dǎo)體層(32)的第一導(dǎo)電型雜質(zhì)的摻雜濃度高于第四半導(dǎo)體層(31)，其中在形成氧化物膜(8)的步驟中，進行熱氧化方法，直到形成于溝槽(5)側(cè)壁上的一部分第五半導(dǎo)體層(32)被完全氧化，從而形成氧化物膜(8)，且從而第一導(dǎo)電型低電阻層(7)形成于溝槽(5)底部上的氧化物膜(8)下面，同時保持第五半導(dǎo)體層(32)不被氧化。
12.根據(jù)權(quán)利要求10所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于在形成溝槽(5)的步驟中，溝槽(5)側(cè)壁的平面定向被設(shè)為(1-100)(即(1100))表面或者(11-20)(即(1120))表面。
13.根據(jù)權(quán)利要求11所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于在形成第四半導(dǎo)體層(31)的步驟中，形成于溝槽(5)底部上的那部分第四半導(dǎo)體層(31)的厚度設(shè)為形成于溝槽(5)側(cè)壁上的那部分的1-5倍。
14.根據(jù)權(quán)利要求11所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于在形成第四半導(dǎo)體層(31)的步驟中，形成于溝槽(5)側(cè)壁上的那部分第四半導(dǎo)體層(31)中第一導(dǎo)電型雜質(zhì)的摻雜濃度設(shè)為形成于溝槽(5)底部上的那部分的1-5倍。
15.根據(jù)權(quán)利要求10-14中任一項所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于在碳化硅基片(1)為第一導(dǎo)電型的情況下，準(zhǔn)備半導(dǎo)體基片的步驟包括以下步驟在該基片(1)的背面形成多個第二溝槽(40)，每個第二溝槽(40)到達第一半導(dǎo)體層(2)；以及將第二溝槽(40)嵌上第二導(dǎo)電型雜質(zhì)層(41)。
16.根據(jù)權(quán)利要求10-14中任一項所述的制造碳化硅半導(dǎo)體裝置的方法，其特征在于在碳化硅基片(61)為第二導(dǎo)電型的情況下，準(zhǔn)備半導(dǎo)體基片的步驟包括以下步驟在基片(61)的背面形成多個第二溝槽(50)，每個第二溝槽(50)到達第一半導(dǎo)體層(2)；以及將第二溝槽(50)嵌上第一導(dǎo)電型雜質(zhì)層(51)。
全文摘要
本發(fā)明公開了一種碳化硅半導(dǎo)體裝置，包括具有碳化硅基片(1，61)、第一半導(dǎo)體層(2)、第二半導(dǎo)體層(3)和第三半導(dǎo)體層(4)的半導(dǎo)體基片；貫穿第二和第三半導(dǎo)體層(3，4)并到達第一半導(dǎo)體層(2)的溝槽(5)；位于溝槽(5)側(cè)壁和底部上的溝道層(6)；溝道層(6)上的氧化物膜(8)；氧化物膜(8)上的柵極(9)；與第三半導(dǎo)體層(4)相連的第一電極(14)；與碳化硅基片(1，61)相連的第二電極(19)。第一半導(dǎo)體層(2)和第二半導(dǎo)體層(3)間的邊界位置低于氧化物膜(8)的最低位置。
文檔編號H01L21/02GK1790735SQ20051011626
公開日2006年6月21日 申請日期2005年11月4日 優(yōu)先權(quán)日2004年11月8日
發(fā)明者馬爾漢·拉杰什·庫馬爾, 竹內(nèi)有一 申請人:株式會社電裝