專利名稱：半導(dǎo)體器件及半導(dǎo)體器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及半導(dǎo)體器件的制造方法。
背景技術(shù)：
為了提高半導(dǎo)體器件的開關(guān)速度，通常在柵電極上形成比電阻低于多晶硅的硅化物層。為了在柵電極上形成硅化物層，首先在半導(dǎo)體襯底上形成柵電極和源極/漏極擴散層；接著在半導(dǎo)體襯底上淀積金屬層；并對半導(dǎo)體襯底進行退火。在這個工藝中，硅化物層的厚度通常取決于金屬層的厚度。
近年來有人提議在公共半導(dǎo)體襯底上形成其中柵電極完全被硅化的MOSFET(以下稱為全硅化物MOSFET)和其中柵電極的上部局部被硅化的MOSFET(以下稱為非全硅化物MOSFET)。迄今為止，使用光刻的工藝已經(jīng)用于局部地將氧化硅膜或其它掩模材料保持在所希望的區(qū)域中，使得相對厚的金屬層淀積在用于全硅化物MOSFET的區(qū)域(以下稱為全硅化物區(qū))中，同時相對薄的金屬層淀積在用于非全硅化物MOSFET的區(qū)域(以下稱為非全硅化物區(qū))中。在這個工藝中，全硅化物區(qū)中的柵電極被完全硅化，而非全硅化物區(qū)中的柵電極只在其頂部部分地被硅化。以這種方式，常規(guī)技術(shù)局部地在公共半導(dǎo)體襯底上的不同區(qū)域中形成全硅化物MOSFET和非全硅化物MOSFET。
然而，在淀積金屬層之后除去掩模材料產(chǎn)生柵電極的側(cè)壁保護膜和硅化物層的不良蝕刻的問題。
此外，由于形成硅化物層使其覆蓋在MOSFET的源極層和漏極層上，因此全硅化物MOSFET的源極層和漏極層上的硅化物層變得比非全硅化物MOSFET的源極層和漏極層上的硅化物層要厚。這可能引起結(jié)泄漏。
可以使用通過只暴露柵電極而形成硅化物的工藝。然而，這個工藝不能在源極層和漏極層上形成硅化物(參見Kedzierski等人的，“Issues in NiSi-gated FDSOI device integration”，IEDM Tech.Dig.，2003，pp.441-444)。
為了克服這些問題，這里提供一種在公共襯底中具有晶體管的半導(dǎo)體器件，所述晶體管在它們的柵電極中包括厚度不同的硅化物，并能防止它們的源極和漏極中的結(jié)泄漏。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例的半導(dǎo)體器件包括第一晶體管，該第一晶體管包括都形成在半導(dǎo)體襯底的表面中的第一源極層和第一漏極層；形成在第一源極層和第一漏極層上的第一硅化物層；形成在第一柵極絕緣膜上的第一柵電極，所述第一柵極絕緣膜形成在半導(dǎo)體襯底的表面上并具有第二硅化物層；以及形成在第一柵電極的側(cè)壁上的氮化硅膜；第二晶體管，它包括都形成在半導(dǎo)體襯底的表面中的第二源極層和第二漏極層；形成在第二源極層和第二漏極層上并且厚度等于第一硅化物層的第三硅化物層；形成在第二柵極絕緣膜上的第二柵電極，所述第二柵極絕緣膜形成在半導(dǎo)體襯底的表面上并具有比第二硅化物層的厚度薄的厚度的第四硅化物層。
根據(jù)本發(fā)明實施例的半導(dǎo)體器件的制造方法包括在半導(dǎo)體襯底上形成柵極絕緣膜；在柵極絕緣膜上形成多個柵電極；在柵電極中的第一個的側(cè)壁上形成氮化硅膜；在柵電極中的第二個的側(cè)壁上形成氧化硅膜，該第二柵電極在其側(cè)壁上沒有氮化硅膜；在多個柵電極和半導(dǎo)體襯底上淀積金屬層；以及通過對半導(dǎo)體襯底進行退火，至少對柵電極的頂部進行硅化處理。
附圖簡述圖1A和1B是根據(jù)本發(fā)明第一實施例的晶體管的剖面圖；圖2A是示出第二硅化物層20a相對于第一晶體管101的柵極長度Lg的表面電阻的曲線圖；圖2B是示出第四硅化物層20b相對于第二晶體管102的柵極長度Lg的表面電阻的曲線圖；圖3是示出氧化硅層7a的厚度與硅化物膜20a的電阻之間的關(guān)系的曲線圖；圖4A和4B是半導(dǎo)體器件的剖面圖，示出根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的制造工藝；圖5A和5B是示出在圖4A和4B之后的制造工藝的剖面圖；圖6A和6B是示出在圖5A和5B之后的制造工藝的剖面圖；圖7A和7B是示出在圖6A和6B之后的制造工藝的剖面圖；圖8A和8B是示出在圖7A和7B之后的制造工藝的剖面圖；圖9A和9B是示出在圖8A和8B之后的制造工藝的剖面圖；圖10A和10B是示出在圖9A和9B之后的制造工藝的剖面圖；圖11A和11B是示出在圖10A和10B之后的制造工藝的剖面圖；圖12A和12B是示出在圖11A和11B之后的制造工藝的剖面圖；圖13A和13B是示出在圖12A和12B之后的制造工藝的剖面圖；圖14A和14B是根據(jù)本發(fā)明第二實施例的晶體管的剖面圖；
圖15A和15B是半導(dǎo)體器件的剖面圖，示出根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的制造工藝；圖16A和16B是示出在圖15A和15B之后的制造工藝的剖面圖；以及圖17是在公共襯底上包括全硅化物MOSFET和非全硅化物MOSFET的數(shù)字/模擬混合電路的方框圖。
發(fā)明的詳細說明下面將參照


本發(fā)明的一些實施例。然而，這些實施例在任何方式和模式上都不構(gòu)成對本發(fā)明的限制。在下面所說明的實施例中，全硅化物不總是意味著柵電極被100％地硅化，而是估計到其一部分可能是摻雜的多晶硅。例如，即使當(dāng)柵電極中的硅化物層延伸到柵極絕緣膜時，柵電極和柵極絕緣膜之間的一部分界面可以是非硅化的。
第一實施例圖1A是根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的全硅化物區(qū)中的第一晶體管101的剖面圖。圖1B是根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的非全硅化物區(qū)中的第二晶體管102的剖面圖。第一晶體管101和第二晶體管102形成在公共半導(dǎo)體芯片上。
第一晶體管101包括第一源極層13a、第一漏極層23a、第一硅化物層14a、第二硅化物層20a、第一柵電極6a、氧化硅膜7a、氮化硅膜9a和氧化硅膜12a。第二晶體管102包括第二源極層13b、第二漏極層23b、第三硅化物層14b、第四硅化物層20b、第二柵電極6b、氧化硅膜7b和氧化硅膜12b。
在第一晶體管101中，第一源極層13a和第一漏極層23a形成在阱擴散層3a中，而所述阱擴散層3a形成在p型或n型硅襯底10的表面上。第一源極層13a和第一漏極層23a可以是p型層或n型層。為了防止短溝道效應(yīng)，在第一源極層13a和第一漏極層23a之間的溝道區(qū)4a附近形成擴展層8a。擴展層8a的導(dǎo)電類型與第一源極層13a和第一漏極層23a的導(dǎo)電類型相同。
第一硅化物層14a形成在第一源極層13a和第一漏極層23a上。第一硅化物層14a可以例如由硅化鎳構(gòu)成，并且其厚度為D1?？紤]到第一源極層13a和第一漏極層23a的深度等于或小于80nm，厚度D1預(yù)設(shè)成等于或小于30nm，以便防止結(jié)泄漏。
柵極絕緣膜5a形成在溝道區(qū)4a的表面上。柵電極6a形成在柵極絕緣膜5a上，并由此與溝道區(qū)4a隔離。例如，柵電極6a可以由硅化鎳構(gòu)成。柵電極6a優(yōu)選被完全硅化。至少第二硅化物層20a的厚度D2比第二晶體管102中的第二硅化物層20b的厚度D3厚。因此，第一晶體管101的柵極電阻比第二晶體管102的低。結(jié)果，提高了第一晶體管101的開關(guān)速度。通常情況下，第一晶體管101用在要求柵極電阻低的模擬電路區(qū)、要求開關(guān)速度高的邏輯電路區(qū)、或SRAM區(qū)中。
氧化硅膜7a形成在柵電極6a的側(cè)壁上。氮化硅膜9a形成在柵電極6a的側(cè)壁上，使其與氧化硅膜7a相鄰。氧化硅膜12a形成在柵電極6a的側(cè)壁上，以覆蓋氮化硅膜9a。
形成在柵電極6a的側(cè)壁上的氮化硅膜9a促進柵電極6a的硅化作用。柵電極6a的全硅化的條件將在后面說明。
在第二晶體管102中，第二源極層13b和第二漏極層23b形成在阱擴散層3b中，而阱擴散層3b形成在硅襯底10的表面上。第二源極層13b和第二漏極層23b可以是p型層或n型層。擴展層8b形成在溝道區(qū)4b附近。擴展層8b的導(dǎo)電類型與第二源極層13b和第二漏極層23b的導(dǎo)電類型相同。
第三硅化物層14b形成在第二源極層13b和第二漏極層23b上。第三硅化物層14b可以由例如硅化鎳構(gòu)成。第三硅化物層14b的厚度D1等于第一硅化物層14a的厚度。
柵極絕緣膜5b形成在溝道區(qū)4b的表面上。柵電極6b形成在柵極絕緣膜5b上，并由此與溝道區(qū)4b隔離。柵電極6b的上部，形成第四硅化物層20b。第四硅化物層20b可以由例如硅化鎳構(gòu)成。第四硅化物層20b下面的柵電極6b的下部由摻雜多晶硅構(gòu)成。如前所述，第四硅化物層20b的厚度D3比第二硅化物層20b的厚度D2薄。由于第四硅化物層20b不延伸到柵極絕緣膜5b，因此可以保持柵極絕緣膜5b的相對高的可靠性。通常情況下，第二晶體管102用在需要高度可靠的DRAM中，或用在直接并入現(xiàn)有電路區(qū)的器件中。
氧化硅膜7b形成在柵電極6b的側(cè)壁上。此外，氧化硅膜12b形成在柵電極6a的側(cè)壁上，以便覆蓋氧化硅膜7b。由于第二晶體管102在柵電極6b的側(cè)壁上不包括氮化硅膜，因此柵電極6b的上部獨自被硅化。
圖2A是示出第二硅化物層20a相對于第一晶體管101的柵極長度Lg的的表面電阻的曲線圖。圖2B是示出第四硅化物層20b相對于第二晶體管102的柵極長度Lg的表面電阻的曲線圖。
在柵極長度Lg大于50nm的情況下，第二硅化物層20a和第四硅化物層20b的表面電阻大致相等。當(dāng)柵極長度Lg減小到50nm或減小至低于50nm時，如圖2A所示，第二硅化物層20a的表面電阻開始減小。這是因為，在柵電極6a的柵極長度Lg很短的情況下，柵電極6a的側(cè)壁上的氮化硅膜9a促進柵電極6a的硅化，并且第二硅化物層20a的厚度相應(yīng)地增加。下面將其稱為“反向窄線效應(yīng)”。
在柵極長度Lg大于50nm時，硅化物膜20a和20b的厚度取決于淀積在柵電極6a和6b上的金屬層的厚度，以便形成硅化物膜20a和20b。然而，隨著柵極長度Lg減小到50nm或減小至低于50nm，從柵電極6a的側(cè)壁部分進行的硅化變得顯著。因此，即使當(dāng)金屬層的濺射厚度(例如，鎳層的厚度)恒定時，形成在柵電極6a的側(cè)壁上的氮化硅膜9a可能改變硅化物膜20a的厚度。注意，氮化硅膜不存在于柵電極6b上。因此，在第二晶體管102中不發(fā)生反向窄線效應(yīng)，如圖2B所示。
隨著柵極長度Lg減小到20nm或減小至低于20nm，柵電極6a完全被硅化(全硅化)。
從上面的討論看來，顯然柵電極6a的柵極長度Lg優(yōu)選等于或小于50nm，以便形成比第四硅化物層20b更厚的第二硅化物層20a。此外，對于柵電極6a的全硅化，柵電極6a的柵極長度優(yōu)選等于或小于20nm。
圖3是示出氧化硅層7a的厚度與硅化物膜20a的電阻之間的關(guān)系的曲線圖。這里，柵極長度Lg為20nm。氧化硅膜7a的厚度是形成在柵電極6a的側(cè)壁上的厚度以及柵電極6a與柵極絕緣膜5a之間的界面附近的厚度。
在柵電極6a和氮化硅膜9a之間插入氧化硅膜7a。形成氧化硅膜7a以防止電場集中到柵極絕緣膜5a的端部，即，提高了第一晶體管101的可靠性。然而，如果氧化硅膜7a太厚，則柵電極6a和氮化硅膜9a之間的距離增加，并且不發(fā)生反向窄線效應(yīng)。
如圖3所示，在氧化硅膜7a的厚度大于28nm的情況下，硅化物膜20a的電阻相對較高。這意味著不發(fā)生反向窄線效應(yīng)。隨著氧化硅膜7a的厚度減小到28nm或減小至低于28nm，發(fā)生反向窄線效應(yīng)，并且硅化物膜20a的電阻降低。當(dāng)氧化硅膜7a的厚度大約減小到10nm或大約減小至低于10nm時，硅化物膜20a的電阻穩(wěn)定在低水平上。這意味著柵電極6a已經(jīng)完全被硅化。
從上述討論來看，顯然氧化硅膜7a的厚度優(yōu)選等于或小于20nm，從而引起反向窄線效應(yīng)。此外，為了使柵電極6a完全硅化，氧化硅膜7a的厚度優(yōu)選等于或小于大約10nm。
當(dāng)?shù)枘?a變得小于8nm時，氮化硅膜對反向窄線效應(yīng)的影響變小。因此，要求氮化硅膜的厚度大于8nm。
由于第一實施例不必在全硅化物中的晶體管上淀積厚金屬層，因此在全硅化和非全硅化區(qū)中的源極層和漏極層上具有厚度相等的硅化物層。因此，可以防止源極層和漏極層中的結(jié)泄漏。此外，第一實施例在全硅化物和非全硅化區(qū)中的的柵電極上具有厚度不同的硅化物層。因此，可以在公共襯底上形成開關(guān)速度提高的全硅化MOSFET和具有高可靠性的非全硅化MOSFET。
另外，由于柵電極的硅化物層的厚度不取決于淀積的金屬層的厚度，因此第一實施例不必在不同制造步驟中在全硅化區(qū)和非全硅化區(qū)上淀積金屬層，這與常規(guī)技術(shù)不同，并且不需要在淀積金屬層之后除去掩模的步驟。因此，第一實施例可以使制造工藝更容易并可以提高晶體管的性能。
圖4A至13B是根據(jù)本發(fā)明第一實施例的半導(dǎo)體器件的剖面圖，示出其制造工藝的流程。圖4A、5A、6A、7A、8A、9A、10A、11A、12A和13A是全硅化區(qū)的剖面圖。圖4B、5B、6B、7B、8B、9B、10B、11B、12B和13B是非全硅化區(qū)的剖面圖。
如圖4A和4B所示，首先通過器件隔離技術(shù)在p型或n型硅襯底10上形成200-350nm厚的淺溝槽隔離(STI)。然后，在硅襯底10的表面上形成等于或小于20nm的氧化硅膜(未示出)。
之后，為了形成阱區(qū)3a、3b和溝道區(qū)4a和4b，注入雜質(zhì)和激活RTA(快速熱退火)。通常，為了將雜質(zhì)注入到n型阱中，在濃度3.0*1013cm-2和能量500keV的條件下通過離子注入注入磷。為了將雜質(zhì)注入到n型溝道區(qū)中，在濃度1.5*1013cm-2和能量10keV的條件下通過離子注入注入硼。為了將雜質(zhì)注入到p型阱中，在濃度2.0*1013cm-2和能量260keV的條件下通過離子注入注入硼。為了將雜質(zhì)注入到p型溝道區(qū)中，在濃度1.0*1013cm-2和能量80keV的條件下通過離子注入注入砷。之后，除去預(yù)先形成的氧化硅膜(未示出)。
隨后，通過LPCVD(低壓化學(xué)汽相淀積)形成0.5nm-6nm厚的柵極絕緣膜5a和5b。在柵極絕緣膜5a和5b上，淀積厚度為50-200nm的多晶硅或多晶硅鍺，然后進行光刻、X射線光刻或電子束光刻用于10-150nm的柵極長度的構(gòu)圖。另外，通過RIE(反應(yīng)離子蝕刻)部分地除去多晶硅或多晶硅鍺。通過這些步驟，獲得了具有等于或小于50nm的柵極長度Lg的柵電極6a和6b。柵極絕緣膜5a和5b可以是氧化硅膜(SiO2)、氮氧化硅膜(SiON)、氮化硅膜(SiN)和高介質(zhì)膜(如Ta2O3)中的任何一種。
如圖5A和5B所示，通過熱氧化在柵電極6a和6b的側(cè)壁上形成1-6nm厚的氧化硅膜。之后，通過LPCVD淀積氧化硅膜。進一步通過RIE進行的回蝕工藝，獲得厚度等于或小于10nm的氧化硅膜7a和7b。氧化硅膜7a和7b用作形成擴展層8a和8b時的偏移隔離層(offset spacer)。
之后，形成擴展層8a和8b。通常情況下，為了將雜質(zhì)注入到n型擴展層中，在濃度5.0*1014cm-2至1.5*1015cm-2和能量1至5keV的條件下通過離子注入注入砷。為了將雜質(zhì)注入到p型擴展層中，在濃度5.0*1014cm-2至1.5*1015cm-2和能量1至3keV的條件下通過離子注入注入BF2。以自對準方式經(jīng)過作為偏移隔離層的氧化硅膜7a和7b形成擴展層8a和8b。
如圖6A和6B所示，接著淀積氮化硅膜30。接下來，如圖7A和7B所示，通過RIE進行各向異性蝕刻來對氮化硅膜30進行處理，從而將氮化硅膜9a和9b保持在柵電極6a和6b的側(cè)壁上。
如圖8A和8B所示，接著淀積TEOS膜40，并且涂覆光刻膠11。接著，只從非全硅化區(qū)除去光刻膠11，同時將其保留在全硅化區(qū)中用于構(gòu)圖。
如圖9A和9B所示，通過蝕刻除去非全硅化區(qū)中的TEOS膜40，然后除去光刻膠。
如圖10A和10B所示，通過使用覆蓋全硅化區(qū)的TEOS膜40作為掩模，通過蝕刻除去非全硅化區(qū)中的氮化硅膜9b。通常情況下，通過使氮化硅膜9b暴露于被加熱到160℃的熱磷酸溶液，得到對氮化硅膜9b的蝕刻。
如圖11A和11B所示，然后通過稀釋的氟酸(fluoric acid)除去TEOS膜40。這樣，將氮化硅膜9a保留在全硅化區(qū)中的柵電極6a的側(cè)壁上，而從非全硅化區(qū)中的柵電極6b的側(cè)壁除去氮化硅膜9b。
如圖12A和12B所示，接下來，另外在柵電極6a和6b的側(cè)壁上形成氧化硅膜12a和12b。氧化硅膜12a和12b可以具有雙層結(jié)構(gòu)。在全硅化區(qū)中，氧化硅膜12a和12b覆蓋氮化硅膜9a。
氧化硅膜12a和12b可以是單層TEOS層。此外，氧化硅膜12a和12b可以是雙層結(jié)構(gòu)。例如，氧化硅膜12a和12b可以具有TEOS作為襯里膜(liner film)并具有在襯里膜外側(cè)的氮化硅膜?；蛘?，氧化硅膜12a和12b可具有三層結(jié)構(gòu)。例如，氧化硅膜12a和12b可具有作為襯里膜的TEOS、在襯里膜外側(cè)的氮化硅膜、以及在氮化硅膜外側(cè)的氧化硅膜?；蛘撸趸枘?2a和12b可以具有包括四層或更多層的結(jié)構(gòu)。這樣，氧化硅膜12a和12b可以是任何所希望的膜，其包括氧化硅膜，作為它們的基層。
如圖13A和13B所示，接下來形成第一源極層13a、23a和第二漏極層13b、23b。然后通過RTA激勵這些源極層和漏極層13a、23a、13b和23b。
在下一步驟中，通過使用氫氟酸進行處理而除去自然氧化膜，并且在硅襯底10的表面上均勻地形成鎳層。之后，進行用于硅化的400-500℃的TRA。結(jié)果，使源極層和漏極層13a、23a、13b和23b的表面以及柵電極6a和6b的表面硅化。接著，將襯底暴露于硫酸和過氧化氫溶液的混合液，從而除去未反應(yīng)的鎳?？梢栽跒R射鎳層之后增加淀積氮化鈦(TiN)膜的步驟。或者，可以進行兩步退火處理，首先進行250-400℃的低溫RTA，然后將襯底暴露于硫酸和過氧化氫溶液的混合液，之后再次進行400-500℃的RTA，從而降低表面電阻。
作為這種硅化的結(jié)果，獲得了第一到第四硅化物層14a、14b、20a和20b。在這個工藝中，在全硅化區(qū)中，由于氮化硅膜9a存在于柵電極6a的側(cè)壁上，因此柵電極6a中的第二硅化物層20a由于反向窄線效應(yīng)而變厚。當(dāng)?shù)诙杌飳?0a延伸到柵極絕緣膜5a時，第一晶體管101變?yōu)槿杌疢OSFET。盡管在柵電極6a和氮化硅膜9a之間插入1-10nm厚的氧化硅膜7a，但是它是很薄的，如圖3所示，并且不能用于防止反向窄線效應(yīng)。
另一方面，在非全硅化區(qū)中，在柵電極6b附近沒有氮化硅膜。因此，柵電極6b中的第四硅化物層20b淀積得相對薄。結(jié)果，第二晶體管102變?yōu)榉侨杌疢OSFET。
在硅化步驟之前，可以在源極層和漏極層13a、23a、13b和23b上外延生長硅?；蛘撸谠礃O層和漏極層13a、23a、13b和23b上外延生長硅鍺。
之后，淀積保護膜(未示出)，以保護第一和第二硅化物層14a、14b。此外，在保護膜上淀積層間膜(未示出)。當(dāng)形成接觸孔時，通過RIE部分地除去層間膜。在這個工藝中，保護膜保護第一和第二硅化物層14a、14b，并防止結(jié)泄漏，否則這種結(jié)泄漏由于為了源極層和漏極層13a、23a、13b和23b通過RIE進行的襯底挖除(excavation)而發(fā)生。因此，保護膜由具有比層間膜高的選擇性的材料構(gòu)成。
形成接觸孔之后，淀積鈦(Ti)或氮化鈦(TiN)作為阻擋金屬，并且進一步淀積鎢(W)。最后，形成金屬布線，并完成半導(dǎo)體器件。
根據(jù)本實施例的制造方法可以很容易地制造半導(dǎo)體器件，該半導(dǎo)體器件在全硅化區(qū)和非全硅化區(qū)中的源極層和漏極層上具有厚度相等的硅化物層并在公共襯底上的全硅化區(qū)和非全硅化區(qū)中的柵電極上具有厚度相等的硅化物層。
下面說明根據(jù)本實施例的半導(dǎo)體襯底的修改的制造方法。在如圖4A至6B所示的步驟之后，淀積TEOS膜。之后，通過光刻和RIE或濕法蝕刻只從非全硅化區(qū)除去TEOS膜。然后，在保持在全硅化區(qū)中的TEOS膜作為掩模存在的情況下，使用被加熱到160℃的熱磷酸溶液通過蝕刻從非全硅化區(qū)完全除去氮化硅膜30。隨后，用光刻膠覆蓋非全硅化區(qū)，使用氟酸通過處理除去TEOS膜，并且通過各向異性蝕刻局部地除去全硅化區(qū)中的氮化硅膜30。結(jié)果，可以獲得如圖11A和11B所示的結(jié)構(gòu)。
第二實施例圖14A是根據(jù)本發(fā)明第二實施例的半導(dǎo)體器件的全硅化區(qū)中的第一晶體管101的剖面圖。圖14B是根據(jù)第二實施例的半導(dǎo)體器件的非全硅化區(qū)中的第二晶體管102的剖面圖。
第二實施例與第一實施例的不同之處在于使用氮化硅膜15a作為偏移隔離層。如前所述，第一實施例包括作為偏移隔離層的氧化硅膜7a，并包括覆蓋氧化硅膜7a的氮化硅膜9a。然而，在第二實施例中，由于偏移隔離層本身用作氮化硅膜15a，因此不必形成氧化硅膜7a。
氮化硅膜15a可以形成在柵電極6a的側(cè)壁上并與其直接接觸，或者經(jīng)過通常形成在柵電極6a的表面上的自然氧化膜(未示出)。
在第二實施例中，氮化硅膜15a只形成在全硅化區(qū)中的柵電極6a上。因此，第二硅化物層20a形成得比第四硅化物層20b厚。結(jié)果，第二實施例保證了與第一實施例相同的效果。
圖15A至16B是根據(jù)第二實施例的半導(dǎo)體器件的剖面圖，示出其制造方法的流程。圖15A和16A是全硅化區(qū)的剖面圖。圖15B和16B是非全硅化區(qū)的剖面圖。
通過如圖4A和4B所示的方法形成柵電極6a和6b。如圖15A和15B所示，接著在柵電極6a和6b的側(cè)壁上形成氮化硅膜15a和15b。當(dāng)形成擴展層8a和8b時，氮化硅膜15a和15b用作偏移隔離層。在形成擴展層8a和8b之后，在硅襯底10上淀積TEOS膜40。接下來進行光刻和RIE或濕法蝕刻，從而將TEOS膜40保留在全硅化區(qū)中并露出非全硅化區(qū)。隨后，將氮化硅膜15b暴露于被加熱到160℃的磷酸溶液，從而除去它。此外，還從全硅化區(qū)除去TEOS膜40。這樣，如圖16A和16B所示，可以在全硅化區(qū)中的柵電極6a的側(cè)壁上形成氮化硅。
此后，與根據(jù)第一實施例的制造方法相同，通過形成氧化硅膜12a和12b并經(jīng)過硅化步驟，可以獲得如圖14A和14B所示的半導(dǎo)體器件。
根據(jù)第二實施例的半導(dǎo)體器件的制造方法保證了與根據(jù)第一實施例的半導(dǎo)體器件的制造方法相同的效果。
根據(jù)第二實施例的半導(dǎo)體器件的制造方法可以與第一實施例一樣進行修改。即，在淀積氮化硅膜15a和15b的材料之后，淀積TEOS膜。之后，通過光刻和RIE或濕法蝕刻只從非全硅化區(qū)除去TEOS膜。在保持在全硅化區(qū)中的TEOS膜作為掩模存在的情況下，使用被加熱到160℃的熱磷酸溶液通過蝕刻從非全硅化區(qū)完全除去氮化硅膜。然后，用光刻膠覆蓋非全硅化區(qū)，通過使用氟酸進行處理而除去TEOS膜，并且利用RIE通過各向異性蝕刻部分地除去全硅化區(qū)中的氮化硅膜。這樣，可以獲得如圖15A和15B所示的結(jié)構(gòu)。
圖17是在公共襯底上包括全硅化MOSFET和非全硅化MOSFET的數(shù)字/模擬混合電路的方框圖。在要求柵極電阻低的模擬電路區(qū)、邏輯電路區(qū)、以及要求開關(guān)速度高的SRAM區(qū)中，形成全硅化MOSFET。相反，在要求高度可靠的柵極絕緣膜的DRAM區(qū)中，或者在直接并入現(xiàn)有電路的區(qū)域中，形成非全硅化MOSFET。
此前所說明的第一和第二實施例涉及在公共襯底上包括全硅化和非全硅化柵電極的晶體管的半導(dǎo)體器件。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，即使在不使柵電極完全硅化的情況下，根據(jù)本發(fā)明的教示，也能在公共襯底上形成具有僅厚度不同的硅化物層的晶體管。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一晶體管，包括都形成在半導(dǎo)體襯底的表面中的第一源極層和第一漏極層；形成在所述第一源極層和所述第一漏極層上的第一硅化物層；形成在第一柵極絕緣膜上的第一柵電極，所述第一柵極絕緣膜形成在所述半導(dǎo)體襯底的表面上并具有第二硅化物層；以及形成在所述第一柵電極的側(cè)壁上的氮化硅膜；第二晶體管，包括都形成在所述半導(dǎo)體襯底的表面中的第二源極層和第二漏極層；形成在所述第二源極層和所述第二漏極層上并且厚度等于所述第一硅化物層的第三硅化物層；形成在第二柵極絕緣膜上的第二柵電極，所述第二柵極絕緣膜形成在所述半導(dǎo)體襯底的表面上并具有比所述第二硅化物層的厚度薄的第四硅化物層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第二硅化物層延伸到所述第一柵極絕緣膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一柵電極的柵極長度等于或小于50nm。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一柵電極的柵極長度等于或小于20nm。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一硅化物層和所述第三硅化物層的每個厚度都等于或小于30nm。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一晶體管還包括插在所述第一柵電極和設(shè)置在所述第一柵電極的側(cè)壁上的氮化硅層之間的薄膜氧化硅層。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中所述氮化硅層的最大厚度等于或大于8nm。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中所述薄膜氧化硅層的最大厚度等于或小于28nm。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中所述薄膜氧化硅層的最大厚度等于或小于10nm。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一到第四硅化物層由硅化鎳構(gòu)成。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括設(shè)置在所述第一晶體管的所述氮化硅層上的氧化硅層。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括設(shè)置在所述第二柵電極的側(cè)壁上的氧化硅層。
13.一種半導(dǎo)體器件的制造方法，包括在半導(dǎo)體襯底上形成柵極絕緣膜；在所述柵極絕緣膜上形成多個柵電極；在所述柵電極中的第一個的側(cè)壁上形成氮化硅膜；在所述柵電極中的第二個的側(cè)壁上形成氧化硅膜，該第二柵電極在其側(cè)壁上沒有氮化硅膜；在所述多個柵電極和所述半導(dǎo)體襯底上淀積金屬層；以及通過對所述半導(dǎo)體襯底進行退火，至少對所述柵電極的頂部進行硅化處理。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，還包括在形成所述氮化硅膜之前，在所述多個柵電極的側(cè)壁上形成氧化硅膜。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中所述氮化硅層的最大厚度等于或大于8nm。
16.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中所述氧化硅層的最大厚度等于或小于28nm。
17.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中所述氧化硅層的最大厚度等于或小于10nm。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件的制造方法，其中所述金屬層由鎳構(gòu)成。
全文摘要
根據(jù)本發(fā)明實施例的半導(dǎo)體器件包括第一晶體管，它包括都形成在半導(dǎo)體襯底的一個表面中的第一源極層和第一漏極層；形成在第一源極層和第一漏極層上的第一硅化物層；形成在第一柵極絕緣膜上的第一柵電極，所述第一柵極絕緣膜形成在半導(dǎo)體襯底的表面上并具有第二硅化物層；以及形成在第一柵電極的側(cè)壁上的氮化硅膜；第二晶體管，它包括都形成在半導(dǎo)體襯底的表面中的第二源極層和第二漏極層；形成在第二源極層和第二漏極層上并且厚度等于第一硅化物層的第三硅化物層；形成在第二柵極絕緣膜上的第二柵電極，所述第二柵極絕緣膜形成在半導(dǎo)體襯底的表面上并具有比第二硅化物層的厚度薄的第四硅化物層。
文檔編號H01L21/822GK1753183SQ200510109750
公開日2006年3月29日 申請日期2005年9月21日 優(yōu)先權(quán)日2004年9月21日
發(fā)明者外園明 申請人:株式會社東芝