專利名稱：互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種整合靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器。尤其涉及一種具有高密度的單晶體管靜態(tài)隨機(jī)存取存儲器(1T-SRAM)的圖像傳感器。
背景技術(shù)：
互補(bǔ)式金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor，CMOS)圖像傳感器(image sensor)是采用傳統(tǒng)的CMOS電路工藝制作，可將圖像傳感器以及其所需要的相關(guān)周圍電路制作在一起。相較于現(xiàn)有的電荷偶合裝置(charge-coupled devices，CCDs)工藝中需要30至40個光掩模工藝，CMOS圖像傳感器僅需大約20個光掩模工藝，其工藝不僅簡化許多，制造成本也比電荷偶合裝置低廉。此外，CMOS圖像傳感器還具有小尺寸、高量子效率(quantum efficiency)以及低讀出噪聲(read-out noise)等優(yōu)勢。
然而，現(xiàn)有的CMOS圖像傳感器因其存儲器，如DRAMs，與圖像傳感器是分別制作于不同芯片上，致使該圖像系統(tǒng)難以縮小化。因此美國專利第6,563,187號便揭示一種CMOS圖像傳感器，特別指將圖像傳感器、相關(guān)圖像信號處理電路以及存儲器元件如DRAMs或SRAMs整合于同一芯片以降低成本及耗電量的CMOS圖像傳感器。
但由于DRAM必須周期性的檢查電容器上的電壓，并且需要經(jīng)常充電或放電以免數(shù)據(jù)遺失，以完成存儲器更新。若使用不需進(jìn)行更新動作的SRAM，又因其每位元具有4至6個晶體管，在芯片上所占據(jù)的面積為DRAM的四倍，集成度因此降低許多，不符合元件尺寸日益精巧短小的要求。另外，根據(jù)該專利所揭示的技術(shù)，存儲器的整合步驟是于各邏輯元件皆已形成后才進(jìn)行，因此仍具有較復(fù)雜的工藝。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在于提供一種具有高密度(ultra-high density)的單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器及其制作方法。
根據(jù)本發(fā)明的一優(yōu)選實施例，提供一半導(dǎo)體襯底，該襯底定義有一像素陣列區(qū)、一邏輯電路區(qū)以及一存儲器區(qū)，且該像素陣列區(qū)、該邏輯電路區(qū)及該存儲器區(qū)間是由多個淺溝隔離所隔離。該像素陣列區(qū)內(nèi)具有多個互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感元件，該邏輯電路區(qū)內(nèi)具有一邏輯電路，而該存儲器區(qū)內(nèi)具有多個單晶體管靜態(tài)隨機(jī)存取存儲器。該單晶體管靜態(tài)隨機(jī)存取存儲器是由一電容結(jié)構(gòu)及一晶體管組成。該電容結(jié)構(gòu)包含一藉由離子注入形成于該襯底內(nèi)作為電容下電極(bottom capacitor plate)的摻雜區(qū)、一設(shè)于該摻雜區(qū)上的電容介電層、一設(shè)于該電容介電層上的電容上電極(topcapacitor plate)；該晶體管是具有一柵極介電層、一柵極、一漏極及一延伸至該電容上電極下方而與該摻雜區(qū)電性連接的源極。值得注意的是，該電容結(jié)構(gòu)的該電容介電層與該晶體管的該柵極介電層為同一層。
由于本發(fā)明提供的電容結(jié)構(gòu)的電容介電層與晶體管的柵極介電層可為同一層，即該電容介電層與該柵極介電層可同時形成，而電容結(jié)構(gòu)的電容上電極與晶體管的柵極也可同時形成。故本發(fā)明所提供的方法是于制作互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器各元件的邏輯工藝中，僅增加一光掩模工藝，即可整合此高密度單晶體管靜態(tài)隨機(jī)存取存儲器與邏輯電路于互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器上。
為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施方式，并配合附圖，作詳細(xì)說明如下。然而如下的優(yōu)選實施方式與附圖僅供參考與說明用，并非用來對本發(fā)明加以限制。


圖1至圖7為根據(jù)本發(fā)明制作整合單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器的方法優(yōu)選實施例的示意圖；圖8至圖9為本發(fā)明第二優(yōu)選實施例的部分放大示意圖；圖10至圖11為本發(fā)明第三優(yōu)選實施例的部分放大示意圖。
主要元件符號說明100 襯底 102 P型摻雜井104、106 N型摻雜井 108 淺溝隔離
200、404、504、800、820 光致抗蝕劑層 202、222 摻雜區(qū)300 介電層 400 多晶硅層402 金屬硅化層 500 柵極502 電容上電極 506 深N型摻雜區(qū)508 淺P型摻雜區(qū) 602 N型輕摻雜漏極604 P型輕摻雜漏極700 側(cè)壁子702 N型重?fù)诫s漏極704 P型重?fù)诫s漏極802 凹槽 822 深溝渠具體實施方式
請參閱圖1至圖7。圖1至圖7為本發(fā)明于半導(dǎo)體襯底100上整合互補(bǔ)式金屬氧化物半導(dǎo)體晶體管圖像傳感器的圖像傳感元件、邏輯電路元件、及存儲器的示意圖。首先提供一襯底100，例如一半導(dǎo)體晶片(wafer)，且襯底100表面定義有一像素陣列區(qū)40、一邏輯電路區(qū)60、以及一存儲器區(qū)80。如圖1所示，一P型摻雜井102形成于像素陣列區(qū)40內(nèi)，一N型摻雜井104形成于邏輯電路區(qū)60內(nèi)，以及另一N型摻雜井106形成于存儲器區(qū)80內(nèi)。此外，襯底100中還形成有多個淺溝隔離(swallow trench isolation，STI)108，用以隔離像素陣列區(qū)40、邏輯電路區(qū)60、以及存儲器區(qū)80。
請參閱圖2，接著形成一具有開口的圖案化光致抗蝕劑層200于襯底100上，并通過光致抗蝕劑層200的開口進(jìn)行一離子注入工藝，以于存儲器區(qū)的N型摻雜井106內(nèi)形成一摻雜區(qū)202當(dāng)作電容下電極。
請參閱圖3，移除光致抗蝕劑層200后，于襯底100上形成一介電層300，例如硅氧化合物和氮硅化合物，且介電層300的厚度可依電路設(shè)計或元件特性所需作調(diào)整，使得形成于像素陣列區(qū)40、邏輯電路區(qū)60、以及存儲器區(qū)80的介電層300具有相同或不同的厚度。為了方便說明起見，圖3所示的實施例是揭露一相同厚度的介電層300，且介電層300是作為像素陣列區(qū)40與邏輯電路區(qū)60內(nèi)各晶體管的柵極介電層，以及存儲器區(qū)80內(nèi)的單晶體管靜態(tài)隨機(jī)存取存儲器的晶體管的柵極介電層，同時也作為單晶體管靜態(tài)隨機(jī)存取存儲器的電容結(jié)構(gòu)的電容介電層。然而，于其他實施例中，各柵極介電層與電容介電層也可利用多次工藝步驟使其分別具有不同的厚度，或由不同的介電層組成。舉例來說，電容介電層可由氮化硅、氮化硅與氧化硅的混合物或高介電常數(shù)材料構(gòu)成；而柵極介電層則可由氧化硅、氮氧化硅或高介電常數(shù)材料所構(gòu)成。
請參閱圖4及圖5，隨后于介電層300上形成一多晶硅層400，并選擇性地于多晶硅層400上再形成一多晶金屬硅化物(polycide)層402，并于后續(xù)進(jìn)行一自對準(zhǔn)金屬硅化物工藝(salicide)。于本實施例中，是利用多晶硅層400與金屬硅化物402構(gòu)成柵極，但本發(fā)明的應(yīng)用并不限于此，而可僅利用多晶硅層400制作柵極。接著，于金屬硅化層402上形成一圖案化的光致抗蝕劑層404，用來定義像素陣列區(qū)40、邏輯電路區(qū)60、存儲器區(qū)80內(nèi)的各晶體管的柵極，與存儲器區(qū)80內(nèi)電容結(jié)構(gòu)的電容上電極。接著，利用光致抗蝕劑層404當(dāng)作一蝕刻掩模來對多晶硅層400及金屬硅化物層402進(jìn)行一蝕刻工藝。之后，移除光致抗蝕劑層404，在像素陣列區(qū)40、邏輯電路區(qū)60、存儲器區(qū)80內(nèi)同時形成多個晶體管的柵極500以及電容結(jié)構(gòu)的電容上電極502。
請再參閱圖5，于襯底100上再形成一具有開口的圖案化光致抗蝕劑層504，用以定義圖像傳感元件的感光區(qū)域。接著對襯底100進(jìn)行一離子注入工藝，以于襯底100中形成一深N型摻雜區(qū)506；并于深N型摻雜區(qū)506之上再進(jìn)行另一離子注入而形成一淺P型摻雜區(qū)508。
請參閱圖6，移除光致抗蝕劑層504之后，接著利用一掩模，例如圖案化光致抗蝕劑層(未顯示)，于像素陣列區(qū)40內(nèi)的P型摻雜井102中形成多個N型輕摻雜漏極602(lightly doped drain，LDD)。再利用另一掩模于邏輯電路區(qū)60的N型摻雜井104中及存儲器區(qū)80內(nèi)的N型摻雜井106中形成多個P型輕摻雜漏極604。
如圖7所示，接著于像素陣列區(qū)40、邏輯電路區(qū)60、存儲器區(qū)80內(nèi)的晶體管的柵極500以及電容結(jié)構(gòu)的電容上電極502進(jìn)行側(cè)壁子700的制作，而待側(cè)壁子700形成后，利用一掩模，例如圖案化光致抗蝕劑層(未顯示)，于像素陣列區(qū)40內(nèi)的P型摻雜井102中形成多個N型重?fù)诫s漏極(heavily doped drain，HDD)702。然后再利用另一掩模于邏輯電路區(qū)60的N型摻雜井104中及存儲器區(qū)80內(nèi)的N型摻雜井106中形成多個N型重?fù)诫s漏極704，當(dāng)作各晶體管的漏極與源極。如此即完成晶體管部分的邏輯工藝。
此外，為應(yīng)高集成度以及高電容面積的需求，本發(fā)明還提供一優(yōu)選的第二實施例。首先如前述實施例的圖1所示，本第二實施例也提供一襯底100，襯底100定義有一像素陣列區(qū)40、一邏輯電路區(qū)60、以及一存儲器區(qū)80。一P型摻雜井102形成于像素陣列區(qū)40內(nèi)，一N型摻雜井104形成于邏輯電路區(qū)60內(nèi)，以及一N型摻雜井106形成于存儲器區(qū)80內(nèi)。另有多個淺溝隔離108形成于襯底100中，用以隔離像素陣列區(qū)40、邏輯電路區(qū)60、以及存儲器區(qū)80。
接著請參閱圖8與圖9。圖8與圖9為本發(fā)明第二實施例中存儲器區(qū)80的部分放大圖。由于本發(fā)明的第二實施例與圖1至圖7所示的實施例的主要不同之處在于圖2與圖3中的電容結(jié)構(gòu)及制備電容的相關(guān)步驟，因此為了方便說明起見，以下敘述僅針對存儲器區(qū)80內(nèi)的電容詳加說明，而其他元件的工藝步驟皆相似于圖1至圖7所示的實施例。如圖8所示，形成一具有開口的圖案化光致抗蝕劑層800于襯底100上，上述開口暴露出部分襯底100及部分淺溝隔離108。之后通過光致抗蝕劑層800的開口對淺溝隔離108進(jìn)行蝕刻，藉由淺溝隔離108的材質(zhì)(二氧化硅)與襯底100的材質(zhì)(硅)蝕刻選擇比的不同而于淺溝隔離108中形成一凹槽802。再利用光致抗蝕劑層800作為掩模對襯底100及凹槽802進(jìn)行一離子注入工藝，以于存儲器區(qū)80暴露的部分襯底100及凹槽802側(cè)壁曝露的襯底100形成一摻雜區(qū)202當(dāng)作電容下電極。
如圖9所示，接著移除光致抗蝕劑層800，再于襯底100上形成一介電層300，同樣地，介電層300是作為像素陣列區(qū)40與邏輯電路區(qū)60內(nèi)各晶體管的柵極介電層、存儲器區(qū)80內(nèi)的單晶體管靜態(tài)隨機(jī)存取存儲器的晶體管的柵極介電層，以及電容結(jié)構(gòu)的電容介電層，但柵極介電層與電容介電層也可分別由不同材質(zhì)與工藝加以制作，且介電層300的厚度也可依所需調(diào)整。值得注意的是，由于圖案化光致抗蝕劑層800的開口位置的不同以及多了一步利用此開口的蝕刻步驟，因此電容介電層300是覆蓋凹槽802的一側(cè)壁并增加電容面積。接著再于存儲器區(qū)80的襯底100上形成一電容上電極502，其中值得說明的是于本實施例中，電容上電極502與像素陣列區(qū)40、邏輯電路區(qū)60、存儲器區(qū)80內(nèi)的柵極500是分開制作，而有別于前述實施例的作法，且制作電容上電極502的步驟可視需要于形成柵極500之前或之后進(jìn)行。當(dāng)電容上電極502形成之后，后續(xù)工藝可如前述第一實施例的作法與圖示所示進(jìn)行，以完成本發(fā)明具有部分制作于凹槽內(nèi)的電容結(jié)構(gòu)的單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器。
此外，本發(fā)明還提供一優(yōu)選的第三實施例，其是提供一整合深溝渠式單晶體管靜態(tài)隨機(jī)存取存儲器的CMOS圖像傳感器。請參閱圖10及圖11，圖10及圖11為本發(fā)明第三實施例中存儲器區(qū)80的部分放大圖。由于本發(fā)明的第三實施例與第二實施例主要不同之處是在于電容結(jié)構(gòu)的不同，且其他元件的工藝步驟也相似于圖1至圖7所示的實施例，因此為了方便說明起見，以下敘述僅針對存儲器區(qū)80內(nèi)的電容詳加說明。如圖10所示，形成一具有開口的圖案化光致抗蝕劑層820于襯底100上，用以暴露出部分襯底100及部分淺溝隔離108。之后通過光致抗蝕劑層820的開口對部分襯底100及部分淺溝隔離108進(jìn)行蝕刻而形成一深溝渠822，且深溝渠822是貫穿部分淺溝隔離108。接著利用砷硅玻璃(arsenic silicate glass，ASG)擴(kuò)散技術(shù)，或是直接利用光致抗蝕劑層820作為掩模對襯底100及深溝渠822進(jìn)行一斜角離子注入工藝，以于深溝渠822側(cè)壁及底部曝露的襯底100形成一摻雜區(qū)222作為電容下電極。
如圖11所示，移除光致抗蝕劑層820后，再于襯底100上形成一介電層300，同樣地，介電層300可作為像素陣列區(qū)40與邏輯電路區(qū)60內(nèi)各晶體管的柵極介電層、存儲器區(qū)80內(nèi)的單晶體管靜態(tài)隨機(jī)存取存儲器的晶體管的柵極介電層，也可僅作為電容結(jié)構(gòu)的電容介電層之用。值得注意的是，由于圖案化光致抗蝕劑層820的開口位置的不同以及形成深溝渠的蝕刻步驟，摻雜區(qū)222是位于深溝渠822側(cè)壁及底部的襯底100內(nèi)，且電容介電層300是覆蓋深溝渠822的側(cè)壁及底部，因而增加電容面積并且還增加元件的集成度。接著再于存儲器區(qū)80的襯底100上形成一電容上電極502，其中值得說明的是于本實施例中，電容上電極502與像素陣列區(qū)40、邏輯電路區(qū)60、存儲器區(qū)80內(nèi)的柵極500是分開制作，且制作電容上電極502的步驟可視需要于形成柵極500之前或之后進(jìn)行。當(dāng)電容上電極502形成之后，后續(xù)工藝可如前述第一實施例的作法與圖示所示進(jìn)行，以完成本發(fā)明具有深溝渠式電容結(jié)構(gòu)的單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器。
綜上所述，本發(fā)明是提供一整合圖像傳感元件、邏輯電路與單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器。與現(xiàn)有技術(shù)相比，是于邏輯工藝中僅增加一光掩模工藝即可完成此具高密度單晶體管靜態(tài)隨機(jī)存取存儲器的CMOS圖像傳感器的整合。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種整合單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，包括一襯底，該襯底定義有一像素陣列區(qū)、一邏輯電路區(qū)、以及一存儲器區(qū)；一像素陣列，設(shè)于該像素陣列區(qū)；一邏輯電路，設(shè)于該邏輯電路區(qū)；以及多個單晶體管靜態(tài)隨機(jī)存取存儲器，設(shè)于該存儲器區(qū)。
2.如權(quán)利要求1所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，還包括多個淺溝隔離設(shè)于該襯底上，分別用以隔絕該像素陣列、該邏輯電路與該單晶體管靜態(tài)隨機(jī)存取存儲器。
3.如權(quán)利要求1所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，還包括多個摻雜井，設(shè)于該像素陣列區(qū)的該襯底內(nèi)、該邏輯電路區(qū)的該襯底內(nèi)，以及該存儲器區(qū)的該襯底內(nèi)。
4.如權(quán)利要求1所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，其中該單晶體管靜態(tài)隨機(jī)存取存儲器包括一電容結(jié)構(gòu)，該電容結(jié)構(gòu)包括一摻雜區(qū)，設(shè)于該存儲器區(qū)的該襯底內(nèi)作為電容下電極；一電容介電層，設(shè)于該摻雜區(qū)的表面；以及一電容上電極，設(shè)于該電容介電層的表面；一電連接該電容結(jié)構(gòu)的晶體管，該晶體管包括一柵極介電層，設(shè)于該存儲器區(qū)的該襯底上；一柵極，設(shè)于該柵極介電層上；一源極，設(shè)于該柵極與該電容結(jié)構(gòu)間的該襯底內(nèi)，且該源極電連接該摻雜區(qū)；以及一漏極，設(shè)于該柵極相對于該電容結(jié)構(gòu)另一側(cè)的該襯底內(nèi)。
5.如權(quán)利要求4所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，其中該電容介電層與該柵極介電層具有不同的厚度。
6.如權(quán)利要求4所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，其中該襯底還包括一凹槽，位于該存儲器區(qū)，且至少部分的該摻雜區(qū)及部分的該電容介電層設(shè)置于該凹槽的至少一側(cè)壁。
7.一種整合單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，包括一像素陣列，設(shè)于一襯底的一像素陣列區(qū)內(nèi)；一邏輯電路，設(shè)于該襯底的一邏輯電路區(qū)內(nèi)；以及多個單晶體管靜態(tài)隨機(jī)存取存儲器，設(shè)于該襯底的一存儲器區(qū)內(nèi)，且該單晶體管靜態(tài)隨機(jī)存取存儲器包括一電容結(jié)構(gòu)，設(shè)于該存儲器區(qū)內(nèi)，該電容結(jié)構(gòu)包括一摻雜區(qū)；一電容介電層，設(shè)于該摻雜區(qū)的表面；以及一電容上電極，設(shè)于該電容介電層的表面；一晶體管，設(shè)于該存儲器區(qū)內(nèi)并相鄰該電容結(jié)構(gòu)，該晶體管包括一柵極介電層；一柵極，設(shè)于該柵極介電層上；一源極，設(shè)于該柵極與該電容結(jié)構(gòu)之間并電連接該摻雜區(qū)；以及一漏極，設(shè)于該柵極相對于該電容結(jié)構(gòu)的另一側(cè)。
8.如權(quán)利要求7所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，還包括多個淺溝隔離設(shè)于該襯底上，分別用以隔絕該像素陣列、該邏輯電路與該單晶體管靜態(tài)隨機(jī)存取存儲器。
9.如權(quán)利要求7所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，還包括多個摻雜井，設(shè)于該像素陣列區(qū)的該襯底內(nèi)、該邏輯電路區(qū)的該襯底內(nèi)，以及該存儲器區(qū)的該襯底內(nèi)。
10.如權(quán)利要求7所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，其中該電容介電層與該柵極介電層具有不同的厚度。
11.如權(quán)利要求7所述的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，其中該襯底還包括一凹槽，位于該存儲器區(qū)，且至少部分的該摻雜區(qū)及部分的該電容介電層是設(shè)置于該凹槽的至少一側(cè)壁。
12.一種整合單晶體管靜態(tài)隨機(jī)存取存儲器與互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器的方法，包括下列步驟提供一襯底，該襯底定義有一像素陣列區(qū)、一邏輯電路區(qū)、以及一存儲器區(qū)；于該襯底內(nèi)形成多個摻雜井及多個淺溝隔離；于該存儲器區(qū)內(nèi)的該摻雜井內(nèi)形成至少一電容下電極；于該襯底上形成一介電層；于該像素陣列區(qū)、該邏輯電路區(qū)及該存儲器區(qū)的該介電層上形成多個晶體管的柵極；于該像素陣列區(qū)內(nèi)形成多個感光元件；以及于該襯底中形成該些晶體管的漏極與源極。
13.如權(quán)利要求12所述的方法，其中該些摻雜井是位于該像素陣列區(qū)、該邏輯電路區(qū)、及該存儲器區(qū)內(nèi)的該襯底中。
14.如權(quán)利要求12所述的方法，其中該些淺溝隔離是位于該些摻雜井之間，用以隔離該像素陣列區(qū)、該邏輯電路區(qū)、及該存儲器區(qū)。
15.如權(quán)利要求12所述的方法，其中該介電層是作為該些晶體管的柵極介電層與該電容結(jié)構(gòu)的電容介電層。
16.如權(quán)利要求15所述的方法，其中形成該電容下電極的步驟包括利用一圖案化光致抗蝕劑層以定義該電容下電極的位置；以及進(jìn)行一離子注入工藝，以形成該電容下電極。
17.如權(quán)利要求16所述的方法，還包括在形成該電容下電極之前，先利用該圖案化光致抗蝕劑層作為一蝕刻掩模，以于該存儲器區(qū)內(nèi)形成一凹槽。
18.如權(quán)利要求17所述的方法，其中該凹槽是貫穿部分該淺溝隔離。
19.如權(quán)利要求17所述的方法，其中至少部分的該電容下電極與部分的該電容介電層是延伸至該凹槽的至少一側(cè)壁。
20.如權(quán)利要求12所述的方法，還包括在該介電層形成之后，于該存儲器區(qū)的該介電層上形成至少一個電容上電極。
21.如權(quán)利要求20所述的方法，其中該些柵極與該些電容上電極是同時制作。
22.如權(quán)利要求20所述的方法，其中該些柵極與該些電容上電極是分開制作。
23.如權(quán)利要求12所述的方法，其中位于該存儲器區(qū)的該晶體管的該源極是與該電容下電極相電連接。
全文摘要
一種整合單晶體管靜態(tài)隨機(jī)存取存儲器的互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器，包括一襯底，該襯底具有一像素陣列、一邏輯電路、以及多個單晶體管靜態(tài)隨機(jī)存取存儲器(1T－SRAM)，且該素陣列、該邏輯電路、以及該些1T－SRAM是由多個淺溝隔離所隔離。且該1T－SRAM是于各元件的邏輯工藝中僅增加一光掩模即可整合于該互補(bǔ)式金屬氧化物半導(dǎo)體圖像傳感器內(nèi)。
文檔編號H01L21/70GK1933168SQ20051010384
公開日2007年3月21日 申請日期2005年9月12日 優(yōu)先權(quán)日2005年9月12日
發(fā)明者楊進(jìn)盛 申請人:聯(lián)華電子股份有限公司