專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件及其制造技術，并且特別地涉及一種在應用于具有電源電路的半導體器件及其制造方法時有效的技術。
背景技術：
DC-DC轉換器廣泛用作電源電路的一個例子，該DC-DC轉換器具有彼此串聯(lián)連接的高端功率MOSFET(金屬氧化物半導體場效應晶體管)和低端功率MOSFET。高端功率MOSFET具有用于控制DC-DC轉換器的開關功能，而低端功率MOSFET具有用于同步整流的開關功能。在這兩個功率MOSFET彼此同步的同時，通過使這兩個功率MOSFET交替地導通/截至，執(zhí)行電壓轉換。
在需求增加流入待驅動的CPU(中央處理單元)等中的電流以及減小諸如扼流線圈和輸入/輸出電容之類無源元件的尺寸的情況下，待用于例如臺式個人計算機、服務器和游戲機的電源電路中的非絕緣型DC-DC轉換器往往具有較大電流和較高頻率。但是，隨著電流增加和頻率提高的趨勢，在特定期間(無電流時間期間)，當高端功率MOSFET和低端功率MOSFET二者都截至時，寄生到低端功率MOSFET的體二極管的傳導損耗和恢復損耗增加。為了克服這個問題，通過將肖特基勢壘二極管(下文將縮寫為“SBD”)并聯(lián)連接到低端功率MOSFET，并且使得電流不流過體二極管而是流過SBD，由此降低二極管的傳導損耗和恢復損耗。
例如，在日本未審專利公開No.Hei10(1998)-150140中，有對DC-DC轉換器的描述。其中描述的DC-DC轉換器具有這樣的結構，其中，彼此并聯(lián)連接的MOSFET和SBD形成在各自的半導體芯片上，并且這兩個半導體芯片包含在一個管殼中(參考專利文獻1)。
例如，在日本未審專利公開No.2003-124436中，描述的是一種DC-DC轉換器，其中，在其上方形成有高端功率MOSFET的半導體芯片和在其上方形成有彼此并聯(lián)連接的低端功率MOSFET和SBD的半導體芯片，包含在一個管殼中(參考專利文獻2)。
在日本未審專利公開No.Hei9(1997)-102602中，描述的是在其上方形成有彼此并聯(lián)連接的低端功率MOSFET和SBD的半導體芯片，其中SBD形成在低端MOSFET的有源區(qū)中(參考專利文獻3)。
日本未審專利公開No.Hei10(1998)-150140[專利文獻2]日本未審專利公開No.2003-124436[專利文獻3]日本未審專利公開No.Hei9(1997)-102602發(fā)明內容在專利文獻1所公開的技術中，當將低端功率MOSFET和SBD形成在各自的半導體芯片上時，無電流時間期間傳遞到SBD的電流由于連接在低端功率MOSFET和SBD之間的互連的電感的影響而減小。結果，即使連接具有正向電壓低于體二極管的正向電壓的SBD，對于降低二極管的傳導損耗或恢復損耗，也不會帶來足夠的效果。
目前，與高端功率MOSFET的柵極電阻相比，很少關注低端功率MOSFET的柵極電阻。然而，本發(fā)明人已首次發(fā)現(xiàn)當作為如上所述的電流增加和頻率提高的結果，低端功率MOSFET的柵極電阻超過預定值時，自導通現(xiàn)象變得非常顯著，引起這些損耗的急劇增加。自導通是這樣一種現(xiàn)象，即當?shù)投斯β蔒OSFET截止且高端功率MOSFET導通時，連接低端功率MOSFET和高端功率MOSFET之間的互連的電位增加，并且低端功率MOSFET的柵極電壓根據(jù)低端功率MOSFET的漏—柵電容和源-柵電容的比率而升高，由此引起低端開關故障。基于本發(fā)明人的研究，優(yōu)選還在半導體芯片的主表面上的有源區(qū)域中延伸并布置多個金屬互連(柵極指)，以便于降低低端功率MOSFET的柵極電阻。在專利文獻2中，公開了在一個半導體芯片上形成并聯(lián)連接的低端功率MOSFET和SBD，但沒有公開關于由電流增加和頻率提高引起的自導通現(xiàn)象的頻繁發(fā)生、歸因于這些現(xiàn)象的損耗增加、克服這些問題的柵極指(gate finger)的構成、以及SBD區(qū)域、功率MOSFET區(qū)域和柵極指的優(yōu)選布置。
在專利文獻3中，公開了在低端MOSFET的有源區(qū)中形成SBD。由于沒有公開關于低端功率MOSFET的溝道層和肖特基金屬之間的歐姆接觸，所以不能得到對歐姆接觸的形成方法的描述。也沒有對SBD的肖特基接觸部分處泄漏電流的增加進行公開。因此，在該文獻中不能得到對泄漏電流的減小方法的描述。
本發(fā)明的目的在于提供一種能夠提高半導體器件的電源電壓轉換效率的技術。
由這里的說明書和附圖，本發(fā)明的上述和其它目的及新穎特征將變得顯而易見。
接下來將簡要描述由本發(fā)明所公開的發(fā)明的典型發(fā)明。
在本發(fā)明的一個方面，如此提供有一種半導體器件，該半導體器件包括安裝有場效應晶體管和SBD的半導體芯片，其中設置構成該場效應晶體管的多個晶體管單元形成區(qū)域，以在其間插入SBD排列區(qū)域；以及要與多個晶體管單元的柵極電極電連接的多個金屬柵極互連，分別設置在多個晶體管單元形成區(qū)域中，使得在多個金屬柵極互連之間插入SBD排列區(qū)域。
在本發(fā)明的另一方面，還提供有一種半導體器件，該半導體器件包括第一電源端子，用于供給第一電位；第二電源端子，用于供給比第一電位低的第二電位；第一和第二場效應晶體管，串聯(lián)連接在第一和第二電源端子之間；控制電路，電連接到這些第一和第二場效應晶體管的輸入，并控制這些第一和第二場效應晶體管的操作；輸出互連部分，連接到用于連接第一和第二場效應晶體管的互連；以及SBD，存在于輸出互連部分和第二電源端子之間，并與第二場效應晶體管并聯(lián)連接，其中第二場效應晶體管和SBD形成在一個半導體芯片上；多個晶體管單元形成區(qū)域布置在該半導體芯片上，使得在多個晶體管單元形成區(qū)域之間插入SBD排列區(qū)域；以及要與多個晶體管單元的柵極電極電連接的多個金屬柵極互連，分別設置在多個晶體管單元形成區(qū)域中，使得在多個金屬互連之間插入SBD排列區(qū)域。
在本發(fā)明的又一個方面，還提供有一種半導體器件，該半導體器件包括第一電源端子，用于供給第一電位；第二電源端子，用于供給比第一電位低的第二電位；第一和第二場效應晶體管，串聯(lián)連接在第一和第二電源端子之間；控制電路，電連接到這些第一和第二場效應晶體管的輸入，并控制這些第一和第二場效應晶體管的操作；輸出互連部分，連接到用于連接第一和第二場效應晶體管的互連；以及SBD，存在于輸出互連部分和第二電源端子之間，并與第二場效應晶體管并聯(lián)連接，其中第一場效應晶體管形成在第一半導體芯片上，第二場效應晶體管和SBD形成在第二半導體芯片上；控制電路形成在第三半導體芯片上；構成第二場效應晶體管的多個晶體管單元形成區(qū)域布置在第二半導體芯片上，使得在多個晶體管單元形成區(qū)域之間插入SBD排列區(qū)域；要與多個晶體管單元的柵極電極電連接的多個金屬柵極互連，分別設置在多個晶體管單元形成區(qū)域中，使得在多個金屬柵極互連之間插入SBD排列區(qū)域；以及用一個密封劑(sealant)密封第一、第二和第三半導體芯片。
在本發(fā)明的又一個方面，還提供有一種半導體器件，該半導體器件具有安裝有場效應晶體管和SBD的半導體芯片，其中SBD形成在構成場效應晶體管的多個晶體管單元形成區(qū)域中；以及在構成SBD的金屬和構成半導體芯片的半導體襯底之間的接觸部分處，形成具有雜質濃度低于半導體襯底雜質濃度的半導體區(qū)域。
在本發(fā)明的又一個方面，還提供有一種半導體器件，該半導體器件具有安裝有場效應晶體管和SBD的半導體芯片，其中SBD形成在構成場效應晶體管的多個晶體管單元形成區(qū)域中；在構成SBD的金屬和多個晶體管單元每一個的溝道層之間的接觸部分處，形成具有雜質濃度高于溝道層雜質濃度的第一半導體區(qū)域；以及在構成SBD的金屬和構成半導體芯片的半導體襯底之間的接觸部分處，形成具有雜質濃度低于半導體襯底雜質濃度的第二半導體區(qū)域。
接下來將描述由本申請公開的發(fā)明的典型發(fā)明所能得到的優(yōu)點。
由于SBD能令人滿意地形成在具有場效應晶體管和金屬柵極互連的半導體芯片中，所以能減小用于連接場效應晶體管和SBD的互連的電感。這就帶來半導體器件的電源電壓轉換效率的提高。


圖1是說明根據(jù)本發(fā)明一個實施方式的半導體器件的一個實施例的電路圖；圖2是說明圖1所示半導體器件的控制電路的一個實施例的電路圖；圖3是對圖1所示半導體器件操作中的定時圖的一個實施例的說明性視圖；圖4是說明由本發(fā)明人所研究的半導體器件的半導體芯片結構實施例的說明性視圖；圖5是半導體器件的電路的說明性視圖；圖6是對在其上方形成有控制電路的半導體芯片的寄生操作的說明；圖7是說明本發(fā)明人已經(jīng)研究的當前使用的半導體芯片的一個實施例的整個平面圖，該半導體芯片具有形成在其上方的用于低端開關的場效應晶體管；圖8是示意性表示損耗對圖7用于低端開關的場效應晶體管的柵極電阻依賴關系的計算結果的圖表；圖9是半導體芯片的整個平面圖，在該半導體芯片的上方形成有圖1半導體器件的用于低端開關的場效應晶體管和肖特基勢壘二極管；圖10是在附加布置鍵合導線和外部電極之后，圖9的半導體芯片的整個平面圖；圖11是圖9的區(qū)域A的放大平面圖；圖12是沿圖11的Y1-Y1線所取的橫截面圖；圖13是沿圖11的Y2-Y2線所取的橫截面圖；圖14是圖9的肖特基勢壘二極管的局部放大橫截面圖；圖15是圖9的用于低端開關的場效應晶體管的單位晶體管單元的放大橫截面圖；圖16是沿圖11的X1-X1線所取的橫截面圖；圖17是圖16的局部放大橫截面圖；圖18是表示在無電流時間期間傳遞到肖特基勢壘二極管的電流的計算結果的圖表；圖19是表示當肖特基勢壘二極管和場效應晶體管形成在各自的半導體芯片中時和當它們形成在一個半導體芯片上時，損耗的計算結果的圖表；圖20是當透視根據(jù)本發(fā)明一個實施方式的半導體器件的管殼內部時，該管殼主表面?zhèn)鹊恼麄€平面圖；圖21是沿圖20的X2-X2線所取的橫截面圖；圖22是當透視根據(jù)本發(fā)明另一個實施方式的半導體器件的管殼內部時，該管殼主表面?zhèn)鹊恼麄€平面圖；圖23是沿圖22的X3-X3線所取的橫截面圖；圖24是根據(jù)本發(fā)明又一個實施方式的半導體器件的部分的橫截面圖，該部分對應于沿圖22的X3-X3線所取的部分；圖25是根據(jù)本發(fā)明又一個實施方式的半導體器件的半導體芯片的整個平面圖；圖26是在附加布置鍵合導線和外部電極之后，圖25的半導體芯片的整個平面圖；
圖27是根據(jù)本發(fā)明又一個實施方式的半導體器件的半導體芯片的整個平面圖；圖28是在附加布置鍵合導線和外部電極之后，圖27的半導體芯片的整個平面圖；圖29是表示寄生在本發(fā)明人所研究的半導體器件上的電感分量的等效電路圖；圖30是半導體器件的電路操作的說明性示圖；圖31是在圖30的電路操作時器件橫截面的說明性視圖；圖32是管殼主表面?zhèn)壬系母鶕?jù)本發(fā)明又一個實施方式的半導體器件的整個平面圖；圖33是圖32的半導體器件的管殼的側視圖；圖34是圖32的半導體器件的管殼背面上的整個平面圖；圖35是圖32的半導體器件的管殼外觀的透視圖；圖36是當透視圖32的半導體器件的管殼內部時，該管殼主表面?zhèn)鹊恼麄€平面圖；圖37是沿圖36的Y3-Y3線所取的橫截面圖；圖38是沿圖36的X4-X4線所取的橫截面圖；圖39是第一半導體芯片的主表面?zhèn)鹊恼麄€平面圖，該第一半導體芯片構成圖36的半導體器件的一部分；圖40是沿圖39的X5-X5線所取的橫截面圖；圖41是圖39的第一半導體芯片的局部橫截面圖；圖42是沿圖39的Y4-Y4線所取的橫截面圖；圖43是第三半導體芯片的局部橫截面圖，該第三半導體芯片構成圖36的半導體器件的一部分；圖44是說明封裝圖32的半導體器件的一個實施例的平面圖；圖45是說明圖44的所封裝半導體器件的側視圖；圖46是說明包括圖32半導體器件的電路系統(tǒng)結構的一個實施例的電路圖；圖47是表示圖32的半導體器件的制造步驟的流程圖；
圖48是說明要在圖32的半導體器件的制造步驟中使用的引線框單位區(qū)域的主表面?zhèn)鹊囊粋€實施例的平面圖；圖49是圖48的引線框的單位區(qū)域的背面上的平面圖；圖50是說明在圖32的半導體器件的制造步驟中的引線框的單位區(qū)域的平面圖；圖51是說明根據(jù)本發(fā)明又一個實施方式的半導體器件的結構實施例的平面圖；圖52是沿圖51的X6-X6線所取的橫截面圖；圖53是沿圖51的Y5-Y5線所取的橫截面圖；圖54是根據(jù)本發(fā)明又一個實施方式的半導體器件的部分的橫截面圖，該部分對應于沿圖51的X6-X6線所取的部分；圖55是圖54的半導體器件的部分的橫截面圖，該部分對應于沿圖51的Y5-Y5線所取的部分；圖56是根據(jù)本發(fā)明又一個實施方式的半導體器件的橫截面圖；圖57是安裝有散熱片的圖56的半導體器件的橫截面圖；圖58是根據(jù)本發(fā)明又一個實施方式的半導體器件的第二半導體芯片的局部橫截面圖；圖59是表示對圖58的半導體器件的損耗的計算結果的圖表；圖60是圖58的半導體器件的第二半導體芯片的制造實施例的流程圖；圖61是在制造步驟期間，圖58的第二半導體芯片的局部橫截面圖；圖62是在圖61步驟隨后的制造步驟期間第二半導體芯片的局部橫截面圖；圖63是在圖62步驟隨后的制造步驟期間第二半導體芯片的局部橫截面圖；圖64是在圖63步驟隨后的制造步驟期間第二半導體芯片的局部橫截面圖；圖65是在圖64步驟隨后的制造步驟期間第二半導體芯片的局部橫截面圖；圖66是在圖65步驟隨后的制造步驟期間第二半導體芯片的局部橫截面圖；以及圖67是表示由本發(fā)明人所研究的第二半導體芯片的制造步驟的流程圖。
具體實施例方式
在下述實施方式中，為了方便起見，必要時將分成多個部分或多個實施方式進行描述。這些多個部分或多個實施方式彼此不是獨立的，而是有這樣的關系，即一個部分或實施方式是另一個部分或實施方式部分或整個的修改實施例、細節(jié)或補充描述，除非另外特別說明。在下述實施方式中，當對元件數(shù)目(包括數(shù)目、數(shù)值、數(shù)量和范圍)進行參照時，該數(shù)目不限于特定數(shù)目，而是可以大于或小于該特定數(shù)目，除非另外特別說明或在數(shù)目限于該特定數(shù)目是原則上明顯的情況下。此外在下述實施方式中，除非另外特別說明或在其原則上明顯是必要的情況下，不必說，構成元件(包括元件步驟)不都是必要的。類似地，在下述實施方式中，當對構成元件的形狀或位置關系進行參照時，除非另外特別說明或在其原則上完全不同的情況下，否則也包含那些基本上相似或類似的形狀或位置關系。這也適用于上述數(shù)值和范圍。在用來描述下述實施方式的所有附圖中，具有同樣功能的元件將用同樣的參考標記來識別，并且將省略對其的重復描述。在這些實施方式中，代表場效應晶體管的MOSFET(金屬氧化物半導體場效應晶體管)將被簡寫為MOS。以下將基于附圖詳細描述本發(fā)明的實施方式。
(實施方式1)根據(jù)實施方式1的半導體器件是一個非絕緣DC-DC轉換器，該轉換器用在諸如臺式個人計算機、膝上型個人計算機、服務器和游戲機之類的電子設備的電源電路中。圖1說明了非絕緣DC-DC轉換器1的電路圖的一個實施例。非絕緣DC-DC轉換器1具有諸如控制電路1、驅動電路(第一和第二控制電路)3a，3b、功率MOS(第一和第二場效應晶體管)Q1，Q2、SBD(肖特基勢壘二極管)D1、線圈L1以及電容器C1之類的元件。
控制電路2是用于供給控制功率MOS Q1，Q2的電壓開啟寬度(導通時間)的信號的電路，例如脈沖寬度調制(PWM)電路。這個控制電路2容納于與功率MOS Q1，Q2不同的管殼中?？刂齐娐?的輸出(用于控制信號的端子)電連接到驅動電路3a，3b的輸入。驅動電路3a，3b的輸出電連接到功率MOS Q1，Q2的柵極。驅動電路3a，3b通過從控制電路2進給的控制信號控制每個功率MOS Q1，Q2的柵極的電位，并由此控制功率MOS Q1，Q2的操作?？刂齐娐?a，3b例如由CMOS反相器形成。圖2是驅動電路3a的電路圖的一個實施例。驅動電路3a具有這樣的電路結構，其中，p溝道功率MOS Q3和n溝道功率MOS Q4互補地串聯(lián)連接。在驅動電路3a經(jīng)由功率MOSQ1控制輸出信號OUT1的電平的同時，基于用于控制的輸入信號IN1控制該驅動電路3a。在圖中，G、D和S分別意指柵極、漏極和源極。驅動電路3b的操作與驅動電路3a的操作大致相同，所以省略對它的描述。
如圖1所示的功率MOS Q1，Q2串聯(lián)連接在用于供給輸入電源電位(第一電源電位)Vin的端子(第一電源端子)ET1和用于供給參考電位(第二電源電位)GND的端子(第二電源端子)之間。具體地說，功率MOS Q1的源—漏通路布置成串聯(lián)連接在端子ET1和輸出節(jié)點(輸出端子)N1之間，同時，功率MOS Q2的源—漏通路布置成串聯(lián)連接在輸出節(jié)點N1和用于供給接地電位GND的端子之間。輸入電源電位Vin例如約為5-12V。參考電位GND例如是比輸入電源電位低的電源電位，例如0(零)V，作為接地電位。非絕緣DC-DC轉換器1的工作頻率(在該頻率下功率MOS Q1，Q2導通或截止)例如約為1MHz。
功率MOS Q1是用于高端開關的功率晶體管(高電位端第一工作電壓)，并且具有用于將能量存儲在線圈L1中的開關功能，該線圈L1將電功率進給到非絕緣DC-DC轉換器1的輸出(負載電路4的輸入)。這個功率MOS Q1由垂直場效應晶體管構成，其溝道形成在半導體芯片的厚度方向上。根據(jù)本發(fā)明人所作的研究，在用于高端開關的功率MOS Q1中，開關損耗(導通損耗和截止損耗)隨著非絕緣DC-DC轉換器1的工作頻率的增加而變大，并取決于加在MOS Q1上的寄生損耗。通常，考慮到開關損耗，因此期望使用具有溝道沿半導體芯片的主表面(相對于半導體芯片的厚度方向橫切的表面)形成的水平場效應晶體管，作為用于高端開關的場效應晶體管，因為在水平場效應晶體管中，柵極電極和漏極區(qū)域的重疊面積小于垂直場效應晶體管的該面積，并因此能減小加在柵極和漏極之間的寄生電容(柵極寄生電容)。但是，對于將水平場效應晶體管的操作中的電阻(導通電阻)調整到與垂直場效應晶體管相等的水平而言，水平場效應晶體管的單元面積必須增加到垂直場效應晶體管的單元面積的至少2.5倍那么大，這對于器件的小尺寸化是不利的。另一方面，可以使垂直場效應晶體管每單位面積的溝道寬度大于水平場效應晶體管每單元面積的溝道寬度，并因此可以減小導通電阻。換句話說，通過使用垂直場效應晶體管構成用于高端開關的功率MOSQ1，能實現(xiàn)器件的小尺寸化，從而實現(xiàn)封裝的小尺寸化。
功率MOS Q2是用于低端開關的功率晶體管(低電位端第二工作電壓)，它是用于非絕緣DC-DC轉換器1的整流的晶體管，且具有通過降低晶體管電阻，與來自控制電路2的頻率相同步地執(zhí)行整流的功能。類似于功率MOS Q1，這個功率MOS Q2由具有溝道形成在半導體芯片的厚度方向上的垂直功率MOS構成，例如，這是由于下列原因。圖3說明了非絕緣DC-DC轉換器1的定時圖的一個實施例，其中，“Ton”代表在用于高端開關的功率MOS Q1導通時的脈沖寬度，以及“T”代表脈沖周期。如圖3所示，低端功率MOS Q2的導通時間(施加電壓期間的時間)比高端功率MOS Q1的導通時間長。在功率MOS Q2中，由于導通電阻引起的損耗變得大于開關損耗，所以使用與水平場效應晶體管相比能夠具有增加的每單位面積溝道寬度的垂直場效應晶體管是有利的。換句話說，通過使用垂直場效應晶體管構成用于低端開關的功率MOS Q2，能減小導通電阻，由此即使經(jīng)過非絕緣DC-DC轉換器1的電流增加，也能提高電壓轉換效率。
輸出節(jié)點N1用于供給輸出電源電位至外部，該節(jié)點N1布置在如圖1所示的非絕緣DC-DC轉換器1的功率MOS Q1的源極和功率MOS Q2的漏極之間的互連中。輸出節(jié)點N1經(jīng)由輸出互連電連接到線圈L1，并且經(jīng)由輸出互連進一步電連接到負載電路4。在用于連接輸出節(jié)點N1和線圈L1的輸出互連與用于供給參考電位GND的端子之間，SBDD1與功率MOS Q2并聯(lián)地電連接。這個SBD D1是具有正向電壓Vf比功率MOS Q2的寄生二極管Dp的正向電壓低的二極管。SBD D1的陽極電連接到用于供給參考電位GND的端子，以及其陰極電連接到用于連接輸出節(jié)點N1和功率MOS Q2的漏極的輸出互連。如上所述SBD D1的連接，使得可以減少在功率MOS Q2截止時的無電流時間期間的電壓降低，減小二極管傳導損耗以及減小由反向恢復時間(trr)的加快而引起的二極管恢復損耗。
在用于連接線圈L1和負載電路4的輸出互連與參考電位GND供給端子之間，電連接電容器C1。作為負載電路4，可以給出上述電子設備的CPU(中央處理單元)或DSP(數(shù)字信號處理器)作為一個實施例。圖1中的端子ET2，ET3分別是到驅動電路3a，3b的電源電壓供給端子。
在這種電路中，使功率MOS Q1，Q2同步的同時，通過交替地導通/截止功率MOS Q1，Q2，執(zhí)行電源電壓的轉換。具體地說，當用于高端開關的功率MOS Q1導通時，電流(第一電流)I1從電連接到功率MOS Q1的漏極的端子ET1，經(jīng)由功率MOS Q1流到輸出節(jié)點N1。當用于高端開關的功率MOS Q1截止時，電流I2通過線圈L1的反電動勢而流動。當這個電流I2流動時，通過導通用于低端開關的功率MOS Q2，能減小電壓降。上述電流I1例如是約20A的大電流。
圖4說明了通過將低端功率MOS Q2和SBD D1形成在各自的半導體芯片上所得到的非絕緣DC-DC轉換器50A的結構的一個實施例。在這個非絕緣DC-DC轉換器50A中，用于高端開關的功率MOS Q1、用于低端開關的功率MOS Q2、驅動電路3a，3b、和肖特基勢壘二極管D1形成在各自的半導體芯片5a至5d上方。但是，本發(fā)明人已經(jīng)發(fā)現(xiàn)這種結構具有下述三個問題。
第一個問題是，由于SBD D1形成在另一個芯片上，所以將另外由SBD D1帶來的電壓轉換效率提高效果的出現(xiàn)受到影響。具體地說，產(chǎn)生這個問題，是因為電連接SBD D1陰極和非絕緣DC-DC轉換器50A輸出互連的互連與電連接SBD D1陽極和接地互連的互連均不可避免地具有一個長的通路，這就增加了寄生到這些互連的寄生電感LK，La；非絕緣DC-DC轉換器50A的無電流時間期間(兩個功率MOS Q1，Q2均截止時期)負載電流的傳遞被寄生電感Lk，La禁止，且電流沒有平穩(wěn)地流到SBD D1，而是流到功率MOS Q2的寄生二極Dp；結果，盡管連接了具有正向電壓比體二極管Dp的正向電壓低的SBD D1，對于降低二極管傳導損耗和由反向恢復時間(trr)的加快而引起的二極管恢復損耗，還是不能得到足夠的效果。近年來，在非絕緣DC-DC轉換器中，非絕緣DC-DC轉換器所必需的驅動電流隨著負載電路4的驅動電流的增加而增加，并且另外，從穩(wěn)定供給恒定電壓和小尺寸化線圈L1和電容器C1(通過減少元件數(shù)目來減小整個尺寸)的觀點出發(fā)，非絕緣DC-DC轉換器的工作頻率在增加，所以由于互連的電感Lk，La而引起的上述問題變得越來越顯著。
第二個問題是，由于互連的寄生電感LK，La影響負載電流至SBDD1的傳遞，而在其上方形成有驅動電路3a，3b的驅動芯片(半導體芯片5c)中所產(chǎn)生的問題。接下來將參照圖5和圖6，闡述這個問題。圖5是非絕緣DC-DC轉換器的電路的說明性視圖，包括驅動電路3a，3b，以及它們的輸出級，而圖6是在其上方形成有驅動電路3a的半導體芯片5c的寄生元件的特性的說明性視圖。圖5的端子ET4是用于供給參考電位GND的端子，而端子ET5是非絕緣DC-DC轉換器1的輸出端子。端子ET6(BOOT)是用于自舉電路(boot strapcircuit)的端子，該自舉電路用來控制用于高端開關的功率MOS Q1的柵極。由于功率MOS Q1的源極電位相對于參考電位GND要高(不合理)，所以它供給來自端子ET6的電壓。“UVL”代表的是保護電路，具有這樣的功能，即自動終止非絕緣DC-DC轉換器1輸出的產(chǎn)生，判斷當端子ET5和端子ET6之間的電壓沒有達到一定的參考電壓時可能發(fā)生異常操作。“GH”代表用于高端開關的功率MOS Q1的柵極。圖6的半導體襯底SUB是半導體芯片5c的襯底部分，并且它由例如p型硅(Si)單晶制成。在這個圖中，“NISO”意指n型半導體區(qū)域，“PW”意指p型半導體區(qū)域(p阱)，“CHN”意指n型半導體區(qū)域，在該n型半導體區(qū)域中要形成p溝道功率MOS Q3的溝道，“CHP”意指p型半導體區(qū)域，在該p型半導體區(qū)域中要形成n溝道功率MOS Q4的溝道，“PR1”是用于p溝道功率MOS Q3的源·漏的p+型半導體區(qū)域，以及“NR1”是用于n溝道功率MOS Q4的源·漏的n+型半導體區(qū)域。
在這種結構中，當兩個功率MOS Q1和Q2均處于無電流時間時，負載電流通過SBD D1進給。當流到SBD D1的負載電流由于互連的寄生電感Lk，La而變小，并且在施加重負載下負載電流還流到用于低端開關的功率MOS Q2的寄生二極管(體二極管)Dp時，產(chǎn)生下列問題。非絕緣DC-DC轉換器50A的輸出側上的端子ET5(VSWH)的電位，由寄生二極管Dp的正向電壓Vf降低到負電位，這也就將電連接到功率MOS Q1的驅動芯片(控制IC)的輸出降低到負電位，由此在半導體芯片5c中寄生npn型雙極晶體管Qp導通，導致驅動芯片的消耗電流增加。另外，當來自端子ET6(BOOT)的電荷的抽取(extraction)量變大，并且端子ET5和ET6之間的電位變得低于特定電位值時，產(chǎn)生保護電路UVL的故障，即終止功率MOS Q1的自動操作。
第三個問題是系統(tǒng)尺寸不可避免的增加，因為肖特基勢壘二極管D1形成在另一個管殼中。尤其當通過電連接多個非絕緣DC-DC轉換器至一個負載電路4，并且形成在另一個管殼中的肖特基勢壘二極管連接到每一個非絕緣DC-DC轉換器，來構成整個系統(tǒng)時，整個系統(tǒng)的小尺寸化受到限制。
在實施方式1中，如后面所述，功率MOS Q2和SBD D1形成在一個半導體芯片中。這使得可以急劇地減小寄生到連接功率MOS Q2和SBD D1的互連上的寄生電感La，Lk，由此引起電流在無電流時間期間流到SBD D1，而不是體二極管Dp。簡而言之，通過這種結構，SBDD1能夠充分呈現(xiàn)它的功能。因此，能減小二極管的傳導損耗和恢復損耗，這帶來非絕緣DC-DC轉換器的電源電壓轉換效率的提高。另外，由于SBD D1能夠充分呈現(xiàn)它的作用，所以可以抑制或防止在其上方形成有驅動電路3a，3b的半導體芯片5c中寄生npn型雙極晶體管Qp導通，以及可以抑制或防止半導體芯片5c中的電路的消耗電流的增加。此外，能抑制來自如圖5中所示端子ET6的電荷的抽取，所以可以抑制或防止端子ET5和ET6之間的電位變得低于特定的電位值。這就使得可以通過保護電路UVL的操作，抑制或防止功率MOS Q1的終止(故障)，由此提高非絕緣DC-DC轉換器1的操作可靠性。除了這些優(yōu)點之外，還能實現(xiàn)系統(tǒng)的小尺寸化，因為SBD D1形成在其上方形成有功率MOS Q2的半導體芯片5b中。
圖7是當前使用的半導體芯片51的整個平面圖的一個實施例，該芯片51是由本發(fā)明人已經(jīng)研究的芯片，其上方形成有用于低端開關的功率MOS Q2。在圖7中，“X”意指第一方向，而“Y”意指與第一方向成直角的第二方向。
在這個半導體芯片51的主表面上方，沿半導體芯片51的外圍形成柵極指6a。在半導體芯片51的一個角的附近，寬寬度的鍵合焊盤(以下簡稱“焊盤”)6BP與柵極指6a集成，該焊盤6BP用于功率MOS Q2的柵極電極。在半導體芯片51的主表面上的中心處，沒有設置柵極指，而是放置焊盤BP50，該焊盤BP50用于功率MOS Q2的源極電極和SBD D1的陽極電極。在半導體芯片51的較長方向(第一方向X)的中心處，布置SBD D1的形成區(qū)域SDR，以在較短方向(第二方向Y)上從半導體芯片51的一端側延伸到另一相對端側。在這個SBD D1的形成區(qū)域SDR的右側和左側上，都設有功率MOS Q2的多個單位晶體管單元。
但是，在僅半導體芯片51的主表面外圍處具有柵極指6a的這種結構中，功率MOS Q2的柵極電阻不能被減小，這就延遲了開關速度。本發(fā)明人已經(jīng)首次發(fā)現(xiàn)，尤其當這種結構應用到非絕緣DC-DC轉換器1的功率MOS Q2時，自導通現(xiàn)象變得非常顯著，并且在低端功率MOS Q2的柵極電阻超過一定值后，轉換器的損耗表現(xiàn)為急劇增加。術語“自導通現(xiàn)象”意指這樣的現(xiàn)象，即當?shù)投斯β蔒OS Q2截止且高端功率MOS Q1導通時，連接低端功率MOS Q2和高端功率MOS Q1的互連的電位增加，并且低端功率MOS Q2的柵極電壓根據(jù)低端功率MOS Q2漏-柵電容與源-柵電容之比而增加，由此產(chǎn)生故障，即低端功率MOS Q2的導通。圖8說明了損耗對低端功率MOS Q2的柵極電阻依賴關系的大致計算結果，該結果是在例如下列條件下得到的用于輸入的電源電位Vin為12V，輸出電壓Vout為1.3V，輸出電流Iout為25A，以及工作頻率為1MHz。當標示在橫坐標軸上的電阻(低端功率MOS Q2的柵極電阻+驅動電路3b的輸出級的電阻)超過2.4Ω時，自導通現(xiàn)象開始出現(xiàn)并且損耗增加。由于非絕緣DC-DC轉換器1的電流不是很大，以及這個非絕緣DC-DC轉換器1的頻率低，所以由于自導通現(xiàn)象而引起的損耗增加很小，并且與高端功率MOSQ1的柵極電阻相比，很少關注低端功率MOS Q2的柵極電阻。但是，隨著如上所述非絕緣DC-DC轉換器1的電流和頻率的增加，自導通現(xiàn)象導致的損耗增加已經(jīng)變成了問題。
在這個實施方式1中，為了降低低端功率MOS Q2的柵極電阻，還在半導體芯片5b的主表面上的有源區(qū)域中，設置多個柵極指(金屬柵極互連)。通過這個結構，能抑制自導通現(xiàn)象，這也就帶來非絕緣DC-DC轉換器1的損耗的減小。通過采用這種結構，還可以克服近來對非絕緣DC-DC轉換器1的電流和頻率增加的要求。
在圖9至圖17中將說明根據(jù)實施方式1的半導體芯片5b的特定實施例，在該芯片5b的上方形成有低端功率MOS Q2和SBD D1。
圖9是半導體芯片5b的整個平面圖。圖9是平面圖，但是給柵極指6a，6b和焊盤BP1畫上了陰影，以便于圖的理解。
半導體芯片5b的平面形狀例如是在第一方向X長于在第二方向Y的長方形。在第二方向Y上，半導體芯片5b主表面的中心處，設置SBD D1的形成區(qū)域SDR，以在第一方向X上從一端側延伸到相對端側。在第二方向Y上，SBD D1的形成區(qū)域SDR之上和之下，布置構成功率MOS Q2的多個單位晶體管單元組形成區(qū)域，以在其間插入SBD D1形成區(qū)域。從另一個觀點出發(fā)，通過設置SBD D1的形成區(qū)域SDR，將在半導體芯片5b的主表面上的多個單位晶體管單元組形成區(qū)域，垂直地大致分成兩部分。
在實施方式1中，功率MOS Q2的多個單位晶體管單元排列在SBDD1的上側和下側上(特別地，半導體芯片5b主表面上的功率MOS Q2的多個單位晶體管單元形成區(qū)域被SBD D1的形成區(qū)域SDR大致均勻地分成兩部分)，所以與當SBD D1的形成區(qū)域SDR靠近一端設置時的距離相比，能縮短從SBD D1到功率MOS Q2的單位晶體管單元的其中最遠的距離。在分割時，形成區(qū)域被分成兩部分，不是在較長方向(第一方向X)上，而是在較短方向(第二方向Y)上。與圖7情形下的距離相比，這使得可以縮短從SBD D1到MOS Q2的單位晶體管單元的其中最遠的距離。通過使SBD D1的形成區(qū)域SDR沿半導體芯片5b的較長方向(第一方向X)延伸，能使鄰近SBD D1的功率MOS Q2的單位晶體管的數(shù)目大于圖7情形下的該數(shù)目。這能夠使得在半導體芯片5b中的功率MOS Q2的多個單位晶體管單元上方的SBDD1的功能更有效地呈現(xiàn)，從而帶來非絕緣DC-DC轉換器1的損耗的減小。
在這個半導體芯片5b的主表面上，類似于圖7地布置柵極指(第一金屬柵極互連)6a和焊盤6BP，除了在功率MOS Q2的多個單位晶體管單元組形成區(qū)域上方形成多個柵極指(第二金屬柵極互連)6b之外。柵極指6b均與外圍的柵極指6a集成。該柵極指6b在第二方向Y上從半導體芯片5b長側上的柵極指6a的多個位置，向鄰近半導體芯片5b中心處的SBD D1形成區(qū)域SDR的位置延伸，以便與柵極指6a一起插入SBD D1的形成區(qū)域SDR。通過在功率MOS Q2的多個單位晶體管單元組形成區(qū)域上均勻地布置柵極指6b，能減小功率MOS Q2的柵極電阻，并且能抑制自導通現(xiàn)象。這就帶來非絕緣DC-DC轉換器1的損耗的減小，使得可以克服非絕緣DC-DC轉換器1的電流增加和頻率升高。而且在這個實施方式1中，由于SBD D1的形成區(qū)域SDR在較短方向(第二方向Y)上布置在半導體芯片5b的中心處，所以能使柵極指6b比在SBD D1的形成區(qū)域SDR靠近一端布置時要短。換句話說，能使功率MOS Q2的柵極電阻比在SBD D1的形成區(qū)域SDR靠近一端布置時要低。由于上述原因，通過在上述位置布置SBD D1的形成區(qū)域SDR，SBD D1能形成在其上方形成有功率MOSQ2的半導體芯片上，而不會破壞用于減小功率MOS Q2的柵極電阻的作用。
在半導體芯片5b的主表面上，焊盤BP1在由柵極指6a和6b環(huán)繞的區(qū)域中形成為一個平面梳狀圖形。這里說明的焊盤BP1在上部和下部(第二方向)上具有齒。這個焊盤BP1用作功率MOS Q2的源極電極和SBD D1的陽極電極公用的電極。柵極指6a，6b和焊盤6BP及焊盤BP1通過蝕刻構圖一個金屬形成，但它們彼此是隔離的。
圖10是在給圖9的半導體芯片5b加上鍵合導線(以下將簡稱“導線”)WA和外部電極(端子)7E之后，半導體芯片5b的整個平面圖。圖10是平面圖，但是給柵極指6a，6b和焊盤BP1畫上了陰影，以便于圖的理解。
在這個圖中，平面L形外部電極7E沿半導體芯片5b的一個短邊和一個長邊布置。這個外部電極7E經(jīng)由多個導線WA電連接到用于源極和陽極的焊盤BP1。導線WA均由細金屬導線制成，該細金屬導線由例如金(Au)制成。在這個實施方式1中，通過在半導體芯片5b的較短方向(第二方向Y)的中心處設置SBD D1，能抑制SBD D1和外部電極7E之間距離的增加。這就防止在SBD D1陽極側上的寄生電感La增加。另外，通過在半導體芯片5b的較短方向(第二方向Y)的中心處設置SBD D1，還能抑制功率MOS Q2和外部電極7E之間距離的增加。這就防止功率MOS Q2的源極側上的寄生電感和阻抗增加，帶來對功率MOS Q2損耗增加的抑制。通過使SBD D1沿半導體芯片5b的較長方向(第一方向X)延伸，可以盡可能多地布置用于SBD D1和功率MOS Q2的導線WA，由此可以減小SBD D1陽極側和功率MOS Q2源極側上的寄生電感和阻抗。以這種方式，能減小非絕緣DC-DC轉換器1的損耗。
圖11是圖9的區(qū)域A的放大平面圖，圖12是沿圖11的Y1-Y1線所取的橫截面圖，圖13是沿圖11的Y2-Y2線所取的橫截面圖，圖14是SBD D1的局部放大橫截面圖，圖15是功率MOS Q2的單位晶體管單元的放大橫截面圖，圖16是沿圖11的X1-X1線所取的橫截面圖，以及圖17是圖16的局部放大橫截面圖。為了便于圖的理解，在圖11中，省略了焊盤BP1，透視柵極指6a，6b，同時為了便于理解位于焊盤BP1和柵極指6a，6b之下的柵極圖形8(柵極電極8G和柵極互連8L)，用梨面修飾(pearskin finish)說明柵極圖形8。
半導體芯片5b具有其上要形成元件的主表面(器件形成表面第一表面)和與該主表面相對且其上要形成背面電極LBE的背側表面(背面電極形成表面第二表面)。構成半導體芯片5b的半導體襯底(第一半導體層)5LS例如由n+型硅單晶制成，以及由n-型硅單晶制成的外延層(第二半導體層)5LEP位于該襯底上方。在這個外延層5LEP的主表面上方，形成一個由氧化硅(SiO2等)制成的場絕緣膜FLD。在由這個場絕緣膜FLD和位于其之下的p阱PWL1所環(huán)繞的有源區(qū)域中，形成功率MOS Q2的多個單位晶體管單元和SBD D1。在外延層5LEP的主表面上方，上述焊盤BP1經(jīng)由諸如PSG(磷硅玻璃)之類的絕緣層9a形成。焊盤BP1具有例如通過順次連續(xù)層疊諸如鈦鎢(TiW)的阻擋金屬層10a和諸如鋁(A1)的金屬層10b得到的結構，如圖14中所示。在SBD D1的形成區(qū)域SDR中，焊盤BP1的阻擋金屬層10a經(jīng)由形成在絕緣層9a中的接觸孔11a與外延層5LEP主表面相接觸，以及在阻擋金屬層10a和外延層5LEP的接觸位置處形成SBD D1。為了減小SBD D1的泄漏電流，將外延層5LEP的雜質濃度調整到稍微低的水平，例如約5×1015/cm3。
在由柵極指6a，6b和SBD D1的形成區(qū)域SDR所環(huán)繞的有源區(qū)域中，設置功率MOS Q2的多個單位晶體管單元形成區(qū)域LQR。在這個形成區(qū)域LQR中，形成具有例如溝槽結構的n溝道型垂直功率MOSQ2。采用溝槽柵極結構能夠實現(xiàn)功率MOS Q2的單位晶體管單元的小型化和高度集成。這個單位晶體管單元具有半導體襯底5LS和具有作為漏極區(qū)域功能的n阱NWL1，具有作為溝道形成區(qū)域功能的p型半導體區(qū)域(第三半導體層)12，具有作為源極區(qū)域功能的n+型半導體區(qū)域(第四半導體層)13，在外延層5LEP的厚度方向上制作的溝槽(第一溝槽)14，在溝槽14的底表面和側表面上形成的柵極絕緣膜15，以及經(jīng)由柵極絕緣膜15埋在溝槽14中的柵極電極8G。由于如上所述將外延層5LEP的雜質濃度調整到稍微低的水平，在單位晶體管形成區(qū)域LQR中的外延層5LEP的電阻分量不可避免地變大，以及當如上所述在外延層5LEP中形成功率MOS Q2的單位晶體管單元時，功率MOS Q2的導通電阻增加。一個深的n阱NWL1因此形成在功率MOS Q2的多個單位晶體管形成區(qū)域LQR中，以增加外延層5LEP的雜質濃度至例如約2×1016/cm3。這使得可以實現(xiàn)SBD D1的泄漏電流的減小和在具有SBD D1和功率MOS Q2的半導體芯片5b中的功率MOS Q2的導通電阻的減小。
在這個實施方式中，采用排列成條形的溝槽14和柵極電極8G作為實施例。具體地說，在功率MOS Q2的每個單位晶體管組形成區(qū)域中，以平面條形在第一方向X上延伸的多個柵極電極8G沿第二方向Y排列。溝槽14和柵極電極8G的平面排列形狀不限于這種條形，而是可以采用各種形狀。例如，它們可以排列成平面格子形狀。制作溝槽14的深度達到n阱NWL1。柵極電極8G由例如低電阻多晶硅制成，并經(jīng)由與其集成且由多晶硅制成的柵極互連8L，被拉到場絕緣膜FLD的上方。柵極電極8G和柵極互連8L的表面覆蓋有絕緣層9a，以有效地與焊盤BP1絕緣。柵極互連8L經(jīng)由形成在絕緣層9a中的接觸孔11b電連接到柵極指6a，6b。柵極指6a，6b均具有類似于焊盤BP1的結構。在功率MOS Q2的多個單位晶體管單元形成區(qū)域LQR中，焊盤BP1經(jīng)由形成在絕緣層9a中的接觸孔11c電連接到用于源極的n+型半導體區(qū)域13，并且另外，經(jīng)由在外延層5LEP中制作的溝槽16電連接到p+型半導體區(qū)域17，經(jīng)此還電連接到用于溝道形成的p型半導體區(qū)域12。在每個單位晶體管單元中，使功率MOSQ2的工作電流在n阱NWL1和n+型半導體區(qū)域13之間，沿柵極電極8G的側表面(即溝槽14的側表面)在半導體襯底5LS的厚度方向上流動。在這種垂直功率MOS Q2中，每單位晶體管單元面積的柵極面積以及柵極電極8G與漏極漂移層的接合面積，大于水平場效應晶體管(其溝道形成在相對于半導體襯底主表面的水平方向上)的該面積，所以盡管柵—漏寄生電容增加，但是還可以增加每單位晶體管單元面積的溝道寬度，以及減小導通電阻。
在半導體芯片5b主表面上的最上層上，沉積表面保護膜18。表面保護膜18是由氧化硅膜和氮化硅(Si3N4)膜層疊的膜，或是通過在其上方層疊諸如聚酰亞胺膜(PiQ)的有機膜得到的膜。柵極指6a，6b具有覆蓋有表面保護膜18的表面，而焊盤BP1，6BP經(jīng)由在表面保護膜18的一個部分中形成的開口部分19部分地露出。這個露出區(qū)域用作其中連接導線的鍵合區(qū)域。在半導體襯底5LS的背側表面上，形成由例如金(Au)制成的背面電極LBE。這個背面電極LBE是功率MOS Q2的漏極電極和SBD D1的陰極電極公用的電極。
圖18表示對無電流時間期間傳遞到SBD的電流的計算結果的比較，IA(虛線)是當SBD和MOS形成在各自的半導體芯片上時的該電流，IB(實線)是當如在實施方式1中那樣SBD和MOS形成在一個半導體芯片中時的該電流。
通過將SBD的面積設定為例如2mm2，同時對于MOS和SBD之間的寄生電感，在SBD形成在不同半導體芯片上時將其設定為1nH，在SBD形成在同一半導體芯片上時將其設定為0.1nH來進行計算。計算條件如下用于輸入的電源電位Vin＝12V，輸出電壓Vout＝1.3V，輸出電流Iout＝25A，以及工作頻率f＝1MHz，從圖18可以明顯看出，當如實施方式1那樣SBD和MOS形成在一個半導體芯片中時，比當SBD形成在另一個半導體芯片中時，無電流時間期間傳遞到SBD的電流要多。SBD以較小的損耗快速工作，因為SBD的正向電壓比寄生二極管(體二極管Dp)的正向電壓低，且電子有利于操作。因此通過大電流到SBD的流動，可以減小無電流時間期間的傳導損耗和恢復損耗。
圖19表示在SBD和MOS形成在各自的半導體芯片上時和在SBD和MOS形成在一個半導體芯片上時損耗的計算結果。與沒有SBD的半導體芯片相比，當SBD形成在不同芯片上時損耗較小。通過將SBD和MOS形成在一個半導體芯片上，產(chǎn)生大電流傳遞到SBD，這可以減小MOS的寄生二極管(體二極管)的傳導損耗和恢復損耗。結果，當SBD和MOS形成在一個芯片上時，可以最有效地減小損耗。
圖20是說明管殼20A內的結構實施例的平面圖，該管殼20A具有上述半導體芯片5a，5b容納在其中。圖21是沿圖20的X2-X2線所取的橫截面圖。為了便于圖的理解，從其中省略掉樹脂密封體MB。
在管殼20A中，兩個芯片焊盤7a1和7a2鄰近引線7b(7b1，7b2，7b3，7b6和7b7)排列，該引線7b圍繞這兩個芯片焊盤布置。在芯片焊盤7a1上方，設置其上方形成有用于高端開關的功率MOS Q1的半導體芯片5a，并使該芯片5a主表面向上。在半導體芯片5a的主表面上方，排列用于功率MOS Q1每個的源極電極的焊盤BP2和用于其柵極電極的焊盤6BP1。用于源極電極的這個焊盤BP2，經(jīng)由多個導線WA1電連接到與芯片焊盤7a2集成的引線7b3。用于柵極電極的焊盤6BP1經(jīng)由導線WB2電連接到引線7b6。輸出信號從驅動電路3a輸入到這個引線7b6。半導體芯片5a的背面用作要連接到功率MOS Q1漏極的漏極電極，并且經(jīng)由芯片焊盤7a1電連接到與芯片焊盤7a1的外圍集成的多個引線7b1。這個引線7b1電連接到端子ET1。導線WA1設置排列成Z字形，從而在第一方向X上彼此相鄰的任何兩個導線WA1交替地連接到上和下焊盤BP2。
在相對大些的芯片焊盤7a2上方，設置在其上方形成有用于低端開關的功率MOS Q2的半導體芯片5b，并使該芯片5b主表面向上。半導體芯片5b的焊盤BP1經(jīng)由多個導線WA2電連接到引線7b2(7b)，以及焊盤6BP2經(jīng)由多個導線WB3電連接到引線7b7。輸出信號從驅動電路3b輸入到這個引線7b7。半導體芯片5b的背面電極LBE，經(jīng)由芯片焊盤7a2電連接到與芯片焊盤7a2的外圍集成的多個引線7b3(7b)。這些引線7b3電連接到用于輸出的端子ET5。
這兩個半導體芯片5a和5b，以及導線WA1，WA2，WB2和WB3，密封在樹脂密封體MB中。通過將這兩個半導體芯片5a和5b容納在一個管殼20A中，能減小半導體芯片5a和5b之間的寄生電感，這帶來損耗的減小。半導體芯片5a的結構以及半導體芯片5a和5b的排列將在下面以另一個實施方式更詳細地描述。
圖22是圖20的修改實施例的平面圖，而圖23是沿圖22的X3-X3線所取的橫截面圖。為了便于圖的理解，從中省略掉樹脂密封體MB。
在這個修改實施例中，焊盤BP2和引線7b3，以及焊盤BP1和引線7b2通過金屬板互連21連接，而不是通過導線連接。這個金屬板互連21由諸如銅(Cu)或鋁(Al)的金屬制成，并經(jīng)由凸起電極22電連接到焊盤BP1，BP2，以及引線7b2，7b3。凸起電極22例如由諸如鉛(Pb)/錫(Sn)或金(Au)的金屬制成。凸起電極22可以用導電樹脂代替。金屬板互連21也可以由樹脂密封體MB整個覆蓋。
通過使用金屬板互連21代替導線，能進一步減小寄生在互連通路上的電感和阻抗，并因此能進一步減小開關損耗和傳導損耗。結構，能進一步提高非絕緣DC-DC轉換器1的電壓轉換效率。
另外，SBD D1的陽極電極經(jīng)由大面積的金屬板互連21電連接到參考電位GND，所以能急劇地減小陽極側上的互連電阻和寄生到陽極電極側上的電感La。這就使得可以增強SBD D1的作用，由此減小二極管傳導損耗和二極管恢復損耗，并進一步提高非絕緣DC-DC轉換器1的電壓轉換效率。由于能減小電感Lk、La，所以能實現(xiàn)噪聲的進一步減小。
圖24是圖22的修改實施例，并且是沿圖22的X3-X3線所取部分的橫截面圖。
在這個修改實施例中，焊盤BP2和引線7b3，以及焊盤BP1和引線7b2通過金屬板互連21連接。金屬板互連21從樹脂密封體MB部分地露出。該金屬板互連21布置成特別地覆蓋功率MOS Q1和Q2的形成區(qū)域，該功率MOS Q1和Q2是半導體芯片5a和5b的熱量產(chǎn)生源。在這個修改實施例中，覆蓋半導體芯片5a和5b的兩個金屬板互連21，從樹脂密封體MB的上表面露出。取而代之，可以僅露出在半導體芯片5b側上的金屬板互連21，在該半導體芯片5b的上方形成有用于低端開關的功率MOS Q2，其具有相對較高的熱產(chǎn)生量。通過在樹脂密封體MB的上表面上設置散熱片，并將它鍵合到金屬板互連21的露出表面上，能進一步提高散熱特性。根據(jù)圖24的結構，由于金屬板互連21本身裝備有散熱功能，而不需要另外的部件用來散熱，所以與包括散熱部件添加步驟的工序相比，能簡化半導體器件的制造工序，并且能減小半導體器件的制造時間。另外，由于部件數(shù)目的減少，能實現(xiàn)半導體器件的損耗減小。
(實施方式2)在實施方式2中將描述半導體芯片中的SBD的布置位置的修改實施例。圖25是半導體芯片5b的整個平面圖，而圖26是給圖25的半導體芯片5b加上導線WA和外部電極7E后的半導體芯片5b的整個平面圖。盡管圖25和圖26是平面圖，但給柵極指6a和6b以及焊盤BP1畫上了陰影，以便于圖的理解。
在這個實施方式2中，SBD D1的形成區(qū)域SDR靠近半導體芯片5b一側上的長邊布置。特別地，SBD D1的形成區(qū)域SDR在靠近如圖26所示的外部電極7E的長邊上布置。通過這種排列，能減小SBD D1的陽極側上的寄生電感，由此能將較大電流傳遞到SBD D1。與實施方式1相比，這能夠使得更多地減小二極管的傳導損耗和恢復損耗?；趫D9和圖10所述的實施方式1的結構或實施方式2的結構中哪一個最有效，是根據(jù)實際使用條件而不同的。在其中無電流時間期間二極管的傳導損耗或恢復損耗占支配地位的使用條件下，推薦使用如實施方式2中的結構。在其中MOS的傳導損耗占支配地位的使用條件下，推薦使用如參照圖9和圖10在實施方式1中所述的結構。根據(jù)非絕緣DC-DC轉換器1的使用條件，適當?shù)厥褂眠@些結構。
柵極指6b從在半導體芯片5b一個長邊上的柵極指6a，延伸到SBD D1的形成區(qū)域SDR附近。SBD D1的形成區(qū)域SDR因此插入在柵極指6a和柵極指6b之間。焊盤BP1在其一邊上是帶齒的梳狀形式。
(實施方式3)在實施方式3中，將描述半導體芯片中SBD的排列位置的另一個修改實施例。圖27是半導體芯片5b的整個平面圖，而圖28是給圖27加上導線WA和外部電極7E后的半導體芯片5b的整個平面圖。圖27和圖28均是平面圖，但給柵極指6a和6b以及焊盤BP1畫上了陰影，以便于圖的理解。
在實施方式3中，SBD D1的形成區(qū)域SDR靠近半導體芯片5b的一個短邊布置。SBD D1的形成區(qū)域SDR沿半導體芯片5b的短邊(第二方向Y)延伸。特別地，如圖28中所示，SBD D1的形成區(qū)域SDR布置在靠近外部電極7E的短邊上。通過這樣的排列，能減小SBD D1的陽極側上的寄生電感，并因此能將較大電流傳遞到SBD D1。與實施方式1相比，這能夠實現(xiàn)二極管傳導損耗和恢復損耗的進一步減小。
在這個實施方式3中，SBD D1的形成區(qū)域SDR布置在與用于柵極的焊盤6BP的排列位置相對的位置處，由此能彼此互不影響地排列連接到焊盤BP1的導線WA和連接到用于柵極的焊盤6BP的導線。
柵極指6b從在半導體芯片5b一個長邊上的柵極指6a延伸到在芯片另一個長邊上的柵極指6a附近，由此SBD D1的形成區(qū)域SDR在其四邊處被柵極指6a和6b所環(huán)繞。另外，可以通過將柵極指6b進一步延伸，以連接一個長邊上的柵極指6a和另一個長邊上的柵極指6a，來隔離單個的焊盤BP1和單位晶體管單元組。但是，在這種情況下，當檢查功率MOS Q2的多個單位晶體管單元時，必須對被柵極指6b分開的每個焊盤BP1執(zhí)行單位晶體管組的檢查。在這個實施方式3中，焊盤BP1作為一個整體形成，而沒有被柵極指6a完全分開，由此能通過單一檢查完成對功率MOS Q2的多個單位晶體管的檢查。
(實施方式4)在實施方式1中，描述了具有低端功率MOS和SBD形成在一個半導體芯片上的結構。當在圖4的非絕緣DC-DC轉換器50A中，半導體芯片5a至5d容納在各自的管殼中時，產(chǎn)生如下所述的問題，并且減小了將低端功率MOS和SBD形成在一個芯片上的作用。在這個實施方式4中，將描述一種能夠克服這些問題的結構實施例。
首先，將描述這些問題。通過將用于高端開關的功率MOS Q1、用于低端開關的功率MOS Q2、驅動電路3a和3b、以及肖特基勢壘二極管D1如圖4所示容納在各自的管殼中，半導體芯片5a至5d(管殼)之間的互連通路變長，以及寄生在這些互連部分上的電感增加。結果，作為問題，產(chǎn)生非絕緣DC-DC轉換器50A的電壓轉換效率的降低。圖29是說明寄生到非絕緣DC-DC轉換器50A的電感分量的等效電路。符號LdH，LgH，LsH，LdL，LgL，以及LsL代表寄生到功率MOS Q1和Q2以及印刷電路板互連上的電感?！癡gH”代表用于導通功率MOS Q1的柵極電壓，而“VgL”代表用于導通功率MOS Q2的柵極電壓。受到寄生在用于高端開關的功率MOS Q1的源極側的電感LsH，和寄生在其柵極側的電感LgH，以及寄生在用于低端開關的功率MOS Q2的源極側的電感LsL的影響，非絕緣DC-DC轉換器50A的電壓轉換效率降低。尤其寄生電感LsH的增加引起用于高端開關的功率MOS Q1的導通損耗和截止損耗(特別是導通損耗)顯著增加，導致非絕緣DC-DC轉換器50A的電壓轉換效率急劇降低。導通損耗和截止損耗與頻率和輸出電流成比例，所以損耗分量隨著非絕緣DC-DC轉換器50A的電流增加和頻率升高的進行而變大。
其次，將描述為什么寄生電感LsH的增加伴隨著導通和截止的延遲以及導通損耗和截止損耗的增加。圖30是非絕緣DC-DC轉換器50A的電路操作的說明性視圖，而圖31是圖30的電路操作時器件橫截面的說明性視圖。
當用于高端開關的功率MOS Q1的柵極電壓超過閾值電壓，以及電流(第一電流)I1開始從功率MOS Q1的漏極區(qū)域DR1流動到其源極區(qū)域SR1時，由寄生電感LsH產(chǎn)生反電動勢(LsH×di/dt)，由此用于高端開關的功率MOS Q1的源極電位變得高于輸出節(jié)點N1的電位。功率MOS Q1的柵極電壓由驅動電路3a以輸出節(jié)點N1作為參考來進給，所以在要連接到用于高端開關的功率MOS Q1柵極的柵極電極G1和源極區(qū)域SR1之間供給的電壓變得低于柵極電壓VgH。由于用于高端開關的功率MOS Q1的溝道電阻R1沒有足夠減小，所以產(chǎn)生電流I1的損耗，換句話說，截止時間增加。導通損耗和截止損耗隨電流和頻率增加而增加的原因是，因為反電動勢(LsH×di/dt)隨電流和頻率增加而增加。
用于高端開關的功率MOS Q1具有開關功能，用于在用來向非絕緣DC-DC轉換器50A的輸出(負載電路4的輸入)供給電流的線圈L1中存儲能量，從而加速開關操作，滿足頻率增加的需求。但是在驅動電路3a和功率MOS Q1之間產(chǎn)生的寄生電感LgH延遲了開關操作。換句話說，它產(chǎn)生開關損耗，帶來電壓轉換效率的降低。
另一方面，用于低端開關的功率MOS Q2與功率MOS Q1相比，具有不容易引起這種開關損耗的結構。具體地說，當用于高端開關的功率MOS Q1截止時，電流(第二電流)I21經(jīng)由與用于低端開關的功率MOS Q2并聯(lián)連接的肖特基勢壘二極管D1流到輸出端，以及同時，電流(第二電流)I22經(jīng)由寄生二極管Dp從參考電位GND流向功率MOS Q2的漏極區(qū)域DR2。當在這種狀態(tài)下時，通過將柵極電壓VgL施加到要連接到用于低端開關的功率MOS Q2柵極的柵極電極G2上，用于低端開關的功率MOS Q2導通，電流(第三電流)I23經(jīng)由功率MOS Q2的溝道區(qū)域從功率MOS Q2的源極區(qū)域SR2流向漏極區(qū)域DR2。在電流I23流動之前，上述電流I21和I22已經(jīng)流動。在電流I23流動時每單位時間的電流變化量很小，所以由寄生電感LsL產(chǎn)生的反電動勢可忽略地小，而且它不會引起實質上的損耗。另一方面，當如上所述寄生在肖特基勢壘二極管D1的陽極和陰極側上的電感La、Lk較大時，在肖特基勢壘二極管D1側上流動的電流I21變小，并且通過連接具有正向電壓小于寄生二極管Dp的正向電壓的肖特基勢壘二極管D1，沒有產(chǎn)生足夠的效果。寄生二極管Dp還存在于用于高端開關的功率MOS Q1中，但由于用于高端開關的功率MOSQ1側上的寄生二極管Dp，具有形成在功率MOS Q1的源極區(qū)域SR1側上的陽極和形成在功率MOS Q1的漏極區(qū)域DR1側上的陰極，它不是在正向方向上連接，該正向方向是相對于與從功率MOS Q1的漏極區(qū)域DR1流到其源極區(qū)域SR1的電流(第一電流)I1相同的方向而言的。在通過施加柵極電壓VgH導通功率MOS Q1之前，功率MOS Q1沒有電流，以及沒有產(chǎn)生每單位時間的電流變化量的減少，從而開關損耗產(chǎn)生。
功率MOS Q2是用于整流非絕緣DC-DC轉換器50A的晶體管，并具有在與來自控制電路2的頻率相同步地降低晶體管電阻的同時，進行整流的功能。由于如上所述功率MOS Q2的導通時間比功率MOSQ1的導通時間長，由于導通電阻而引起的損耗變得比開關損耗更突出。因此需要降低導通電阻。寄生電感LsL在功率MOS Q2和供有參考電位GND的端子(第二電源端子)ET4之間，由于該寄生電感LsL所產(chǎn)生的互連電阻(互連阻抗)，導通電阻增加，以及電流轉換效率降低。
在這個實施方式4中，其上方形成有用于高端開關的功率MOS Q1的半導體芯片5a，其上方形成有用于低端開關的功率MOS Q2和SBDD1的半導體芯片5b，以及其上方形成有驅動電路3a和3b的半導體芯片5c，各自構成如圖1所示非絕緣DC-DC轉換器1的一部分，且它們容納在一個管殼中。與將這些芯片容納在各自的管殼中相比，通過將半導體芯片5a至5c容納在一個管殼中，能縮短半導體芯片5a至5c每一個的互連通路。這能夠使得減小寄生在這些互連上的電感LdH，LgH，LsH，LdL，LgL以及LsL，從而提高非絕緣DC-DC轉換器1的電壓轉換效率，并且使非絕緣DC-DC轉換器1小尺寸化。
盡管考慮到僅小尺寸化和電感的減小，優(yōu)選將用于高端開關的功率MOS Q1和用于低端開關的功率MOS Q2形成在一個半導體芯片上，但是當這些晶體管形成在一個半導體芯片上時，它們的元件特性不能被充分地呈現(xiàn)。另外，這樣會使制造工序復雜化，以及增加制造半導體芯片所需的時間和成本。用于低端開關的功率MOS Q2易于產(chǎn)生熱量，因為如上所述其導通時間比用于高端開關的功率MOS Q1的導通時間長。當功率MOS Q1和Q2兩者形成在一個半導體芯片上時，擔心在用于低端開關的功率MOS Q2操作時產(chǎn)生的熱量通過半導體襯底對用于高端開關的功率MOS Q1具有不利的影響。從這種觀點出發(fā)，將用于高端開關的功率MOS Q1、用于低端開關的功率MOS Q2、以及驅動電路3a和3b分別形成在半導體芯片5a至5c上。與將用于高端開關的功率MOS Q1、用于低端開關的功率MOS Q2、以及驅動電路3a和3b形成在一個半導體芯片上相比，每個元件能充分呈現(xiàn)其特性。另外，這樣便于非絕緣DC-DC轉換器1的制造，由此能縮短非絕緣DC-DC轉換器1的制造時間，以及同時，能降低生產(chǎn)成本。而且，用于高端開關的功率MOS Q1以及驅動電路3a和3b不會受到用于低端開關的功率MOS Q2操作時產(chǎn)生的熱量的不利影響，所以非絕緣DC-DC轉換器1能夠具有穩(wěn)定的操作穩(wěn)定性。驅動電路3a和3b被同步以及交替操作，所以將它們形成在一個半導體芯片5c上方，以保證整個電路操作的穩(wěn)定性。
如上所述為了提高非絕緣DC-DC轉換器1的電壓轉換效率，重要的是將半導體芯片5a至5c容納在一個管殼中，但簡單地容納在一個管殼中對于提高電壓轉換效率是不夠的。接下來將描述一個管殼的特定結構實施例，該管殼對于提高非絕緣DC-DC轉換器1的電壓轉換效率是重要的。
圖32是管殼20B的主表面?zhèn)壬系恼麄€平面圖，圖33是圖32的管殼20B的側視圖，圖34是圖32的管殼20B背側上的整個平面圖，以及圖35是圖32的管殼20B外觀的透視圖。
實施方式4的管殼20B具有例如QFN(無引線四方扁平封裝)結構。但它不限于QFN，而是可以采用各種結構。例如，還可以采用諸如QFP(四方扁平封裝)和SOP(小外形封裝)的扁平封裝結構。
構成管殼20B的樹脂密封體MB具有以薄板制作的外觀。樹脂密封體MB例如由環(huán)氧樹脂制成。為了減小應力，可以使用添加有苯酚固化劑、硅酮橡膠和填料的聯(lián)苯熱固性樹脂作為樹脂密封體MB的材料。樹脂密封體MB通過用于大量生產(chǎn)的傳遞模塑工序來形成。從樹脂密封體MB的背面，露出平面上基本呈矩形形狀的三個芯片焊盤7a1，7a2和7a3的背面。從樹脂密封體MB的四個側表面以及其背面的外圍，多個引線(外部端子)7b沿樹脂密封體MB的外圍部分地露出。芯片焊盤7a1，7a2和7a3以及引線7b主要由諸如42合金的金屬材料組成，以及它們的厚度例如約為200μm。作為用于芯片焊盤7a1，7a2和7a3以及引線7b的另一種材料，可以使用銅(Cu)或其表面逐次鍍有鎳(Ni)、鈀(Pd)和金(Au)的銅。如后面所述，半導體芯片5a和5b分別安裝在芯片焊盤7a1和7a2的主表面上，同時半導體芯片5c安裝在芯片焊盤7a3的主表面上。在芯片焊盤7a3的一個角上，形成定位錐TR1(指示標記)。這個錐TR1用于當運送或將商標貼于管殼20B而面向管殼20B時，區(qū)分管殼20B的主表面和背側表面。該錐例如通過蝕刻形成。芯片焊盤7a1和7a2上要安裝有半導體芯片5a和5b，而該芯片5a和5b上方形成有功率MOS Q1和Q2，從而芯片焊盤7a1和7a2是被供有來自第一和第二電源端子的電流I1和I2的部分，所以形成錐TR1會使其外部尺寸減小，以及這可能對電流特性有影響。由于動態(tài)電流沒有經(jīng)過芯片焊盤7a3，且電位固定，所以不必考慮對電流特性的影響。因此，優(yōu)選在芯片焊盤7a3的部分上形成定位錐TR1。
在這個結構中，芯片焊盤7a1至7a3的背面(與其上安裝半導體芯片5a、5b和5c的表面相對的表面)以及引線7b的背面(要與布線襯底的端子結合的表面)存在于管殼20B的安裝表面上(當把管殼20B安裝在布線襯底上時面向布線襯底的表面)。
圖36是當透視管殼20B的內部時，在主表面?zhèn)壬瞎軞?0B的整個平面圖，圖37是沿圖36的Y3-Y3線所取的橫截面圖，以及圖38是沿圖36的X4-X4線所取的橫截面圖。盡管圖36是平面圖，但給芯片焊盤7a1至7a3、引線7b以及互連部分7c畫上了陰影，以便于這些圖的理解。
在管殼20B中，密封上述三個芯片焊盤7a1至7a3(第一至第二芯片安裝部分)、如后面所述安裝在芯片焊盤7a1至7a3上方的多個半導體芯片5a至5c、以及用于將半導體芯片5a至5c的焊盤BP1至BP11電連接到各自部分的導線WA1，WA2，WB1至WB6。
芯片焊盤7a1至7a3彼此相鄰地布置，同時隔開一個預定距離。在半導體芯片5a至5c操作時產(chǎn)生的熱量，主要從半導體芯片5a至5c的背面經(jīng)由芯片焊盤7a1至7a3釋放到外部。因此，分別形成芯片焊盤7a1至7a3的面積大于半導體芯片5a至5c的面積。這能夠使得提高非絕緣DC-DC轉換器1的散熱特性，并且提高操作穩(wěn)定性。通過形成半蝕刻區(qū)域，減薄芯片焊盤7a1至7a3以及引線7b背面上的外圍部分。形成這個半蝕刻區(qū)域，以通過提高芯片焊盤7a1至7a3以及引線7b與樹脂密封體MB之間的粘附力，來減少或防止芯片焊盤7a1至7a3以及引線7b的剝離或變形故障。
在圖36左上的芯片焊盤7a1上方，布置其上方形成有用于高端開關的功率MOS Q1的半導體芯片5a，并使該芯片5a主表面向上。在半導體芯片5a的主表面上方，布置功率MOS Q1每一個的用于源極電極的焊盤BP2和用于柵極電極的焊盤6BP1。這個用于源極電極的焊盤BP2經(jīng)由多個導線WA1電連接到芯片焊盤7a2，以及同時，經(jīng)由多個導線WB1電連接到用于半導體芯片5c的驅動電路3a的源極電極的焊盤BP3。用于柵極電極的焊盤6BP1經(jīng)由多個導線WB2電連接到用于半導體芯片5c的驅動電路3a的輸出(漏極)電極的焊盤BP4。半導體芯片5a的背面用作要連接到功率MOS Q1的漏極的漏極電極，并經(jīng)由芯片焊盤7a1電連接到與芯片焊盤7a1的外圍集成的多個引線7b1(7b)。這些引線7b1電連接到端子ET1。導線WA1布置成Z字形，從而在第一方向X上彼此相鄰的兩個導線WA1交替地連接到上和下焊盤BP2上。
如圖36所示，其上方形成有用于高端開關的功率MOS Q1的半導體芯片5a是矩形的。其在第一方向X上的邊比其在與之垂直的第二方向Y上的另一邊要長。相對于芯片焊盤7a1的中心，布置半導體芯片5a使得它靠近芯片焊盤7a2。換句話說，靠近芯片焊盤7a1的一邊布置半導體芯片5a，該焊盤7a1的該邊鄰近于芯片焊盤7a2的一邊。通過靠近芯片焊盤7a2布置半導體芯片5a，能縮短用于電連接用于功率MOS Q1源極電極的焊盤BP2和芯片焊盤7a2的導線WA1的長度，由此減小在功率MOS Q1的源極和功率MOS Q2的漏極之間產(chǎn)生的寄生電感LsH。以其長邊沿鄰近的芯片焊盤7a2的長邊延伸的這種方式布置半導體芯片5a。這就使得可以保證用于半導體芯片5a的源極電極的焊盤BP2和芯片焊盤7a2的面向長度，由此能夠實現(xiàn)多個導線WA1的排列。因此，能減小在功率MOS Q1的源極和功率MOSQ2的漏極之間的電感LsH。另外，能縮短由多晶硅制成的、沿如圖36所示的第二方向Y延伸的柵極互連，以及因此能減小功率MOS Q1的柵極電阻，因為半導體芯片5a具有矩形形狀。此外，半導體芯片5a布置成使半導體芯片5a和5c之間的距離短于半導體芯片5a和5b之間的距離，以特別地減小用于半導體芯片5a的柵極電極的焊盤6BP1和用于半導體芯片5c的輸出電極的焊盤BP4之間的距離。采用這種結構是考慮到用于高端開關的功率MOS Q1的柵極電感增加對開關損耗增加的巨大影響。通過靠近半導體芯片5c布置半導體芯片5a，能減小用于電連接用于功率MOS Q1的柵極電極的焊盤6BP1和用于驅動電路3a的輸出電極的焊盤BP4的導線WB2的長度，能減小寄生在功率MOS Q1的柵極上的電感LgH，并因此能減小功率MOS Q1的開關損耗。半導體芯片5a的這種排列使得可以減小功率MOS Q1的開關損耗，并因此提高非絕緣DC-DC轉換器1的電壓轉換效率。
兩種導線WA1和WB1電連接到用于半導體芯片5a的源極電極的焊盤BP2。換句話說，將要連接到芯片焊盤7a2的導線WA1和要連接到驅動電路3a源極的導線WB1，適當?shù)赜米麟娺B接到用于半導體芯片5a的源極電極的焊盤BP2的導線。這使得可以分散電流，使其流入兩個通路，一個通路用于電流I1，該電流I1經(jīng)由芯片焊盤7a2從功率MOS Q1的源極流向輸出端子，而另一個通路用于流向驅動電路3a的電流，由此減小在各自導線WA1和WB1中產(chǎn)生的電流負載。結果，能減小在功率MOS Q1和驅動電路3a之間的寄生電感，從而進一步改善開關損耗。
上述導線WA1、WB1和WB2例如由金(Au)制成，并且導線WA1比導線WB1和WB2要粗。這使得可以減小功率MOS Q1的源極側上的互連電感，減小非絕緣DC-DC轉換器1的開關損耗，以及因此提高其電壓轉換效率。
芯片焊盤7a2位于圖36的底部并具有最寬大的面積，在該芯片焊盤7a2上方，布置其上方形成有用于低端開關的功率MOS Q2和SBDD1的半導體芯片5b，并使芯片5b主表面向上。在半導體芯片5b的主表面上方，布置用于功率MOS Q2的源極電極和SBD D1的陽極電極的焊盤BP1以及用于柵極電極的焊盤6BP2。該焊盤BP1經(jīng)由多個導線WA2電連接到引線7b2，并經(jīng)由多個導線WB3電連接到焊盤BP7，該焊盤BP7用于半導體芯片5c的驅動電路3b的源極電極。用于柵極電極的焊盤6BP2經(jīng)由多個導線WB4電連接到焊盤BP8，該焊盤BP8用于半導體芯片5c的驅動電路3b的輸出(漏極)電極。半導體芯片5b的背面用作功率MOS Q2的漏極電極和SBD D1的陰極電極，并經(jīng)由芯片焊盤7a2電連接到多個引線7b3(7b)，該多個引線7b3(7b)與芯片焊盤7a2的外圍集成。這些引線7b3電連接到輸出端子ET5。
其上方形成有用于低端開關的功率MOS Q2的半導體芯片5b，具有如圖36所示的矩形形狀。其在第一方向X上的邊比在第二方向Y上的另一邊要長。盡管半導體芯片5b沿半導體芯片5a布置，但它與半導體芯片5a分開，并且它不是布置在芯片焊盤7a2的中心，而是靠近引線7b2布置。具體地說，不是靠近輸出端子ET5所連接的引線7b3布置半導體芯片5b，而是靠近在引線7b2附近的芯片焊盤7a2的角(圖36的左角)布置，供有參考電位GND的端子ET4連接到該引線7b2。將半導體芯片5b在第二方向Y上的長度調整為大致等于多個引線7b2已經(jīng)連接到的互連部分7c在第二方向上的長度，同時將半導體芯片5b在第一方向X上的長度調整為大致等于多個引線7b2已經(jīng)連接到的互連部分7c在第一方向X上的長度。通過這種結構，能縮短用于將用于功率MOS Q2的源極電極和SBD D1的陽極電極的焊盤BP1電連接到引線7b2的導線WA2。半導體芯片5b相交的兩邊即長邊和短邊沿多個引線7b2的排列形狀(平面L形形狀)布置。特別地，用于功率MOS Q2的源極電極和SBD D1的陽極電極的焊盤BP1，具有沿多個引線7b2的排列形狀延伸的形狀。這使得焊盤BP1和多個引線7b2組可以彼此長距離面對，由此布置多個導線WA2。多個引線7b2沿芯片焊盤7a2的相交成直角的兩邊排列，并連接到互連部分7c，該互連部分7c呈平面L形形狀并沿這兩邊延伸。通過將所有多個引線7b2連接到互連部分7c，與多個引線7b2的分開排列相比，產(chǎn)生容量的增加，這有利于減小互連電阻和增強參考電位GND?？紤]到用于低端開關的功率MOS Q2的源極側上的導通電阻增加對開關損耗增加的巨大影響，而采用這種結構。通過采用這種結構，能減小功率MOS Q2的源極側上的導通電阻，并因此能減小功率MOS Q2的傳導損耗。另外，能使導線WA2的寄生阻抗均勻，由此能使流到導線WA2的電流均勻。這使得可以提高非絕緣DC-DC轉換器1的電壓轉換效率。此外，能增強參考電位GND，所以能提高非絕緣DC-DC轉換器1的操作穩(wěn)定性。
關于SBD D1，SBD D1的陰極電極能經(jīng)由具有大面積的芯片焊盤7a2電連接到功率MOS Q1的輸出互連或漏極電極，所以能急劇地減小寄生到陰極的電感Lk。另外，通過將功率MOS Q2和SBD D1形成在一個半導體芯片5b上，能減小SBD D1的陽極與功率MOS Q2的源極之間的互連長度，所以能極大地減小寄生在互連上的電感La。換句話說，由于能減小寄生到SBD D1的陽極和陰極的電感La、Lk，SBDD1能夠充分呈現(xiàn)其作用，二極管傳導損耗和二極管恢復損耗能被減小，并因此能提高非絕緣DC-DC轉換器1的電壓轉換效率。另外，電感La、Lk的減小導致噪聲的減小。
將用于低端開關的功率MOS Q2安裝在具有最大面積的芯片焊盤7a2上，因為其在操作時的熱產(chǎn)生量最大。這使得可以改善由功率MOS Q2產(chǎn)生的熱的輻射，由此提高非絕緣DC-DC轉換器1的操作穩(wěn)定性。
上述導線WA2、WB3和WB4例如由金(Au)制成，并且導線WA2比導線WB3和WB4粗。通過使用粗導線WA2作為電連接到功率MOS Q2的源極和SBD D1的陽極的導線，能減小功率MOS Q2的源極側和SBDD1的陽極側上的互連電阻。這帶來功率MOS Q2導通電阻的減小和二極管損耗的減小，所以能提高非絕緣DC-DC轉換器1的電壓轉換效率。
芯片焊盤7a3位于圖36的右上且具有最小的面積，在該芯片焊盤7a3上方，布置其上方形成有驅動電路3a和3b的半導體芯片5c，并使芯片5c主表面向上。在半導體芯片5c的主表面上方，布置用于驅動電路3a和3b的信號輸入(柵極)電極的焊盤BP10和用于源極電極的焊盤BP11，以及上述焊盤BP3，BP4，BP7和BP8。用于柵極電極的焊盤BP10經(jīng)由多個導線WB5電連接到引線7b4(7b)。用于源極電極的焊盤BP11經(jīng)由多個導線WB6電連接到引線7b5(7b)，該引線7b5(7b)與芯片焊盤7a3集成。
其上方形成有驅動電路3a和3b的半導體芯片5c也是平面矩形形狀，并且要與功率MOS Q1和Q2連接的焊盤BP3、BP4、BP7和BP8，分別沿鄰近半導體芯片5a和5b的兩個邊布置。這使得可以進一步減小導線WB1，WB2，WB3和WB4每一個的長度，由此使出現(xiàn)在互連通路上的寄生電感LgH，LsH，LgL和LsL進一步地減小。如上所述，為了減小半導體芯片5a中的開關電阻，而不是導通電阻，將半導體芯片5c和半導體芯片5a之間的距離調整為比半導體芯片5c和半導體芯片5b之間的距離短；以及另外，使分別電連接到功率MOS Q1的源極和柵極的導線WB1和WB2，比分別電連接到功率MOS Q2的源極和柵極的導線WB3和WB4短。
半導體芯片5a至5c因特性不同而在外部尺寸(面積)上不同。半導體芯片5a具有比半導體芯片5c大的外部尺寸，同時半導體芯片5b具有比半導體芯片5a大的外部尺寸。其上方形成有驅動電路3a和3b的半導體芯片5c，是用于控制功率MOS Q1和Q2的柵極的控制電路，所以考慮到整個封裝的大小，優(yōu)選元件的外部尺寸盡可能地小。另一方面，優(yōu)選出現(xiàn)在晶體管中的導通電阻盡可能地小，因為電流I1和I2經(jīng)過功率MOS Q1和Q2。導通電阻的減小能通過加寬每單位晶體管單元面積的溝道寬度來實現(xiàn)。因此半導體芯片5a和5b具有比半導體芯片5c大的外部尺寸。如圖3所示，用于低端開關的功率MOS Q2的導通時間比用于高端開關的功率MOS Q1的導通時間長，所以必須使功率MOS Q2的導通電阻小于功率MOS Q1的導通電阻。因此半導體芯片5b具有比半導體芯片5a大的外部尺寸。
導線WA1，WA2和WB1至WB6例如通過超聲波熱壓鍵合來連接。當超聲波能量不能平穩(wěn)地傳遞到芯片焊盤7a1至7a3及引線7b的導線鍵合部分時，存在鍵合失敗的危險。因此在避開半蝕刻區(qū)域的同時執(zhí)行導線鍵合。這使得可以減少或防止鍵合失敗。
使用細導線作為要連接到半導體芯片5c的導線WB1至WB6，因為當使用粗導線時，焊盤BP3、BP4、BP7、BP8、BP10和BP11每一個的面積不可避免地會增加。這就增加了芯片尺寸以及生產(chǎn)成本。
圖39是半導體芯片5a的放大平面圖，圖40是沿圖39的X5-X5線所取的橫截面圖，圖41是半導體芯片5a的局部橫截面圖，以及圖42是沿圖39的Y4-Y4線所取的橫截面圖。
半導體芯片5a具有半導體襯底5HS、在這個半導體襯底5HS的主表面(其上形成焊盤BP2和6BP1的表面?zhèn)?上方所形成的多個單位晶體管元件、通過在半導體襯底5HS主表面上方相繼層疊絕緣層9b及柵極指6c和6d而得到的多層互連層、以及為覆蓋這些柵極指6c和6d而形成的表面保護膜(最終保護膜)18。半導體襯底5HS例如由n+型硅(Si)單晶制成。絕緣層9b例如由氧化硅膜制成。焊盤BP2和6BP1以及柵極指6c和6d由諸如鋁(Al)的金屬材料制成，并且它們在這里構成最上的互連層。表面保護膜18例如是氧化硅膜、氮化硅(Si3N4)膜或在它們的層疊膜上方通過層疊諸如聚酰亞胺膜(PiQ)的有機膜而得到的層疊膜。
半導體芯片5a具有彼此相對的主表面(電路形成表面)5ax和背面(背面電極形成表面)5ay。集成電路及焊盤BP2和6BP1形成在半導體芯片5a的主表面5ax側上，而電連接到漏極區(qū)域DR的背面電極HBE形成在背面5ay上。集成電路主要由在半導體襯底5HS的主表面5ax上方形成的晶體管元件、焊盤BP2及柵極指6c和6d組成。背面電極HBE通過沉積諸如金(Au)的金屬而形成，并如上所述連接到芯片焊盤7a2。表面保護膜18具有開口部分19，從該開口部分19露出焊盤BP2和柵極指6c的部分。
在半導體芯片5a的寬度方向(第二方向Y)上，形成兩個焊盤BP2用于源極電極。形成這些焊盤BP2，使得它們沿半導體芯片5a的較長方向(第一方向X)延伸，并彼此面對。用于柵極電極的焊盤6BP1布置在半導體芯片5a的一個短邊附近。用于柵極電極的焊盤6BP具有平面正方形，且其平面尺寸例如為280μm×280μm。用于柵極電極的焊盤6BP1與柵極指6c和6d集成。柵極指6d是從焊盤6BP1沿半導體芯片5a的較長方向延伸的圖形，并布置在上述兩個焊盤BP2之間。另一方面，柵極指6c是沿半導體芯片5a的外圍延伸并布置成以其圍繞兩個焊盤BP2。柵極指6c和6d均具有約25μm的寬度。通過這種結構，用于源極電極的焊盤BP2能靠近芯片焊盤7a2并沿一對長邊布置。這使得可以縮短用于電連接用于源極電極的焊盤BP2和芯片焊盤7a2的導線WA1，并且此外盡可能多地排列導線WA1，由此減小寄生電感LsH。通過在半導體芯片5a的一個端部(與連接到焊盤6BP1的邊相對的端部)與柵極指6c的部分分開地形成柵極指6d，能避免隔開功率MOS Q1的源極區(qū)域SR1。換句話說，通過不用隔開地形成源極區(qū)域SR1，能減小導通電阻。
在半導體襯底5HS的主表面上方，形成例如由n型硅單晶制成的外延層5HEP。這個外延層5HEP具有n-型半導體區(qū)域24n1、該區(qū)域24n1上方的p型半導體區(qū)域24p1、該區(qū)域24p1上方的n+型半導體區(qū)域24n2、以及p+型半導體區(qū)域24p2，該區(qū)域24p2從半導體襯底5HS的主表面延伸，以連接到p型半導體區(qū)域24p1。在這樣一個半導體襯底5HS上方和外延層5HEP中形成具有溝槽柵極結構的n溝道型垂直功率MOS Q1。
功率MOS Q1具有用作源極區(qū)域SR1的n+型半導體區(qū)域24n2、用作漏極區(qū)域DR1的n-型半導體區(qū)域24n1、用作溝道形成區(qū)域CH1的p型半導體區(qū)域24p1、在溝槽14內壁表面上方形成的柵極絕緣膜15b、以及經(jīng)由柵極絕緣膜15b埋在溝槽14中的柵極電極8G，該溝槽14在外延層5HEP的厚度方向上制作。柵極電極8G例如由低電阻多晶硅制成。通過采用這種溝槽柵極結構，能實現(xiàn)功率MOS Q1單位面積的小型化和更高的集成度。
每個單元的柵極電極8G經(jīng)由柵極互連8L在場絕緣膜FLD上方拉出，柵極互連8L與該柵極電極集成，且由多晶硅制成，并經(jīng)由接觸孔11b電連接到柵極指6d。柵極電極8G和柵極互連8L的表面覆蓋有表面保護膜18，并且它們與焊盤BP2絕緣。除了用于源極的n+型半導體區(qū)域24n2，焊盤BP2還經(jīng)由p+型半導體區(qū)域24p2電連接到用于溝道形成的p型半導體區(qū)域24p1。功率MOS Q1操作時的電流I1沿溝槽14的深度方向，在源極區(qū)域SR1和漏極區(qū)域DR1之間流動(在漂移層的厚度方向流動)，并同時沿柵極絕緣膜15的側表面流動。由于這種垂直功率MOS Q1與相對于半導體襯底主表面在水平方向上形成有溝道的水平型場效應晶體管相比，具有每單位單元面積的較大柵極面積，以及具有柵極電極8G和漏極的漂移層之間的較大接合面積，所以能增加其每單位單元面積的溝道寬度，并且盡管柵—漏寄生電容增加，但還是能降低導通電阻。PWL2是p-型p阱。
因為在實施方式1中已經(jīng)描述了其上方形成有用于低端開關的功率MOS Q2的半導體芯片5b的元件結構，所以這里省略其描述。但應注意的是，在從用于高端開關的功率MOS Q1切換到用于低端開關的功率MOS Q2時，不可避免電流(穿越性電流)從端子ET1流到端子ET4，這種現(xiàn)象稱為“自導通”，為了防止這種現(xiàn)象，要控制用于低端開關的功率MOS Q2的閾值電壓比用于高端開關的功率MOS Q1的閾值電壓高。通過上述控制，能抑制或阻擋穿越性電流的通路，從而能抑制或防止自導通。
接下來將描述半導體芯片5c，它具有用于控制的驅動電路3a和3b。半導體芯片5c的電路結構與器件橫截面的結構類似于參考圖5和圖6所描述的那些。圖43中說明了驅動電路3a的基本結構實施例。驅動電路3b的器件結構基本上類似于驅動電路3a的器件結構，從而省略對驅動電路3b的描述。
驅動電路3a具有形成在n型阱NWL2中的p溝道水平型(相對于半導體襯底SUB的主表面在水平方向上形成有溝道)功率MOS Q3，和形成在p型阱PWL3中的n溝道水平型功率MOS Q4。功率MOS Q3具有源極區(qū)域SR3、漏極區(qū)域DR3、柵極絕緣膜15p和柵極電極G3。源極區(qū)域SR3和漏極區(qū)域DR3均具有p-型半導體區(qū)域25a和p+型半導體區(qū)域25b。功率MOS Q4具有源極區(qū)域SR4、漏極區(qū)域DR4、柵極絕緣膜15n和柵極電極G4。源極區(qū)域SR4和漏極區(qū)域DR4均具有n-型半導體區(qū)域26a和n+型半導體區(qū)域26b。漏極區(qū)域DR3和DR4連接到輸出端子ET7，并經(jīng)由輸出端子ET7電連接到用于高端開關的功率MOS Q1的柵極。源極區(qū)域SR4連接到端子ET8，并經(jīng)由端子ET8電連接到用于高端開關的功率MOS Q1的源極。
圖44是管殼20B的一個安裝實施例的平面圖，而圖45是圖44的管殼20B的側視圖。在圖44中，透視管殼20B，以便于理解布線襯底30的互連。
布線襯底30例如由印刷電路板制成，并且管殼20B、31和32以及芯片部件33和34安裝在其主表面上。管殼31具有形成在其中的控制電路2，而管殼32具有形成在其中的負載電路4。芯片部件33具有形成在其中的線圈L1，而芯片部件34具有形成在其中的電容器C1。管殼31的引線31a經(jīng)由布線襯底30的互連30a電連接到管殼20B的引線7b(7b4)。管殼20B的引線7b1電連接到布線襯底30的互連30b。管殼20B的輸出引線(輸出端子)7b3經(jīng)由布線襯底30的互連(輸出互連)30c電連接到芯片部件33的線圈L1的一端。芯片部件33的線圈L1在其另一端經(jīng)由布線襯底30的互連(輸出互連)30d電連接到負載電路4。用于管殼20B的參考電位GND的引線7b2經(jīng)由布線襯底30的互連30e電連接到多個芯片部件34的電容器C1的一端。芯片部件34的電容器C1在其另一端經(jīng)由布線襯底30的互連30d電連接到負載電路4。
圖46說明了包括根據(jù)實施方式1的管殼20B的非絕緣DC-DC轉換器1的電路系統(tǒng)結構的一個實施例。在這個電路系統(tǒng)中，多個管殼20B與一個負載電路4并聯(lián)連接。輸出電源電位Vin、參考電位GND和控制電路2均公用于多個管殼20B。當在這種電路系統(tǒng)中，功率MOS Q1和Q2、驅動電路3a和3b、以及SBD D1容納在各自的管殼中時，整個系統(tǒng)的小尺寸化會受到影響。另一方面，在實施方式1中，功率MOS Q1和Q2、驅動電路3a和3b以及SBD D1(SBD D1和功率MOS Q2形成在一個半導體芯片5b上)容納在同一管殼20B中，這使得整個系統(tǒng)小尺寸化。
接下來將基于圖47的制造流程圖，描述根據(jù)實施方式1的管殼20B的制造工序。
首先，制備三個半導體晶片以及切割膠帶(步驟100a和100b)。這三個半導體晶片均具有多個半導體芯片5a至5c形成在其主表面上。將切割膠帶粘合到每個半導體晶片的背面，接著通過切割刀片從每個半導體晶片切割半導體芯片5a至5d(步驟101和102)。
然后，制備引線框和芯片粘合劑(步驟103a和103b)。圖48和圖49均說明了引線框的7單位面積的局部平面圖的一個實施例。圖48說明了引線框7的主表面，而圖49說明了引線框7的背面。引線框7具有沿圖48的水平方向延伸的兩個框架部分7f1、在與框架部分7f1成直角的方向上延伸以便成為該兩個框架部分7f1之間橋路的框架部分7f2、從框架部分7f1和7f2的內圍向單位面積的中心延伸的多個引線7b、與該多個引線7b集成并通過這些引線7b由框架部分7f1和7f2支撐的三個芯片焊盤7a1至7a3、以及L形互連部分7c。在引線7b和芯片焊盤7a1至7a3的背面上的外圍處，形成半蝕刻區(qū)域HF，該區(qū)域HF比其他區(qū)域薄。在圖49中，給半蝕刻區(qū)域HF畫上了陰影，以便于這個圖的理解。作為芯片粘合劑，采用銀(Ag)漿。
在通過芯片粘合劑在引線框7的每個單位區(qū)域中，將半導體芯片5a至5c安裝在芯片焊盤7a1至7a3的主表面上方之后，通過熱處理固化芯片粘合劑，由此如圖50的步驟S1中所示，半導體芯片5a至5c被牢固地粘貼到芯片焊盤7a1至7a3上(步驟104和105)。通過按5c、5a和5b這樣的順序安裝半導體芯片，還可以提高生產(chǎn)率。
然后，制備兩種導線WA1、WA2和WB1至WB6(步驟106a和106b)。導線WA1、WA2和WB1至WB6均由例如金(Au)制成。導線WA1和WA2具有寬約50μm的直徑，而導線WB1至WB6具有窄約30μm的直徑。通過超聲波熱壓方法鍵合這兩種導線WA1、WA2和WB1至WB6(步驟106)。粗導線WA1和WA2的鍵合處理所必需的負載大于細導線WB1至WB6的鍵合處理所必需的負載。當粗導線WA1和WA2在鍵合細導線WB1至WB6之后鍵合時，細導線WB1至WB6可能會因粗導線鍵合時施加的大負載而斷開。根據(jù)本發(fā)明人的研究，這種斷開故障往往發(fā)生在特別是芯片焊盤7a1至7a3彼此分開時。在實施方式4的導線鍵合步驟中，細導線WB1至WB6的鍵合在粗導線WA1和WA2鍵合之后進行，如圖50的步驟S2和S3所示。這使得可以抑制或防止細導線WB1至WB6的斷開故障。
然后制備密封樹脂和密封膠帶(步驟107a和107b)。然后通過傳遞模塑工序進行樹脂密封(模塑)步驟(步驟108)。傳遞模塑工序是這樣的工序，即通過使用裝備有盒(pot)、流道、樹脂注入口和空腔的模具，將熱固性樹脂通過流道和樹脂注入口從盒注入到空腔中，而形成樹脂密封體MB。適于制造QFN型管殼20B的是一對一系統(tǒng)傳遞模塑工序，其對于每個產(chǎn)品形成區(qū)域一個一個地利用樹脂密封安裝在每個產(chǎn)品形成區(qū)域上的半導體芯片，或批量系統(tǒng)傳遞模塑工序，其在使用具有多個產(chǎn)品形成區(qū)域(器件形成區(qū)域、產(chǎn)品獲得區(qū)域)的多片形成引線框的同時，一次密封安裝在每個產(chǎn)品形成區(qū)域上的多個半導體芯片。在這個實施方式4中，采用一對一系統(tǒng)傳遞模塑工序。
例如以下列方式執(zhí)行樹脂密封步驟。首先，在將密封膠帶設置在用于樹脂模塑的下模的表面上方之后，使引線框7位于密封膠帶上方，并夾緊樹脂模具，從而多個引線7b和芯片焊盤7a1至7a3的部分的背面粘貼到密封膠帶上。在該樹脂密封步驟之前，將密封膠帶粘貼到引線框7的背面上，是因為下列原因。如實施方式4中那樣，在一個管殼6中具有多個芯片焊盤7a1至7a3的這種結構，其樹脂密封步驟中，樹脂往往從如圖48所示的形成三個芯片焊盤7a1至7a3邊界的縫隙的交叉點Z處泄漏。泄漏的樹脂(樹脂毛刺)經(jīng)由該交叉點Z滲入到芯片焊盤7a1至7a3的背面(在將管殼20B安裝在布線襯底上時的安裝表面)，并可能使管殼20B的安裝受到影響，引起封裝失敗。為了避免這種失敗，預先粘貼密封膠帶。在這個實施方式4中，在密封步驟之前，將密封膠帶牢固地粘貼到三個芯片焊盤的背面(包括形成三個芯片焊盤邊界的縫隙)，以防止如上所述的樹脂泄漏，并防止密封樹脂從交叉點Z處泄漏到芯片焊盤7a1至7a3的背面。這使得可以防止另外將會由樹脂毛刺引起的管殼20B的封裝失敗。優(yōu)選地，密封膠帶具有提供0.5N或更大的粘性強度的粘合強度，因為在密封步驟中期望密封膠帶牢固粘貼到芯片焊盤7a1至7a3。近年來，已經(jīng)使用具有鎳(Ni)/鈀(Pd)/金(Au)薄鍍層的引線框7。在鍍有Pd(鈀)的引線框7的情況下，當把管殼20B安裝到布線襯底上時可以使用無鉛焊料，并因此有利于環(huán)境。除了這種效果之外，盡管普遍采用的引線框需要預先把銀(Ag)漿涂敷到引線框的導線鍵合部分上，但也能將導線連接到?jīng)]有已經(jīng)涂敷Ag漿材料的上述引線框上。即使鍍Pd引線框7由于上述的樹脂毛刺，也免不了封裝失敗的問題。如果樹脂毛刺形成，就通過清洗去除。由于為了減少制造步驟的數(shù)目，通過在樹脂密封步驟之前電鍍引線框7來制備鍍Pd引線框7，所以當通過清洗剝離該樹脂毛刺時，Pd鍍膜不可避免地會與樹脂毛刺一起被剝離。簡而言之，鍍Pd引線框7有可能變得不能用。另一方面，在實施方式4中，能使用具有上述優(yōu)點的鍍Pd引線框7，因為防止了樹脂毛刺的形成，并因此，在密封步驟之后，強清洗處理是不必要的。
將密封樹脂注入到上模(空腔)中，并且用樹脂密封半導體芯片5a至5c以及多個導線WA1、WA2和WB1至WB6，以從樹脂密封體MB(密封部件)露出芯片焊盤7a1至7a3的部分和多個引線7b的部分，由此形成樹脂密封體MB。在這個實施方式4中，在芯片焊盤7a1至7a3和引線7b的背面上的外圍處形成半蝕刻區(qū)域。通過形成這種半蝕刻區(qū)域(陰影區(qū)域)，能增強芯片焊盤7a1至7a3以及引線7b與樹脂密封體MB的粘合力。簡而言之，能抑制或防止引線從密封體脫出。特別地，隨著對更薄更輕半導體器件的日益增加的需求，引線框變得更細。另外，由于引線7b比其他部分更細，且其端部釋放，沒有被連接，所以上述樹脂密封可能會引起引線部分的變形和剝離。因此，也半蝕刻在引線7b端側上的背面外圍部分，以在引線7b端側上的背面外圍部分處形成臺階差。在半蝕刻之后通過密封步驟，密封樹脂滲入并覆蓋半蝕刻部分，并保持在引線7b端側上的外圍部分，由此能抑制或防止引線7b的變形或剝離。
在這種樹脂密封步驟之后，固化這樣注入的密封樹脂(樹脂固化步驟108)。然后執(zhí)行標記步驟109，之后將單個產(chǎn)品部分從引線框7分離出來(步驟110)。
(實施方式5)圖51是實施方式5的管殼20C的結構實施例的平面圖，圖52是沿圖51的X6-X6線所取的橫截面圖，以及圖53是沿圖51的Y5-Y5線所取的橫截面圖。在圖51中，透視樹脂密封體MB，并給芯片焊盤7a1和7a2、引線7b和互連部分7c畫上了陰影，以便于這個圖的理解。
在實施方式5中，用金屬板互連21代替用于電連接焊盤和各自部件的一些互連。具體地說，用于半導體芯片5a的功率MOS Q1的源極電極的焊盤BP2，經(jīng)由一個金屬板互連21電連接到芯片焊盤7a2。半導體芯片5b的功率MOS Q2的焊盤BP1經(jīng)由一個金屬板互連21電連接到引線7b2。這個金屬板互連21的結構和連接到另一部件的方法，類似于實施方式1中所述的那些，從而這里省略其描述。金屬板互連21還整個覆蓋有樹脂密封體MB。
根據(jù)實施方式5，通過使用金屬板互連21代替導線，能進一步減小寄生到互連通路上的電感和阻抗，從而進一步地減小開關損耗和二極管傳導損耗。結果，與實施方式4相比，能進一步提高非絕緣DC-DC轉換器1的電壓轉換效率。
另外，SBD D1的陽極電極經(jīng)由具有大面積的金屬板互連21電連接到參考電位GND，從而能急劇地減小陽極側上的互連電阻和寄生到陽極電極側上的電感La。因此，與實施方式4相比，SBD D1能夠充分呈現(xiàn)其作用，且能減小二極管傳導損耗和二極管恢復損耗，由此能進一步提高非絕緣DC-DC轉換器1的電壓轉換效率。另外，電感Lk和La的減小帶來噪聲的進一步減小。
當只關注寄生到互連通路上的電感時，優(yōu)選采用金屬板互連21來形成導線WB1至WB6，用于電連接驅動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10和BP11至各自部件。驅動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10和BP11每一個的開口部分為90μm那么窄，從而當金屬板互連21取代導線WB1至WB6時，必須使用具有窄寬度的金屬板互連21。即使與使用導線所帶來的效果相比，在這種情況下減小寄生電感的效果可能也是不夠的。另外，100μm或更窄的金屬板互連21不能被容易地制作，且不能像導線那樣容易地連接。因此，擔心生產(chǎn)成本增加和產(chǎn)量降低。用于驅動電路3a和3b的半導體芯片5c容納在同一管殼20C中，從而即使使用導線也能充分地減小寄生電感。因此，在這個實施方式5中，驅動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10和BP11與各自部件之間經(jīng)由導線WB1至WB6連接。
但是，在連接功率MOS Q1和Q2與驅動電路3a和3b的互連通路中，為了減小寄生到這個互連通路上的電感，將多個導線WB1和WB2并聯(lián)連接。在這個部分處，可以使用寬200μm的金屬板互連21，從而這個金屬板互連21能取代導線WB1和WB2。通過經(jīng)由金屬板互連21電連接功率MOS Q1和Q 2與驅動電路3a和3b，能減小寄生電感，并因此，能減小開關損耗。
(實施方式6)圖54和圖55是實施方式6的管殼20D的部分的橫截面圖，該部分對應于沿圖51的X6-X6線和Y5-Y5線所取的橫截面。管殼20D具有類似于圖51所示的內部結構。管殼20D的上表面是與管殼20D的安裝表面相對的表面(與布線襯底相對的表面)。
在實施方式6中，如實施方式5中那樣，焊盤和部件經(jīng)由金屬板互連21連接。但是金屬板互連21的部分從樹脂密封體MB露出。金屬板互連21布置成覆蓋功率MOS Q1和Q2的形成區(qū)域，該區(qū)域是半導體芯片5a和5b的熱產(chǎn)生源。這里，覆蓋半導體芯片5a和5b的兩個金屬板互連21都從管殼20D的上表面露出。作為選擇，可以僅露出半導體芯片5b側上的金屬板互連21，在該芯片5b上已經(jīng)形成用于低端開關的功率MOS Q2，該功率MOS Q2具有相對大的熱產(chǎn)生量。通過在管殼20D上方放置散熱片，并將其與金屬板互連21的露出表面接合，能進一步提高散熱特性。
在實施方式6中，金屬板互連21被給予散熱功能，且用于散熱的其他部件是不必要的。因此，根據(jù)實施方式6，除了由實施方式4和5得到的效果之外，與其中必須添加散熱部件的情況相比，能減少管殼20D的制造步驟的數(shù)目，并因此能縮短管殼20D的制造時間。由于部件數(shù)目的減少，還能實現(xiàn)半導體器件的成本減小。
(實施方式7)由于DC-DC轉換器的電流和頻率增加趨勢引起的另一個問題是操作時的熱量。特別是，在實施方式1和4至6的描述中，半導體芯片5a和5b容納在一個管殼中，從而高散熱特性變得必要。接下來在實施方式7中，將描述考慮到其散熱特性的結構。
圖56是根據(jù)實施方式7的管殼20的橫截面圖，其中與實施方式4至6的引線7b相比，引線7b是反接的。在這個結構中，芯片焊盤7a1和7a2的背側表面(與其上安裝半導體芯片5a和5b的表面相對的表面)從管殼20E的上表面露出，以及引線7b的背面(要與布線襯底的端子接合的表面)從管殼20E的安裝表面露出。
圖57是說明圖56的管殼20E安裝在布線襯底30上的一個實施例的橫截面圖。管殼20E的背面(安裝表面)上的引線7b經(jīng)由諸如鉛/錫焊料的粘合劑38鍵合到布線襯底30的端子上。散熱片(熱沉)40經(jīng)由絕緣板39鍵合到管殼20E的上表面即芯片焊盤7a1和7a2的背面，該絕緣板39具有高熱導率，例如硅酮橡膠。在這種結構中，由半導體芯片5a和5b產(chǎn)生的熱量，經(jīng)由芯片焊盤7a1和7a2，從半導體芯片5a和5b的背面?zhèn)鬟f到散熱片40，然后釋放。即使對于非絕緣DC-DC轉換器1的電流增加和頻率增加，在一個管殼20E中具有兩個半導體芯片5a和5b的這種結構中，也是可以獲得高散熱特性的。這里給定空氣制冷的熱沉作為一個實施例，但是可以使用液體制冷的熱沉來代替，該液體制冷的熱沉具有流動通道，能夠將冷卻的流水注入散熱器。
(實施方式8)在實施方式1至7中，SBD和MOS形成在一個半導體芯片的各自的區(qū)域中。但是，在這種結構中，MOS的形成區(qū)域不是布置在SBD的形成區(qū)域中，并且在具有預定尺寸的半導體芯片中，MOS的面積與SBD的面積成反比地變小，這增加了MOS的傳導損耗。
在實施方式8中，如圖58所示，SBD D1形成在功率MOS Q2的單位晶體管的形成區(qū)域LQR(有源區(qū)域)中。在功率MOS Q2的單位晶體管中，將最初形成以連接焊盤BP1和p型半導體區(qū)域12的溝槽16加深，以從主表面穿過溝道層(p型半導體區(qū)域12)，并使溝槽16中的阻擋金屬層10a與溝槽16底部上的n-型外延層5LEP相接觸，由此形成肖特基連接。在焊盤BP1和p型半導體區(qū)域12之間，在溝槽16的側表面上形成歐姆連接。
通過采用這種結構，SBD D1的專有區(qū)域在半導體芯片5b中變得不再必要，由此不用減小半導體芯片5b主表面內的功率MOS Q2形成區(qū)域的面積，就能形成具有大面積的SBD。圖59表示實施方式8的損耗分析的計算結果。在這個結構中，將功率MOS Q2的寄生二極管(體二極管)Dp和SBD D1作為一個來對待，因為它們在計算時不能區(qū)分開，但是圖表表明傳導損耗和驅動損耗沒有發(fā)生變化，而體二極管的損耗極大地減小。當SBD D1形成在不同于MOS區(qū)域的區(qū)域中時損耗減小效果約為0.2W，而通過實施方式8中的結構，能達到約0.55W的損耗減小。
然而，本發(fā)明人已經(jīng)發(fā)現(xiàn)僅通過簡單加深溝槽16所發(fā)生的下述兩個問題。
第一個問題是阻擋金屬層10a和p型半導體區(qū)域12之間的不充分連接。具體地說，p型半導體區(qū)域12通常具有不大于1017/cm3的雜質濃度，這對于形成歐姆接觸是不夠的。因此在焊盤BP1和p型半導體區(qū)域12之間不可能形成良好連接。
第二個問題是在肖特基結處大的泄漏電流，因為n-型外延層5LEP具有高的雜質濃度。在實施方式8的結構中，功率MOS Q2和SBD D1形成在同一區(qū)域中，從而不可能如實施方式1至7那樣，僅在功率MOS Q2的形成區(qū)域中形成深的n阱，或通過使用低濃度n-型外延層在SBD D1的形成區(qū)域中形成肖特基連接。當肖特基結形成在具有雜質濃度不大于1016/cm3的n-型外延層中時，由于泄漏電流引起的損耗因SBD過大的泄漏電流而增加。
以克服第一個問題為目的，在實施方式8中，如圖58中所示，p+型半導體區(qū)域(第六半導體層)41形成在p型半導體區(qū)域12中，以便使其與溝槽16的側表面相接觸，并在溝槽16的側表面上，使阻擋金屬層10a與p+型半導體區(qū)域41形成歐姆接觸。這使得能夠形成焊盤BP1和p型半導體區(qū)域12之間的良好連接。形成p+型半導體區(qū)域41，使其不到達溝道(即，溝槽14的側表面)。當p+型半導體區(qū)域41到達溝道時，反型層的形成變得困難，這不可避免地增加了閾值電壓Vt。如在實施方式8中，通過形成該層使其不到達溝道，能克服上述問題。
以克服第二個問題為目的，在實施方式8中，通過在與阻擋金屬層10a相接觸的溝槽(第二溝槽)16底側上的一個區(qū)域中，形成n--型半導體區(qū)域(第五半導體層)42，局部地降低肖特基結處n-型外延層5LEP的雜質濃度。換句話說，通過n--型半導體區(qū)域42，在肖特基結處形成具有電阻高于n-型外延層5LEP的電阻的區(qū)域。這使得可以不用增加導通電阻而降低SBD D1的泄漏電流。
在這種情況下，SBD D1可以形成在，如圖11所示的半導體芯片5b的功率MOS Q2的各單位晶體管單元形成區(qū)域LQR中，兩個鄰近的條形柵極電極8之間的每行中。它可以交替或每隔幾行形成。焊盤BP1、6BP1，柵極指6a和6b，柵極電極8G和柵極互連8L的平面布局類似于參照圖9至圖11和圖25至圖28所述的那些。
基于圖60的流程圖，參照圖61至圖66，將描述根據(jù)實施方式8的半導體芯片5b的制造方法的一個實施例。為了比較，圖67說明了由本發(fā)明人研究的具有SBD和MOS的半導體芯片的制造方法的一個實施例。
如圖61所示，制備由n+型硅單晶制成的半導體晶片(平面盤形的半導體襯底5LS)，以及在其主表面上方，通過外延工序(步驟200)形成具有例如2×1016/cm3的雜質濃度的n-型外延層5LEP。在本發(fā)明人所研究的圖67的步驟300中，外延層的雜質濃度約為5×1015/cm3那么低，而在實施方式8的方法中，不必為了在功率MOSQ2的單位晶體管單元形成區(qū)域內形成SBD D1，而降低外延層5LEP的雜質濃度。
通過離子注入和隨后對其進行熱擴散處理，在半導體晶片的外延層5LEP中形成上述p阱PWL1(步驟201)。在本發(fā)明人所研究的圖67的半導體芯片中，為了減小功率MOS Q2的導通電阻，在p阱PWL1的形成步驟201之前，在外延層5LEP中形成深的n阱NWL1(步驟300)。另一方面，在實施方式8中，深的n阱并不是必需的，因為不需要降低外延層5LEP的雜質濃度，由此能省略形成步驟300。這使得可以縮短半導體芯片5b的制造時間，以及提高生產(chǎn)量。
在形成到達半導體晶片主表面上的外延層5LEP的溝槽14(步驟202)之后，使在半導體晶片主表面上的外延層5LEP的表面氧化，以在外延層5LEP的表面上，包括溝槽14的內部，形成柵極絕緣膜15(步驟203)。然后將低電阻多晶硅膜沉積在半導體晶片主表面上方，并且同時填入溝槽14中。通過利用蝕刻構圖多晶硅膜，在溝槽14中形成柵極電極8G，以及形成柵極互連8L(步驟204)。
在半導體晶片的主表面中，離子注入諸如硼的p型雜質，接著進行熱擴散，由此形成p型半導體區(qū)域12(步驟205)。在半導體晶片的主表面中，離子注入諸如磷(P)或砷(As)的n型雜質，接著進行熱擴散，由此將n+型半導體區(qū)域13形成在柵極電極8G之間的p型半導體區(qū)域12上方(步驟206)。
在半導體主表面上方沉積絕緣層9a之后，在該絕緣層9a中形成開口部分9a1。如圖62所示，利用絕緣層9a作為離子注入掩模，將諸如硼的p型雜質離子注入到p型半導體區(qū)域12中，接著進行雜質的熱擴散處理，由此如圖63所示，在半導體晶片的p型半導體區(qū)域12中形成二維平面上(two-dimensionally)寬于開口部分9a1的p+型半導體區(qū)域41(步驟207)。優(yōu)選在低溫下進行短時間的該熱擴散處理，從而p+型半導體區(qū)域41不到達溝道側(溝槽14的側表面)。
利用絕緣層9a作為蝕刻掩模，蝕刻從中露出的硅部分(即順次蝕刻n+型半導體區(qū)域13、p型單導體區(qū)域12、p+型半導體區(qū)域41、p型半導體區(qū)域12和n-型外延層5LEP的上面部分)，由此如圖64所示，形成溝槽16(步驟208)，該溝槽16穿過p型半導體區(qū)域12，并到達位于區(qū)域12下方的n-型外延層5LEP。從溝槽16的側表面露出p+型半導體區(qū)域41。
如圖65所示，利用絕緣層9a作為離子注入掩模，將p型雜質離子注入到溝槽16的底部中，以局部地降低在溝槽16底部上的n-型外延層5LEP的n型雜質的濃度。然后，通過熱擴散處理，在溝槽16的底部區(qū)域上形成n--型半導體區(qū)域42(步驟209)。在該實施方式8中，已經(jīng)形成p+型半導體區(qū)域41，從而圖67的p+注入擴散步驟不是必需的。
如圖66所示，蝕刻絕緣層9a，以加寬開口部分9a1的開口寬度。這個階段的開口部分9a1是上述的接觸孔11c，從該孔11c底部露出n+型半導體區(qū)域13。然后，如圖58所示，逐次沉積阻擋金屬層10a和金屬層10b(步驟210和211)，以及通過利用蝕刻對它們進行構圖，形成焊盤BP1和6BP以及柵極指6a和6b。然后在半導體晶片的背面上方沉積金(Au)，以形成背面電極LBE(步驟212)。在常規(guī)采用的步驟之后，將半導體晶片切割成單個的半導體芯片。
基于一些實施方式，對本發(fā)明人所做出的發(fā)明進行了描述。然而，應認識到本發(fā)明并不限于此。不必說，在不脫離本發(fā)明主旨的范圍下，可以對本發(fā)明進行修改。
例如，在上述實施方式中給定扁平封裝結構作為封裝結構的實施例。但是封裝結構并不限于此，例如，還可以采用BGA(球柵陣列)封裝結構。
在上述描述中，將本發(fā)明人所做出的本發(fā)明應用于用來驅動CPU或DSP的電源電路中，這是本發(fā)明背景的應用領域。但它能應用于各種領域，而不用限于例如用于驅動另一電路的電源電路的上述領域。
本發(fā)明能應用于半導體器件的制造。
權利要求
1.一種半導體器件，包括半導體芯片，該半導體芯片具有場效應晶體管和與該場效應晶體管并聯(lián)連接的肖特基勢壘二極管，其中，在所述半導體芯片中，布置構成所述場效應晶體管的多個晶體管單元形成區(qū)域，以在其間插入所述肖特基勢壘二極管的形成區(qū)域；以及其中，在所述半導體芯片的主表面上方，安排第一金屬柵極互連和多個第二金屬柵極互連，該第一金屬柵極互連沿所述半導體芯片的外圍延伸，該多個第二金屬柵極互連從所述第一金屬柵極互連朝向所述肖特基勢壘二極管形成區(qū)域，在所述多個晶體管單元形成區(qū)域上方延伸，以便在所述多個第二金屬柵極互連之間插入所述肖特基勢壘二極管形成區(qū)域。
2.根據(jù)權利要求1所述的半導體器件，其中，所述肖特基勢壘二極管的陽極電連接到的端子布置在所述半導體芯片的外部，并且所述肖特基勢壘二極管形成區(qū)域沿該端子的延伸方向布置。
3.根據(jù)權利要求1所述的半導體器件，其中，所述肖特基勢壘二極管形成區(qū)域的中心位置與所述半導體芯片的中心位置一致。
4.根據(jù)權利要求1所述的半導體器件，其中，布置所述肖特基勢壘二極管形成區(qū)域，以在所述半導體芯片的第一方向上從一端側延伸到另一相對端側，并布置在與所述第一方向相交的第二方向的中心處。
5.根據(jù)權利要求4所述的半導體器件，其中，所述半導體芯片在所述第一方向的長度比所述半導體芯片在所述第二方向的長度長。
6.根據(jù)權利要求1所述的半導體器件，其中，在所述半導體芯片的所述主表面上方的沒有所述第一金屬柵極互連、所述第二金屬柵極互連和金屬柵極端子的區(qū)域中，安排所述多個晶體管單元的源極和所述肖特基勢壘二極管的陽極要電連接到的金屬端子。
7.根據(jù)權利要求6所述的半導體器件，其中，在所述半導體芯片外部設置端子，并且該端子經(jīng)由鍵合導線電連接到所述金屬端子。
8.一種半導體器件，包括半導體芯片，該半導體芯片具有場效應晶體管和與該場效應晶體管并聯(lián)連接的肖特基勢壘二極管，其中，在所述半導體芯片中，布置構成所述場效應晶體管的多個晶體管單元形成區(qū)域，和所述肖特基勢壘二極管的形成區(qū)域；以及其中，所述肖特基勢壘二極管的所述形成區(qū)域的中心位置與所述半導體芯片的中心位置不一致。
9.根據(jù)權利要求8所述的半導體器件，其中，在所述半導體芯片的主表面上方，排列沿所述半導體芯片的外圍延伸的第一金屬柵極互連、在所述多個晶體管形成區(qū)域上方從所述第一金屬柵極互連延伸的多個第二金屬柵極互連、以及所述第一和第二金屬柵極互連及所述半導體芯片外部的柵極端子要電連接到的金屬柵極端子，以及其中，所述肖特基勢壘二極管形成區(qū)域布置在與布置所述金屬柵極端子所沿的一側相對的一端側。
10.根據(jù)權利要求8所述的半導體器件，其中，所述肖特基勢壘二極管的陽極電連接到的端子布置在所述半導體芯片的外部，以及其中，所述肖特基勢壘二極管形成區(qū)域布置在沿其布置所述端子的所述半導體芯片的所述端側。
11.根據(jù)權利要求8所述的半導體器件，其中，布置所述肖特基勢壘二極管形成區(qū)域，以在所述半導體芯片的第一方向上從一個端側向與其相對的另一端側延伸，并布置到與所述第一方向相交的第二方向上的一個短邊。
12.根據(jù)權利要求11所述的半導體器件，其中，所述半導體芯片在所述第一方向的長度比所述半導體芯片在所述第二方向的長度長。
13.根據(jù)權利要求8所述的半導體器件，其中，所述肖特基勢壘二極管形成區(qū)域布置到所述半導體芯片在所述第一方向的一端側，并布置成從與所述第一方向相交的所述第二方向的一個端側向與其相對的另一端側延伸。
14.根據(jù)權利要求13所述的半導體器件，其中，排列沿所述半導體芯片的外圍延伸的第一金屬柵極互連、在所述多個晶體管形成區(qū)域上方從所述第一金屬柵極互連延伸的多個第二金屬柵極互連、以及所述第一和第二金屬柵極互連及所述半導體芯片外部的柵極端子要電連接到的金屬柵極端子，以及其中，布置所述肖特基勢壘二極管形成區(qū)域，以使其被所述第一金屬柵極互連和所述第二金屬柵極互連環(huán)繞。
15.根據(jù)權利要求8所述的半導體器件，其中，在所述半導體芯片的主表面上方的沒有所述第一金屬柵極互連、所述第二金屬柵極互連和金屬柵極端子的區(qū)域中，設置所述多個晶體管單元的源極和所述肖特基勢壘二極管的陽極要電連接到的金屬端子。
16.根據(jù)權利要求15所述的半導體器件，其中，在所述半導體芯片的外部布置端子，且該端子經(jīng)由鍵合導線電連接到所述金屬端子。
17.一種半導體器件的制造方法，包括以下步驟(a)在半導體襯底的第一導電類型的第一半導體層上方，形成第二半導體層，該第二半導體層是第一導電類型的半導體層，并具有比所述第一半導體層低的第一導電類型雜質濃度；(b)在所述第二半導體層上方，形成第三半導體層，該第三半導體層具有與所述第一導電類型相反的第二導電類型；(c)在所述第三半導體層上方，形成具有第一導電類型的第四半導體層；(d)形成第一溝槽，該第一溝槽從所述半導體襯底的主表面延伸，并到達所述第二半導體層；(e)在所述第一溝槽中，形成用于構成場效應晶體管的多個晶體管單元的柵極絕緣膜，并且然后形成柵極電極；(f)形成第二溝槽，該第二溝槽從所述半導體襯底的所述主表面延伸，并到達所述第二半導體層；(g)在所述第二溝槽底部的所述第二半導體層上方，形成具有第一導電類型雜質濃度低于所述第二半導體層的該濃度的第五半導體層；以及(h)在所述第二溝槽中形成構成肖特基結的第一金屬層，并在所述第一金屬層和所述第五半導體層之間的接觸部分處形成肖特基勢壘二極管。
18.根據(jù)權利要求17所述的半導體器件的制造方法，其中，所述第二溝槽形成步驟包括以下步驟在所述半導體襯底的所述主表面上方，形成具有開口部分的掩模圖形，該開口部分用于形成所述第二溝槽；利用所述掩模圖形作為雜質引入掩模，將所述第二導電類型的雜質經(jīng)由所述開口部分引入到所述第三半導體層，接著擴散所述第二導電類型的雜質，以在所述第三半導體層中形成第二導電類型的第六半導體層，該第六半導體層在二維平面上比所述開口部分寬，且具有比所述第三半導體層的雜質濃度高的第二導電類型雜質濃度；以及利用所述掩模圖形作為蝕刻掩模，逐次蝕刻從所述開口部分露出的所述第四半導體層、所述第三半導體層、所述第六半導體層和所述第二半導體層，由此形成所述第二溝槽。
全文摘要
提供一種電源電壓轉換效率提高的半導體器件。在具有一個其中用于高端開關的功率MOSFET和用于低端開關的功率MOSFET串聯(lián)連接的電路的非絕緣DC－DC轉換器中，用于低端開關的功率MOSFET和肖特基勢壘二極管形成在一個半導體芯片內，該肖特基勢壘二極管與該用于低端開關的功率MOSFET并聯(lián)連接。肖特基勢壘二極管的形成區(qū)域SDR布置在半導體芯片較短方向上的中心，以及在其兩側上布置用于低端開關的功率MOSFET的形成區(qū)域。從半導體芯片主表面上兩個長邊附近的柵極指向肖特基勢壘二極管的形成區(qū)域SDR，布置多個柵極指，使得形成區(qū)域SDR插入在它們之間。
文檔編號H01L29/78GK1728379SQ20051007721
公開日2006年2月1日 申請日期2005年6月16日 優(yōu)先權日2004年7月30日
發(fā)明者白石正樹, 宇野友彰, 松浦伸悌 申請人:株式會社瑞薩科技