專利名稱：在體硅和soi mos器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及通過(guò)利用SiGe和/或Si:C的柵極應(yīng)力在體硅和SOI(絕緣體上硅)MOS(金屬氧化物半導(dǎo)體)器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法。
背景技術(shù)：
位錯(cuò)是晶體結(jié)構(gòu)中的缺陷，并在具有這種位錯(cuò)的體硅和SOI CMOS器件中可能不利地提供漏電流的電流路徑。

發(fā)明內(nèi)容
本發(fā)明提供了通過(guò)利用SiGe和/或Si:C的柵極應(yīng)力在體硅和SOI MOS(金屬氧化物半導(dǎo)體)器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法。MOS器件包括體硅或SOI的襯底、襯底上的柵極介質(zhì)層以及SiGe和/或Si:C的疊層?xùn)艠O結(jié)構(gòu)，該疊層?xùn)艠O結(jié)構(gòu)具有在疊層?xùn)艠O結(jié)構(gòu)中的SSi(應(yīng)變Si)/SiGe或SSi/Si:C的界面處產(chǎn)生的應(yīng)力。該疊層?xùn)艠O結(jié)構(gòu)具有在柵極介質(zhì)層上的大晶粒尺寸Si或SiGe的第一應(yīng)力膜層、第一應(yīng)力膜層上的應(yīng)變Si或應(yīng)變SiGe或應(yīng)變Si:C的第二應(yīng)力膜層以及第二應(yīng)力膜層上的半導(dǎo)體或?qū)w如p(多晶)-Si或硅化物。
本說(shuō)明書在此論述應(yīng)力和應(yīng)變，應(yīng)該認(rèn)識(shí)到應(yīng)力和應(yīng)變是相關(guān)的，應(yīng)力與應(yīng)變成正比，等于應(yīng)變乘以常數(shù)。而且，強(qiáng)應(yīng)變?cè)诰w結(jié)構(gòu)中常常產(chǎn)生位錯(cuò)。本說(shuō)明書在此也涉及拉伸應(yīng)力和壓縮應(yīng)力，其中拉伸應(yīng)力指nFET溝道中施加的應(yīng)力，壓縮應(yīng)力指pFET溝道中施加的應(yīng)力。
本發(fā)明
避免了在體硅和SOI(絕緣體上硅)MOS(金屬氧化物半導(dǎo)體)器件的溝道中產(chǎn)生的位錯(cuò)；分別施加不同類型的應(yīng)力到nFET和pFET器件；克服了可能引起窄電線斷裂的SiGe的蝕刻和清洗方法；通過(guò)用于超薄SOI器件的SiGe施加應(yīng)力；克服了在更高的溫度下位錯(cuò)產(chǎn)生增加。這是由于SD RTA(源區(qū)、漏區(qū)、快速熱退火)限制了在較低的溫度(例如550℃)下生長(zhǎng)的應(yīng)變Si(SSi)的厚亞穩(wěn)定層的使用；克服了與高Ge％SSi/SiGe要求SSi非常薄以減小位錯(cuò)產(chǎn)生的需求相關(guān)的問(wèn)題。但是，如果應(yīng)變Si太薄(例如5nm，對(duì)應(yīng)于35％Ge的臨界厚度)，那么SSi/SiGe的界面可能降低遷移率。
本發(fā)明提供了通過(guò)利用SiGe和Si:C疊層?xùn)艠O的應(yīng)力柵極技術(shù)制造應(yīng)變體硅和SOI CMOS器件的結(jié)構(gòu)和方法；由于柵極中的SSi/SiGe或SSi/Si:C的界面，允許使用大的Ge％和SiGe厚度，以產(chǎn)生大應(yīng)力；由于如在高溫處理(例如SD RTA)之后進(jìn)行的替換部分柵極的工藝(指柵極中的部分多晶硅的替換，如下面所公開和論述)，提供了更穩(wěn)定的SSi/SiGe和SSi/Si:C的應(yīng)力膜；通過(guò)調(diào)整SiGe或Si:C中的Ge％或C％或通過(guò)改變薄膜厚度來(lái)控制器件溝道中的應(yīng)力；可以直接應(yīng)用體硅和SOI技術(shù)，而不改變前段制程(FEOL)工藝中的常規(guī)擴(kuò)散工藝。


通過(guò)結(jié)合附圖，參考以下幾個(gè)實(shí)施例的詳細(xì)描述，本領(lǐng)域的技術(shù)人員可以更容易地理解通過(guò)利用SiGe和/或Si:C的柵極應(yīng)力在體硅和SOICMOS器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法的本發(fā)明的上述目的和優(yōu)點(diǎn)，其中在整個(gè)附圖中使用相同的標(biāo)號(hào)表示相同的部分，以及其中圖1至8示出了本發(fā)明的第一實(shí)施例的制造方法步驟；圖1示出了步驟1和2完成之后的結(jié)構(gòu)，步驟1和2使用常規(guī)工藝在硅襯底上形成柵極氧化物，淀積非晶硅或多晶硅，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶硅；圖2示出了步驟3之后的結(jié)構(gòu)，步驟3包括氧化和蝕刻大晶粒多晶硅層上的氧化物，直到達(dá)到～10nm厚度；圖3示出了步驟4之后的結(jié)構(gòu)，步驟4包括淀積p(多晶)-SiGe以形成疊層?xùn)艠O；圖4示出了步驟5之后的結(jié)構(gòu)，步驟5包括用于替換柵極以使器件具有柵極中的p-SiGe和圍繞柵極的隔離層的常規(guī)方法；圖5示出了步驟6之后的結(jié)構(gòu)，步驟6包括淀積氧化物，接著進(jìn)行CMP(化學(xué)機(jī)械拋光)，在柵極頂部上停止，以及淀積薄氮化物層；圖6示出了步驟7之后的結(jié)構(gòu)，步驟7包括用光致抗蝕劑覆蓋并構(gòu)圖pFET，蝕刻氮化物，并有選擇地蝕刻p-SiGe柵極用于nFET；圖7示出了步驟8之后的結(jié)構(gòu)，步驟8包括除去光致抗蝕劑、選擇性epi應(yīng)變c-SiGe，在nFETs中再填充多晶硅，以及進(jìn)行CMP，停止在氧化物上；圖8示出了步驟9之后的結(jié)構(gòu)，步驟9包括淀積薄氮化物層和光致抗蝕劑，以及通常重復(fù)步驟6和7，但是此時(shí)覆蓋nFET和處理pFET；圖9示出了通過(guò)使用SiGe和/或Si:C的柵極應(yīng)力完成的體硅或SOICMOS器件；圖10示出了本發(fā)明的第二實(shí)施例，包括類似于第一實(shí)施例的方法步驟，但是使用弛豫的大晶粒尺寸p-Si1-xGex100代替p-Si作為第一柵極層或籽晶層，以在柵極中生長(zhǎng)應(yīng)力膜；圖11示出了本發(fā)明的第三實(shí)施例，包括類似于第二實(shí)施例的方法，但是其中用于nFETs和pFETs的籽晶層具有不同的Ge含量，例如用于nFET的p-Si1-xnGexn110和用于pFET的p-Si1-xpGexp111；圖12示出了本發(fā)明的第四實(shí)施例，使用不同的方法通過(guò)在柵極構(gòu)圖之前形成疊層?xùn)艠O，在柵極中形成應(yīng)力層，以獲得與第一、第二和第三實(shí)施例相同的結(jié)構(gòu)；圖13示出了本發(fā)明的第五實(shí)施例，使用具有兩個(gè)單晶硅層的鍵合處理晶片，兩個(gè)單晶硅層具有各自的鍵合氧化物/硅界面和熱氧化物/硅界面；圖14示出了本發(fā)明的第六實(shí)施例，使用另一方法制造具有如第五實(shí)施例所示的兩個(gè)單晶層的結(jié)構(gòu)。該方法使用從a-Si層的單晶再生長(zhǎng)，開始于柵極附近的籽晶；步驟1從單晶硅(c-Si)襯底140上的常規(guī)晶片開始，接著進(jìn)行常規(guī)方法，以在硅襯底上制造柵極氧化物層142，然后淀積a-Si 144的薄層(例如，～25nm厚度)，如圖14所示；圖15示出了步驟2之后的結(jié)構(gòu)，步驟2包括淀積并構(gòu)圖光致抗蝕劑，蝕刻a-Si，并蝕刻?hào)艠O氧化物；圖16示出了步驟3之后的結(jié)構(gòu)，步驟3包括除去光致抗蝕劑和淀積a-Si(～25nm)；圖17示出了步驟4之后的結(jié)構(gòu)，步驟4包括構(gòu)圖光致抗蝕劑，以使它仍然覆蓋nFET區(qū)和pFET區(qū)，以及蝕刻a-Si直到柵極氧化物，以便隔離用于晶體硅再生長(zhǎng)的nFET區(qū)和pFET區(qū)；圖18示出了步驟5之后的結(jié)構(gòu)，步驟5包括退火以再結(jié)晶a-Si層，從而形成單晶Si。
具體實(shí)施例方式
圖1至8示出了本發(fā)明的第一實(shí)施例的制造方法步驟。
圖1示出了完成步驟1和2之后的結(jié)構(gòu)。步驟1使用常規(guī)方法在晶片的Si襯底10(替換性實(shí)施例可以采用SOI技術(shù))上形成柵極氧化物12，步驟2包括淀積a-Si(非晶硅)或多晶硅，以及退火a-Si或多晶硅，以獲得具有大晶粒尺寸的多晶硅14。如果晶粒尺寸接近200nm，如圖1所示，那么對(duì)于50nm的柵極器件(示為L(zhǎng)poly＝50nm)，在柵極的橫向中有75％概率不能看見晶粒邊界16，如圖1所示。晶粒邊界有助于消除材料中的應(yīng)力。
圖2示出了步驟3之后的結(jié)構(gòu)，步驟3包括氧化和蝕刻大晶粒多晶硅層上的氧化物，直到達(dá)到～10nm厚度。
圖3示出了步驟4之后的結(jié)構(gòu)，步驟4包括淀積p(多晶)-SiGe，以形成疊層?xùn)艠O40。
圖4示出了步驟5之后的結(jié)構(gòu)，步驟5包括用于替換柵極以使器件具有柵極中的p-SiGe40和圍繞柵極的隔離層42的常規(guī)方法。注意所有摻雜劑被注入和退火，以變?yōu)橛性磪^(qū)，以及對(duì)于摻雜劑激活不需要進(jìn)一步擴(kuò)散。
圖5示出了步驟6之后的結(jié)構(gòu)，步驟6包括淀積氧化物50，接著進(jìn)行CMP(化學(xué)機(jī)械拋光)，在柵極頂部上停止，以及淀積薄氮化物層52，以防止當(dāng)分開處理nFET和pFET時(shí)在柵極頂部上epi(外延晶體生長(zhǎng))。
圖6示出了步驟7之后的結(jié)構(gòu)，步驟7包括用光致抗蝕劑64覆蓋并構(gòu)圖pFET，蝕刻氮化物52，并有選擇地蝕刻在66處的p-SiGe40柵極用于nFET62。覆蓋pFET的目的是在nFET器件和pFET器件中分別產(chǎn)生不同級(jí)別或類型的應(yīng)力。
圖7示出了步驟8之后的結(jié)構(gòu)，步驟8包括除去光致抗蝕劑64，選擇性epi(外延晶體生長(zhǎng))應(yīng)變c-SiGe(單晶)70(＜臨界厚度并可能需要就地對(duì)柵極進(jìn)行摻雜)，在nFET 62中在72處再填充多晶硅，進(jìn)行CMP，在氧化物50上停止，并可能在nFET 62中稍微回蝕刻。
圖8示出了步驟9之后的結(jié)構(gòu)，步驟9包括淀積薄氮化物層80和光致抗蝕劑82，以及通常重復(fù)步驟6和7，但是此時(shí)覆蓋nFET 62并處理pFET 64；使用應(yīng)變Si:C 84代替SiGe用于pFET，然后在86處再填充多晶硅并進(jìn)行CMP，在氧化物50處停止。圖8示出了晶粒邊界16連續(xù)進(jìn)入應(yīng)變Si:C。圖8示出了第一實(shí)施例完成的疊層?xùn)艠O結(jié)構(gòu)，在該步驟之后，使用常規(guī)方法形成用于柵極的硅化物并完成后段制程(BEOL)工作。
另一選擇方案包括覆蓋nFET區(qū)并將碳注入pFET柵極中，以及在700℃-850℃下退火，以在pFET柵極中的注入?yún)^(qū)中產(chǎn)生拉伸應(yīng)力。
圖9示出了通過(guò)使用SiGe和/或Si:C的疊層?xùn)艠O以通過(guò)疊層?xùn)艠O結(jié)構(gòu)中的SSi/SiGe或SSi/Si:C的界面產(chǎn)生應(yīng)力的柵極應(yīng)力，完成的應(yīng)變體硅或SOIMOS器件。圖9示出了可以在體半導(dǎo)體(Si)10或絕緣體上半導(dǎo)體(SOI)90的襯底上制造的器件，該器件包括襯底頂部上的柵極介質(zhì)層，以及疊層?xùn)艠O結(jié)構(gòu)和圍繞疊層?xùn)艠O結(jié)構(gòu)的介質(zhì)隔離層42，疊層?xùn)艠O結(jié)構(gòu)具有在柵極介質(zhì)層12上的單晶或大晶粒尺寸Si或SiGe的第一半導(dǎo)體或?qū)w應(yīng)力膜層14，在第一應(yīng)力膜層上的應(yīng)變c-SiGe或應(yīng)變Si:C的第二半導(dǎo)體或?qū)w應(yīng)力膜層70或84，以及在第二應(yīng)力膜層上的半導(dǎo)體或?qū)w膜72或86如p-Si。通過(guò)不同的材料或通過(guò)材料的不同百分比可以在不同的實(shí)施例中產(chǎn)生柵極中的應(yīng)力/應(yīng)變。
圖10示出了本發(fā)明的第二實(shí)施例，包括類似于第一實(shí)施例的方法步驟，但是使用弛豫的大晶粒尺寸p-Si1-xGex100代替p-Si作為第一柵極層，該第一柵極層用作籽晶層以在柵極中生長(zhǎng)應(yīng)力膜。在選擇性外延生長(zhǎng)步驟之后該層應(yīng)變。在不同的實(shí)施例中可以改變材料的百分比以獲得不同的應(yīng)力。在第一實(shí)施例的步驟4中，用p-Si淀積代替p-SiGe淀積。類似地，在第一實(shí)施例的步驟7和8中，p-SiGe的選擇性蝕刻步驟變?yōu)閜-Si的選擇性蝕刻。在此情況下，在nFET 102的柵極中生長(zhǎng)Si1-yGey(y＞x)106，以及在pFET 104的柵極中生長(zhǎng)Si1-zGez(z＜x)108。因此，該方法在pFET溝道中產(chǎn)生壓縮應(yīng)力和在nFET溝道中產(chǎn)生拉伸應(yīng)力。對(duì)于pFET，該方法也可以使用Si:C代替Si1-zGez(z＜x)，盡管與Si:C具有比SiGe具有更好的熱穩(wěn)定性。x的值也可以用于調(diào)整pFET的Vt(閾值電壓)。通常，這要求在pFET溝道中減少暈圈摻雜，這可以進(jìn)一步提高pFET的性能。圖10示出了進(jìn)行所有方法步驟之后的最終所得結(jié)構(gòu)。Si1-xGex100是用于其上的部分柵極的籽晶層，以及在選擇性外延生長(zhǎng)之后該層應(yīng)變。
圖11示出了本發(fā)明的第三實(shí)施例，包括類似于第二實(shí)施例方法，但是其中用于nFET112和pFET114的籽晶層具有不同的Ge含量，例如用于nFET112的p-Si1-xnGexn110和用于pFET114的p-Si1-xpGexp111。該方法可以使用分別覆蓋pFET和nFET區(qū)的常規(guī)方法。在此情況下，在nFET的柵極中生長(zhǎng)Si1-yGey(y＞xn)116，以及在pFET的柵極中生長(zhǎng)Si1-zGez(z＜xp)118。因此，該方法獲得壓縮的pFET溝道和拉伸的nFET溝道。對(duì)于pFET，該方法也可以使用Si:C代替Si1-zGez(z＜x)118，盡管與Si:C相比SiGe具有更好的熱穩(wěn)定性。x的值也可用于調(diào)整pFET的Vt。通常，這要求在pFET溝道中減少暈圈摻雜，這可以進(jìn)一步提高pFET的性能。圖10示出了最終的所得結(jié)構(gòu)。在選擇性外延生長(zhǎng)之后，用于該籽晶層上的部分柵極的Si1-xnGexn110籽晶層和該籽晶層應(yīng)變。在選擇性外延生長(zhǎng)之后用于該籽晶層上的部分柵極的Si1-xpGexp111籽晶層和該籽晶層應(yīng)變。
圖12示出了本發(fā)明的第四實(shí)施例，使用不同的方法通過(guò)在柵極構(gòu)圖之前形成疊層?xùn)艠O120可以更容易地在柵極中形成應(yīng)力層，如圖12所示，以獲得與第一、第二和第三實(shí)施例相同的結(jié)構(gòu)。模擬表明盡管他們結(jié)構(gòu)方式是相同的，但是通過(guò)第一、第二和第三實(shí)施例方法產(chǎn)生的應(yīng)力大于由第四實(shí)施例產(chǎn)生的30％。在nFET和pFET區(qū)中應(yīng)變SiGe或應(yīng)變Si:C層分別可以具有不同的應(yīng)力級(jí)別、不同的應(yīng)力類型以及不同的Ge含量。在nFET和pFET區(qū)中作為用于epi SiGe或Si:C層的籽晶的大晶粒尺寸p-Si 14或p-SiGe 100可以具有不同的應(yīng)力級(jí)別、不同的應(yīng)力類型和不同的Ge含量。
圖13示出了本發(fā)明的第五實(shí)施例。第一至第四實(shí)施例的一個(gè)缺點(diǎn)是疊層?xùn)艠O中的晶粒中的晶體取向不同。由于在窄寬度器件的柵極中只有一個(gè)晶粒，因此這可能引起窄寬度器件的性能變化。為了避免該問(wèn)題，方法可以使用具有兩個(gè)單晶硅層132、134的鍵合處理晶片130，兩個(gè)單晶硅層具有各自的鍵合氧化物/硅界面133和熱氧化物/硅界面135，如圖12所示。該結(jié)構(gòu)可用于代替第一實(shí)施例的步驟2所示的結(jié)構(gòu)，然后接著第一至第四實(shí)施例的其余步驟，以制造應(yīng)變硅器件。為了利用Smart-Cut(在鍵合之后通過(guò)采用H注入以損壞單晶硅132來(lái)切割晶片，然后沿?fù)p壞的注入切割/破裂的方法)，該方法可以在鍵合到處理晶片130之前，在柵極氧化物131上淀積薄金屬或硅化物層。薄金屬或硅化物層可用于調(diào)整器件的閾值電壓Vt，或獲得用于給定厚度的柵極氧化物的更薄的電介質(zhì)厚度。
圖14示出了本發(fā)明的第六實(shí)施例，使用另一方法制造具有如第五實(shí)施例所示的兩個(gè)單晶層的結(jié)構(gòu)。該方法使用從a-Si層的單晶再生長(zhǎng)，開始于柵極附近的籽晶。
步驟1從單晶c-Si襯底140上的常規(guī)晶片開始，接著進(jìn)行常規(guī)方法，以在Si襯底上制造柵極氧化物層142，然后淀積a-Si 144的薄層(例如，～25nm厚度)，如圖14所示。
圖15示出了步驟2之后的結(jié)構(gòu)，步驟2包括淀積并構(gòu)圖光致抗蝕劑150，在152處蝕刻a-Si，以及在154處蝕刻?hào)艠O氧化物。
圖16示出了步驟3之后的結(jié)構(gòu)，步驟3包括除去光致抗蝕劑150和淀積a-Si(～25nm)160，以及示出了用于單晶再生長(zhǎng)的籽晶162。
圖17示出了步驟4之后的結(jié)構(gòu)，步驟4包括構(gòu)圖光致抗蝕劑，以使它仍然覆蓋nFET區(qū)172和pFET區(qū)174，以及在170處蝕刻a-Si直到柵極氧化物，以便在162處隔離用于晶體硅再生長(zhǎng)的nFET區(qū)172和pFET區(qū)174，該162也是STI(淺溝槽隔離)區(qū)，以便柵極氧化物的去除沒有問(wèn)題。
圖18示出了步驟5之后的結(jié)構(gòu)，步驟5包括在570℃下退火10小時(shí)，以再結(jié)晶a-Si層，從而形成單晶Si 180(Brian J.Greene等人)。在此條件下，a-Si可以再生長(zhǎng)只要在橫向上為～1μm，對(duì)于高性能器件，器件的總寬度通常小于0.5μm。在該步驟之后，可以使用第一至第四實(shí)施例中描述的方法制造在它們的柵極中具有相同晶體取向的器件。用于單晶的再生長(zhǎng)的籽晶位置也是STI的位置，以便柵極氧化物的去除是精細(xì)的。
盡管在此詳細(xì)描述了用于通過(guò)利用SiGe和/或Si:C的柵極應(yīng)力在體硅和SOI MOS器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法的本發(fā)明的幾個(gè)實(shí)施例和變化，但是對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明的公開和教導(dǎo)所暗示的許多選擇性設(shè)計(jì)應(yīng)該是顯而易見的。
權(quán)利要求
1.一種應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件，具有利用SiGe和/或Si:C的柵極應(yīng)力，包括體硅或絕緣體上硅的襯底，以及在所述襯底上的柵極介質(zhì)層；SiGe和/或Si:C的疊層?xùn)艠O結(jié)構(gòu)，其中通過(guò)所述疊層?xùn)艠O結(jié)構(gòu)中的應(yīng)變Si/SiGe或應(yīng)變Si/Si:C的結(jié)構(gòu)產(chǎn)生應(yīng)力，所述疊層?xùn)艠O結(jié)構(gòu)具有在所述柵極介質(zhì)層上的大晶粒尺寸Si或SiGe的第一應(yīng)力膜層、在所述第一應(yīng)力膜層上的應(yīng)變SiGe或應(yīng)變Si:C的第二應(yīng)力膜層、以及在所述第二應(yīng)力膜層上的半導(dǎo)體或?qū)w如多晶硅。
2.根據(jù)權(quán)利要求1的器件，其中通過(guò)不同的半導(dǎo)體材料和/或通過(guò)半導(dǎo)體材料的不同百分比在所述疊層?xùn)艠O結(jié)構(gòu)中產(chǎn)生應(yīng)力。
3.根據(jù)權(quán)利要求1的器件，在具有nFET器件和pFET器件的芯片上制造，以及其中所述nFET器件和pFET器件具有不同的應(yīng)力。
4.根據(jù)權(quán)利要求3的器件，其中所述nFET器件的疊層?xùn)艠O結(jié)構(gòu)包括單晶硅的第一應(yīng)力膜層上的應(yīng)變SiGe的第二應(yīng)力膜層，以及所述pFET器件的疊層?xùn)艠O結(jié)構(gòu)包括單晶硅的第一應(yīng)力膜層上的應(yīng)變Si:C的第二應(yīng)力膜層。
5.根據(jù)權(quán)利要求3的器件，其中所述nFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xGex的第一應(yīng)力膜層上的應(yīng)變Si1-yGey的第二應(yīng)力膜層，以及所述pFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xGex的第一應(yīng)力膜層上的應(yīng)變Si1-zGez的第二應(yīng)力膜層，其中y＞x和z＜x，以產(chǎn)生不同的應(yīng)力。
6.根據(jù)權(quán)利要求5的器件，其中選擇x的值以調(diào)整pFET的閾值電壓Vt。
7.根據(jù)權(quán)利要求5的器件，其中所述Si1-xGex是用于Si1-xGex層上的部分柵極的籽晶層，以及所述Si1-xGex層在選擇性外延生長(zhǎng)之后應(yīng)變。
8.根據(jù)權(quán)利要求3的器件，其中所述nFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xnGexn的第一應(yīng)力膜層上的應(yīng)變Si1-yGey的第二應(yīng)力膜層，以及所述pFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xpGexp的第一應(yīng)力膜層上的應(yīng)變Si1-zGez的第二應(yīng)力膜層，其中y＞xn和z＜xp，以產(chǎn)生應(yīng)力。
9.根據(jù)權(quán)利要求8的器件，其中所述Si1-xnGexn是用于Si1-xnGexn籽晶層上的部分柵極的籽晶層，所述Si1-xnGexn籽晶層在選擇性外延生長(zhǎng)之后應(yīng)變，以及所述Si1-xpGexp是用于Si1-xpGexp籽晶層上的部分柵極的籽晶層，所述Si1-xpGexp籽晶層在選擇性外延生長(zhǎng)之后應(yīng)變。
10.根據(jù)權(quán)利要求3的器件，其中所述nFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xGex的第一應(yīng)力膜層上的應(yīng)變Si1-yGey的第二應(yīng)力膜層，以及所述pFET器件的疊層?xùn)艠O結(jié)構(gòu)包括應(yīng)變Si1-xGex的第一應(yīng)力膜層上的應(yīng)變Si:C的第二應(yīng)力膜層，其中y＞x和z＜x，以產(chǎn)生不同的應(yīng)力。
11.根據(jù)權(quán)利要求1的器件，在包括具有所述疊層?xùn)艠O結(jié)構(gòu)的nFET器件和pFET器件的集成電路中制造。
12.根據(jù)權(quán)利要求1的器件，在包括具有所述疊層?xùn)艠O結(jié)構(gòu)的nFET器件的集成電路中制造。
13.根據(jù)權(quán)利要求1的器件，在包括具有所述疊層?xùn)艠O結(jié)構(gòu)的pFET器件的集成電路中制造。
14.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟在體硅或絕緣體上硅襯底上的柵極氧化物上淀積非晶硅或多晶硅，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶硅；淀積多晶SiGe，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖pFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于nFET的多晶SiGe柵極來(lái)處理nFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶SiGe的選擇性外延生長(zhǎng)，在nFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋nFET并處理pFET。
15.根據(jù)權(quán)利要求14的方法，包括在所述退火步驟之后氧化并蝕刻大晶粒多晶硅層，以獲得選擇的厚度。
16.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟在體硅或絕緣體上硅襯底上的柵極氧化物上淀積非晶硅或多晶硅，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶硅；淀積多晶SiGe，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖nFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于pFET的多晶SiGe柵極來(lái)處理pFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶SiGe的選擇性外延生長(zhǎng)，在pFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋pFET并處理nFET。
17.根據(jù)權(quán)利要求16的方法，包括在所述退火步驟之后氧化并蝕刻大晶粒多晶硅層，以獲得選擇的厚度。
18.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟在體硅或絕緣體上硅襯底上的柵極氧化物上淀積弛豫的大晶粒多晶Si1-xGex，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶Si1-xGex；淀積多晶硅，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖pFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于nFET的多晶硅柵極來(lái)處理nFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶Si1-yGey(y＞x)的選擇性外延生長(zhǎng)，在nFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋nFET并處理pFET，生長(zhǎng)Si1-zGez(z＜x)。
19.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟在體硅或絕緣體上硅襯底上的柵極氧化物上淀積弛豫的大晶粒多晶Si1-xGex，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶Si1-xGex；淀積多晶硅，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖nFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于pFET的多晶硅柵極來(lái)處理pFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶Si1-yGey(y＞x)的選擇性外延生長(zhǎng)，在pFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋pFET并處理nFET，生長(zhǎng)Si1-zGez(z＜x)。
20.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟形成在疊層結(jié)構(gòu)中的應(yīng)變Si/SiGe或應(yīng)變Si/Si:C的界面處具有應(yīng)力的SiGe和/或Si:C的疊層結(jié)構(gòu)，其中所述疊層結(jié)構(gòu)具有在所述柵極介質(zhì)層上的大晶粒尺寸Si或SiGe的第一應(yīng)力膜層、在所述第一應(yīng)力膜層上的應(yīng)變SiGe或應(yīng)變Si:C的第二應(yīng)力膜層、以及在所述第二應(yīng)力膜層上的半導(dǎo)體或?qū)w如多晶硅；以及構(gòu)圖所述疊層結(jié)構(gòu)，以形成構(gòu)圖的疊層?xùn)艠O結(jié)構(gòu)。
21.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟形成具有兩個(gè)單晶硅層的鍵合處理晶片，所述兩個(gè)單晶硅層具有各自的鍵合氧化物/硅界面和熱氧化物/硅界面；在所述鍵合處理晶片上淀積多晶SiGe，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖pFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于nFET的多晶SiGe柵極來(lái)處理nFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶SiGe的選擇性外延生長(zhǎng)，在nFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋nFET并處理pFET。
22.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟形成具有兩個(gè)單晶硅層的鍵合處理晶片，所述兩個(gè)單晶硅層具有各自的鍵合氧化物/硅界面和熱氧化物/硅界面；在所述鍵合處理晶片上淀積多晶SiGe，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖nFET；通過(guò)蝕刻所述氮化物和有選擇地蝕刻用于pFET的多晶SiGe柵極來(lái)處理pFET，除去所述光致抗蝕劑，執(zhí)行應(yīng)變單晶SiGe的選擇性外延生長(zhǎng)，在pFETs中填充多晶硅并進(jìn)行化學(xué)機(jī)械拋光，在所述氧化物上停止；淀積薄氮化物層和光致抗蝕劑并重復(fù)先前的方法步驟，但是此時(shí)覆蓋pFET并處理nFET。
23.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，其中制造具有兩個(gè)單晶層的結(jié)構(gòu)并使用從非晶硅層的單晶再生長(zhǎng)，開始于柵極附近的籽晶，該方法包括以下步驟在單晶硅襯底上形成柵極氧化物層，然后淀積非晶硅薄層；淀積并構(gòu)圖光致抗蝕劑，蝕刻所述非晶硅，并蝕刻所述柵極氧化物；除去所述光致抗蝕劑并淀積非晶硅；構(gòu)圖所述光致抗蝕劑以覆蓋nFET區(qū)和pFET區(qū)，并蝕刻所述非晶硅直到所述柵極氧化物，以隔離用于晶體硅再生長(zhǎng)的nFET區(qū)和pFET區(qū)；退火所述結(jié)構(gòu)，以重結(jié)晶所述非晶硅層，從而形成單晶硅。
24.一種制造應(yīng)變體硅或絕緣體上硅金屬氧化物半導(dǎo)體器件的方法，該器件具有利用SiGe和/或Si:C的柵極應(yīng)力，該方法包括以下步驟在體硅或絕緣體上硅襯底上的柵極氧化物上淀積非晶硅或多晶硅，并進(jìn)行退火以獲得具有大晶粒尺寸的多晶硅；淀積多晶SiGe，以形成疊層?xùn)艠O；執(zhí)行替換柵極方法；淀積氧化物，接著進(jìn)行化學(xué)機(jī)械拋光，在所述柵極頂部上停止，并淀積薄氮化物層；用光致抗蝕劑覆蓋并構(gòu)圖nFET；通過(guò)將碳注入pFET柵極中處理pFET，并進(jìn)行退火以在pFET柵極中的注入?yún)^(qū)中產(chǎn)生拉伸應(yīng)力。
全文摘要
本發(fā)明提供了通過(guò)利用SiGe和/或Si:C的柵極應(yīng)力在體硅和SOI(絕緣體上硅)CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)器件中制造無(wú)位錯(cuò)應(yīng)力溝道的結(jié)構(gòu)和方法。MOS器件包括體硅或SOI的襯底、襯底上的柵極介質(zhì)層以及SiGe和/或Si:C的疊層?xùn)艠O結(jié)構(gòu)，該疊層?xùn)艠O結(jié)構(gòu)具有在疊層?xùn)艠O結(jié)構(gòu)中的SSi(應(yīng)變Si)/SiGe或SSi/Si:C的界面處產(chǎn)生的應(yīng)力。疊層?xùn)艠O結(jié)構(gòu)具有在柵極介質(zhì)層上的大晶粒尺寸Si或SiGe的第一應(yīng)力膜層、第一應(yīng)力膜層上的應(yīng)變SiGe或應(yīng)變Si:C的第二應(yīng)力膜層以及第二應(yīng)力膜層上的半導(dǎo)體或?qū)w如p(多晶)－Si。
文檔編號(hào)H01L29/49GK1691350SQ20051005530
公開日2005年11月2日 申請(qǐng)日期2005年3月15日 優(yōu)先權(quán)日2004年4月23日
發(fā)明者朱慧瓏, B·B·多里斯, 陳華杰 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司