專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體器件及其制造方法，特別是涉及安裝了DMOS(雙擴散金屬-氧化物-半導體)和雙極晶體管的半導體器件及其制造方法。
背景技術：
迄今已知有將雙極晶體管用于輸出電路的半導體器件。例如，在特開平5-3293號公報中公開了構成將縱型PNP晶體管和DMOSFET組合起來的輸出級倒相電路的半導體集成電路。
另外，作為相關技術在特開平8-227945號公報中公開了基于BiCDMOS工藝的集成電路形成方法，在特開2002-198448號公報中公開了依賴于BiCMOS工藝的半導體器件的制造方法。
在上述特開平5-3293號公報中公開的半導體集成電路中，在半導體襯底上形成第1和第2外延層，在該第2外延層內形成了npn晶體管的n+型集電電阻區(qū)、p型基區(qū)和n+型發(fā)射區(qū)。另外，DMOSFET也在第2外延層上形成。
然而，在上述特開平5-3293號公報中公開的半導體集成電路中，為了降低DMOSFET的飽和電壓，需要降低第2外延層的濃度。但是，第2外延層的濃度一降低，就產生了npn晶體管的集電極-基極間的耐壓降低的問題。

發(fā)明內容
于是，本發(fā)明的目的在于對安裝了雙極晶體管和MOS晶體管的半導體器件，提供能夠不降低雙極晶體管的各要素間的耐壓而降低MOS晶體管的飽和電壓的結構和該半導體器件的制造方法。
本發(fā)明的半導體器件具備第1導電類型的半導體襯底；在半導體襯底上形成的第2導電類型的半導體層；在半導體層表面上有選擇地形成的場絕緣膜；從半導體層表面抵達半導體襯底，將各元件進行隔離的第1導電類型的元件隔離區(qū)；在半導體層上隔著柵絕緣膜形成的DMOS(雙擴散金屬-氧化物-半導體)晶體管的柵電極；在半導體層的表面形成的、從DMOS晶體管的源側抵達柵電極之下的第1導電類型的阱區(qū)；在半導體層的表面形成的、具有作為第1雙極晶體管的基區(qū)的功能的第1導電類型的第1雜質擴散層；在半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第1導電類型的第3和第4雜質擴散層；在阱區(qū)的表面形成的、具有作為DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在半導體層的表面形成的、具有作為DMOS晶體管的漏的功能、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在半導體層的表面形成的、具有作為第1雙極晶體管的發(fā)射區(qū)和集電區(qū)功能的第2導電類型的第7和第8雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)的功能的第2導電類型的第9雜質擴散層；在阱區(qū)的表面形成的、具有作為DMOS晶體管的源的功能、用含有與第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
按照本發(fā)明，由于對MOS晶體管的漏設置了低濃度區(qū)，所以可以獨立于雙極晶體管的各要素來決定該低濃度區(qū)的濃度。因此，能夠不降低雙極晶體管的各要素間的耐壓而降低MOS晶體管的飽和電壓。
本發(fā)明的上述和其它的目的、特征、形態(tài)和優(yōu)點，從聯(lián)系附圖得到理解的本發(fā)明的下面的詳細說明中變得明白。


圖1是本發(fā)明的實施例1的半導體器件的等效電路圖。
圖2～圖24是示出本發(fā)明實施例1中的半導體器件的制造工序中的第1～第23道工序的剖面圖。
圖25是圖24的狀態(tài)的半導體器件的斜視圖。
圖26是圖24的狀態(tài)的半導體器件的平面圖。
圖27～圖31是示出本發(fā)明實施例1中的半導體器件的制造工序中的第24～第28道工序的剖面圖。
圖32是本發(fā)明實施例1的半導體器件的剖面圖。
圖33是示出本發(fā)明實施例1的半導體器件的電阻部的結構例的剖面圖。
圖34～圖36是示出本發(fā)明實施例2中的半導體器件的制造工序中的特征性的第1～第3道工序的剖面圖。
圖37是示出本發(fā)明實施例2中的半導體器件的特征性的結構的剖面圖。
圖38～圖50是示出本發(fā)明實施例3中的半導體器件的制造工序中的特征性的第1～第13道工序的剖面圖。
圖51是示出本發(fā)明實施例3中的半導體器件的特征性的結構的剖面圖。
圖52～圖78是示出本發(fā)明實施例4中的半導體器件的制造工序中的第1～第27道工序的剖面圖。
圖79是示出本發(fā)明實施例4中的半導體器件的特征性的結構的剖面圖。
圖80～圖101是示出本發(fā)明實施例5中的半導體器件的制造工序中的第1～第22道工序的剖面圖。
圖102是圖101的狀態(tài)的半導體器件的平面圖。
圖103和圖104是示出本發(fā)明實施例5中的半導體器件的制造工序中的第23和24道工序的剖面圖。
圖105是示出本發(fā)明實施例5中的半導體器件的特征性的結構的剖面圖。
圖106～圖124是示出本發(fā)明實施例6中的半導體器件的制造工序中的第1～第19道工序的剖面圖。
圖125是示出本發(fā)明實施例6中的半導體器件的特征性的結構的剖面圖。
圖126～圖141是示出本發(fā)明實施例7中的半導體器件的制造工序中的第1～第16道工序的剖面圖。
圖142是圖141所示的半導體器件的平面圖。
圖143A和143B是圖141所示的半導體器件中的npn雙極晶體管的平面圖。
圖144和圖145是示出本發(fā)明實施例7中的半導體器件的制造工序中的第17和第18道工序的剖面圖。
圖146是示出本發(fā)明實施例7中的半導體器件的特征性的結構的剖面圖。
圖147～圖165是示出本發(fā)明實施例8中的半導體器件的制造工序中的第1～第19道工序的剖面圖。
圖166是示出本發(fā)明實施例8中的半導體器件的特征性的結構的剖面圖。
具體實施例方式
以下利用圖1～圖166說明本發(fā)明的實施例。
實施例1在圖1中示出了本實施例1中的半導體器件(半導體集成電路)的等效電路圖。如圖1所示，在半導體器件的輸出電路中應用了雙極晶體管。
假定在輸出終點存在大的等效電感L。電源Vcc側(前級)的輸出晶體管是將pnp晶體管與npn晶體管進行達林頓連接而形成。更詳細地說，將pnp晶體管的發(fā)射極與電源端子連接，將npn晶體管的集電極經電阻(R)與電源端子連接，將pnp晶體管的集電極與npn晶體管的基極連接，用pnp晶體管的集電極電流直接驅動npn晶體管的基極。借助于采用這樣的達林頓連接，有效地成為電流放大系數(shù)hFE高的晶體管。另外，如圖1的例子那樣，通過在電源Vcc與npn晶體管的集電極之間設置電阻R，可以將集電極電流轉換為電阻R的兩端的電壓來進行讀出。
另外，pnp晶體管的基極與輸入端子30連接，npn晶體管的發(fā)射極與輸出端子31連接。在接地(GND)側(后級)配置了nMOS晶體管。npn晶體管的發(fā)射極與nMOS晶體管的漏連接，nMOS晶體管的源和背柵接地。nMOS晶體管的柵與反轉輸入端子32連接。
當電源Vcc側的輸出pnp晶體管處于開態(tài)時，電流向負載側流動。在圖1中用虛線示出了電流的方向。這時，接地側的輸出nMOS晶體管處于關態(tài)。相反，當輸出pnp晶體管處于關態(tài)時，輸出nMOS晶體管處于開態(tài)，電流從輸出側流向接地側。在圖1中用實線示出了電流的方向。這樣，輸出電路與外部的電感器相互地進行電流傳送。
在本實施例中，由于采用nMOS晶體管作為接地側的晶體管，所以與使用雙極晶體管的情形相比，可以降低功耗。另外，由于輸出電路對高電壓進行處理，所以要求晶體管耐高壓。因此，通過采用橫型DMOS晶體管作為nMOS晶體管既可以確保耐壓又能夠降低開態(tài)的電阻。因此，可以減小輸出電路的后級中的橫型DMOS晶體管的專用面積，也能夠求得輸出電路小型化。
下面說明本實施例1中的半導體器件的剖面結構例。在圖32中示出了本實施例1中的半導體器件的剖面圖。
如圖32所示，在p-型硅襯底(半導體襯底)1內形成n+掩埋擴散層(高濃度雜質擴散層)6a、6b、6c，在該硅襯底1的主表面上形成n-外延生長層(半導體層)7a、7b、7c。在n-外延生長層7a的兩側形成p+隔離擴散層(高濃度雜質擴散層)10a、10b，在n-外延生長層7b的兩側形成p+隔離擴散層10b、10c，在n-外延生長層7c的兩側形成p+隔離擴散層10c、10d。p+隔離擴散層(元件隔離區(qū))10a～10d以抵達硅襯底1的方式形成。
在n-外延生長層7a內形成縱型npn雙極晶體管(NPN)，在n-外延生長層7b內形成橫型pnp雙極晶體管(L-PNP)，在n-外延生長層7c上形成n溝道橫型DMOS晶體管(Nch-LDOMS)。
在n-外延生長層7a的表面形成p型擴散層(雜質擴散層)17a。該p型擴散層17a構成縱型npn雙極晶體管的基區(qū)(基區(qū)引出層)。在p型擴散層17a的表面形成n+擴散層(高濃度雜質擴散層)21a。該n+擴散層21a構成縱型npn雙極晶體管的發(fā)射區(qū)(發(fā)射區(qū)引出層)。在n-外延生長層7a的表面與p型擴散層17a隔開地形成n+擴散層21b。該n+擴散層21b構成縱型npn雙極晶體管的集電區(qū)(集電區(qū)引出層)。在n+擴散層21b下形成n+擴散層12。該擴散層構成集電區(qū)引出用擴散層。
在n-外延生長層7b的表面隔開一定間隔形成p型擴散層17b、17c、17d。p型擴散層17b、17d構成橫型pnp雙極晶體管的集電區(qū)，p型擴散層17c構成橫型pnp雙極晶體管的發(fā)射區(qū)。在外延生長層7b的表面與p型擴散層17d隔開地形成n+擴散層21c。該n+擴散層21c構成橫型pnp雙極晶體管的基區(qū)。
在n-外延生長層7c表面上的相鄰位置上形成p型擴散層(p阱)62、n型擴散層67和n+擴散層21e。在p型擴散層62的表面形成p型擴散層17e和n+擴散層21d。p型擴散層17e具有作為橫型DMOS晶體管的背柵區(qū)的功能，n+擴散層21d構成橫型DMOS晶體管的源。
n型擴散層67構成橫型DMOS晶體管的n-漏。該n型擴散層67中所含的n型雜質濃度為1×1016cm-3～1×1018cm-3左右，低于n+擴散層21d、21e中所含的n型雜質濃度。n型擴散層67以與p型擴散層62相接的方式形成，在該n型擴散層67的表面形成n+擴散層21e。
上述n型擴散層67中所含的n型雜質濃度可以獨立于雙極晶體管的各要素來決定。因此，通過將n型擴散層67中所含的n型雜質濃度設定在上述范圍內，可以不降低縱型npn雙極晶體管的集電極-基極間的耐壓，而降低橫型DMOS晶體管的飽和電壓。即，能夠降低橫型DMOS晶體管的飽和電阻。
在外延生長層7a～7c上有選擇地形成場氧化膜(絕緣膜)54a～54h。場氧化膜54a、54c、54d、54f、54g、54h與作為元件隔離區(qū)的p+隔離擴散層10a～10d鄰接地形成。另外，在縱型npn雙極晶體管和橫型pnp雙極晶體管的基極與集電極之間也形成場氧化膜54b、54e。
借助于如此形成場氧化膜54a～54h，可以用場氧化膜54a～54h形成用掩模決定雙極晶體管的各擴散層形成用擴散窗。因此，無需在雙極晶體管的各擴散層的每次形成時確保各擴散層之間的裕量，因而能夠減小各擴散層之間的間隔，求得元件集成度提高。另外，對于雙極晶體管的各擴散層形成工序的掩模對準裝置，無需使用重合精度好的裝置，因而也可以降低制造成本。
在位于上述場氧化膜54a～54h之間的外延生長層7a～7c上形成熱氧化膜(絕緣膜)13a、13b、13b1、13b2、13c、13c1、13d、13e、13e1、13e2、13f、13f1、13g、13h、13h1、13h2、13h3、13i。
在氧化膜13h1的一部分上形成柵電極57。以局部地覆蓋該柵電極57的方式形成氧化膜(絕緣膜)63。以覆蓋場氧化膜54a～54h、氧化膜13a～13i、柵電極57和氧化膜63的方式形成第1層間絕緣膜22a～22i。例如可以使用不摻入雜質的CVD(化學氣相淀積)氧化膜作為該第1層間絕緣膜22a～22i。
在第1層間絕緣膜22a～22i上形成第2層間絕緣膜23a～23i?？梢允褂脫饺肱鸹蛄椎入s質的CVD氧化膜作為第2層間絕緣膜23a～23i。
形成貫通第1層間絕緣膜22a～22i和第2層間絕緣膜23a～23i、抵達n-外延生長層7a～7c的多個接觸孔。具體而言，形成抵達p型擴散層17a的接觸孔、抵達n+擴散層21a的接觸孔、抵達n+擴散層21b的接觸孔、抵達p型擴散層17c的接觸孔、抵達p型擴散層17d的接觸孔、抵達n+擴散層21c的接觸孔、抵達p型擴散層17e和n+擴散層21d的接觸孔、抵達n+擴散層21e的接觸孔。
在上述接觸孔內分別形成第1布線25a～25h。該第1布線25a～25h例如可以用Al、AlSi、AlCu等金屬材料形成。
第1布線25a具有作為縱型npn雙極晶體管的基極電極的功能，第1布線25b具有作為縱型npn雙極晶體管的發(fā)射極電極的功能，第1布線25c具有作為縱型npn雙極晶體管的集電極電極的功能。
第1布線25d具有作為橫型pnp雙極晶體管的發(fā)射極電極的功能，第1布線25e具有作為橫型pnp雙極晶體管的集電極電極的功能，第1布線25f具有作為橫型pnp雙極晶體管的基極電極的功能。
第1布線25g具有作為橫型DMOS晶體管的源電極的功能，第1布線25h具有作為橫型DMOS晶體管的漏電極的功能。
以覆蓋第2層間絕緣膜23a～23i和第1布線25a～25h的方式形成第3層間絕緣膜26a、26b?？梢杂肅VD氧化膜作為該第3層間絕緣膜26a、26b。在第3層間絕緣膜26a、26b中形成抵達第1布線25的通孔，在該通孔內形成第2布線28。以覆蓋第2布線28的方式形成保護膜29。可以使用氮化膜作為保護膜29。
圖33示出了本實施例1中的半導體器件的電阻部的結構例。如圖33所示，在p-型硅襯底1內形成n+掩埋擴散層6d，在該硅襯底1的主表面上形成n-外延生長層7d。在n外延生長層7d的兩側形成p+隔離擴散層10e、10f，在n-外延生長層7d的表面形成p型擴散層17i。
該p型擴散層17i中所含的p型雜質濃度例如為1×1018cm-3～1×1019cm-3左右。該p型擴散層17i在被場氧化膜54i、54j包圍的區(qū)域內形成。p型擴散層17i可以用與p型擴散層17a～17e相同的工序形成，這時，p型擴散層17i中所含的p型雜質濃度與p型擴散層17a～17e中所含的p型雜質濃度相同。
在p+隔離擴散層10e、10f上形成熱氧化膜13j～131，在p型擴散層17i的表面上形成熱氧化膜13k～13k2。以覆蓋熱氧化膜13j～131的方式形成第1層間絕緣膜22j～221，在該第1層間絕緣膜22j～221上形成第2層間絕緣膜23j～231。以貫通第1層間絕緣膜22j～221和第2層間絕緣膜23j～231、抵達n-外延生長層7d的方式形成接觸孔，在該接觸孔內形成第1布線25i、25j。
下面利用圖2～圖31說明具有上述結構的半導體器件的制造方法。
如圖2所示，利用熱氧化法在p-型硅襯底1的主表面上形成約1μm厚的熱氧化膜(絕緣膜)2。在該熱氧化膜2上涂敷光致抗蝕劑，用光刻法對該光致抗蝕劑構制成規(guī)定形狀的圖形。由此形成具有開口部4a～4c的光致抗蝕劑圖形(掩模)3a～3d。
接著，以光致抗蝕劑圖形3a～3d作為掩模對熱氧化膜2進行刻蝕。例如，通過浸漬在氫氟酸(HF)的水溶液中進行刻蝕。由此形成如圖3所示的、具有開口部4a～4c的熱氧化膜2a～2d。
除掉光致抗蝕劑圖形3a～3d后，以熱氧化膜2a～2d作為掩模，利用離子注入法等將銻(Sb)、砷(As)等n型雜質離子5引入硅襯底1。進行熱處理，使引入的銻等n型雜質擴散，形成n+掩埋擴散層6a～6c，如圖4所示。這時，在圖33所示的電阻部中形成n+掩埋擴散層6d。其后，除掉熱氧化膜2a～2d。
接著，如圖5所示，利用外延生長法形成例如約4～6μm厚的n-外延生長層7。如圖6所示，在n-外延生長層7上形成例如約0.05μm厚的熱氧化膜8，用減壓CVD法在熱氧化膜8上淀積約0.1μm厚的氮化膜(絕緣膜)51。
如圖7所示，用與上述相同的方法，在氮化膜51上形成在規(guī)定位置上具有開口部的光致抗蝕劑圖形52a～52i。以該光致抗蝕劑圖形52a～52i作為掩模對氮化膜51進行刻蝕，形成具有開口部53a～53h的氮化膜51a～51i。
如圖8所示，以氮化膜51a～51i作為掩模，用熱氧化法形成例如約0.6μm厚的場氧化膜54a～54h。這時，被氮化膜51a～51i覆蓋的區(qū)域不被氧化。另外，在圖8中，8a～8i是位于場氧化膜54a～54h周圍的熱氧化膜。
接著，用熱磷酸等除掉氮化膜51a～51i。然后，如圖9所示，用減壓CVD法等以覆蓋場氧化膜54a～54h和熱氧化膜8a～8i的方式淀積例如約0.1μm厚的氮化膜55。
將在形成隔離擴散層的位置上具有開口部的光致抗蝕劑圖形(未圖示)在上述氮化膜55上形成。以該光致抗蝕劑圖形作為掩模對氮化膜55和熱氧化膜8a、8d、8g、8i進行刻蝕。由此，如圖10所示，形成隔離擴散層形成用的開口部9a～9d，保留氮化膜55a～55c。其后，除掉光致抗蝕劑圖形。
接著，如圖11所示，用硼的氣體擴散法形成抵達硅襯底1的p+隔離擴散層10a～10d。由此，將n-外延生長層7實質上分割成n-外延生長層7a～7c。
在進行上述硼的氣體擴散時首先淀積硼玻璃。例如在擴散爐中，在約1000℃下，使一邊流過少量(～1升/分鐘)的B2H6氣體、少量(～1升/分鐘)的O2氣體和大量(～50升/分鐘)的N2氣體，一邊對晶片進行規(guī)定時間(例如10～30分鐘)的熱處理。接著，通過將晶片浸漬在稀HF液中，除掉淀積在晶片上的硼玻璃。其后，進行使硼擴散的熱處理。這時，在p+隔離擴散層10a～10d上形成例如約0.1μm厚的熱氧化膜8a、8d、8g、8i。
另外，在形成p+隔離擴散層10a～10d的同時，在圖33所示的電阻部形成p+隔離擴散層10e、10f，由此規(guī)定n-外延生長層7d。
在除掉氮化膜55a～55c后，如圖12所示，形成例如約0.1μm厚的氮化膜56。將在形成n+擴散層12的區(qū)域上具有開口部的光致抗蝕劑圖形(未圖示)在氮化膜56上形成。以該光致抗蝕劑圖形作為掩模對氮化膜56和熱氧化膜8c進行刻蝕，形成開口部11，如圖13所示。這時，在開口部11的周圍保留了氮化膜56a、56b。然后，除掉光致抗蝕劑圖形。
接著，如圖14所示，用磷的氣體擴散法形成抵達n+掩埋擴散層6a的n+擴散層12。在進行該磷的氣體擴散時首先淀積磷玻璃。例如在擴散爐中，在約1000℃下，使一邊流過少量(～1升/分鐘)的PH3氣體、少量(～1升/分鐘)的O2氣體和大量(～50升/分鐘)的N2氣體，一邊對晶片進行規(guī)定時間(例如10～30分鐘)的熱處理。然后，通過將晶片浸漬在稀HF液中，除掉淀積在晶片上的磷玻璃。然后，在n+擴散層12上形成例如約0.1μm厚的熱氧化膜8c。
接著，除掉氮化膜56a、56b和熱氧化膜8a～8i，形成例如約0.01～0.02μm厚的熱氧化膜13a～13i，如圖15所示。該熱氧化膜的一部分構成橫型DMOS晶體管的柵氧化膜。這時，在圖33所示的電阻部形成熱氧化膜13j～131。
接著，用減壓CVD法淀積例如約0.2μm厚的由不摻雜的多晶硅或無定形硅構成的硅膜(半導體膜)57。在該硅膜57上形成光致抗蝕劑圖形58。
如圖16所示，以光致抗蝕劑圖形58作為掩模對硅膜57進行刻蝕，形成柵電極57。如圖17所示，在形成p型擴散層62的區(qū)域上形成具有開口部60的光致抗蝕劑圖形59a、59b。以該光致抗蝕劑圖形59a、59b作為掩模，用離子注入法將硼離子引入n-外延生長層7c。
如圖17所示，鑒于掩模的重合偏移等，光致抗蝕劑圖形59b不一定要完全覆蓋柵電極57。因此，以將光致抗蝕劑圖形58原樣保留在柵電極57上的狀態(tài)形成光致抗蝕劑圖形59a、59b。通過這樣將光致抗蝕劑圖形58保留在柵電極57上，可以防止硼離子61穿透未被光致抗蝕劑圖形59b覆蓋的柵電極57的一部分而注入n-外延生長層7c中。
除掉光致抗蝕劑圖形58、59a、59b后進行熱處理。由此形成p型擴散層62。另外，如圖18所示，由于該熱處理，柵電極57的表面被氧化，形成氧化膜63。
接著，如圖19所示，在形成構成縱型npn雙極晶體管的基區(qū)的p型擴散層17a的區(qū)域上形成具有開口部15a的光致抗蝕劑圖形14a～14b、在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17b～17d的區(qū)域上形成具有開口部15b～15d的光致抗蝕劑圖形14b～14e、在形成構成橫型DMOS晶體管的背柵的p型擴散層17e的區(qū)域上形成具有開口部15e的光致抗蝕劑圖形14e～14f。以該光致抗蝕劑圖形14a～14f作為掩模，用離子注入法將硼離子16引入n-外延生長層7a～7c中。
除掉光致抗蝕劑圖形14a～14f后進行熱處理。由此形成p型擴散層17a～17e，如圖20所示。即，同時形成縱型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
另外，在形成p型擴散層17a～17e的同時，在圖33所示的電阻部形成p型擴散層17i。
接著，如圖21所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子66引入n-外延生長層7c中。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層67，如圖22所示。
接著，如圖23所示，在縱型npn雙極晶體管的p型擴散層17a上和n+擴散層12上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18f。以該光致抗蝕劑圖形18a～18f作為掩模對熱氧化膜13b、13c、13f、13h、13h1進行刻蝕，形成開口部19a～19e。通過該刻蝕，在與開口部19a～19e鄰接的位置上保留熱氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蝕劑圖形18a～18f作為掩模，用離子注入法將砷、磷等n型雜質離子20引入n-外延生長層7a～7c中。
除掉光致抗蝕劑圖形18a～18f后進行熱處理。由此形成n+擴散層21a～21e，如圖24所示。即，同時形成縱型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19e上形成氧化膜。
圖25和圖26示出了圖24的狀態(tài)的半導體器件的斜視圖和平面圖。如圖25和圖26所示，p型擴散層17b、17d相連接，構成橫型pnp雙極晶體管的集電極。構成橫型DMOS晶體管的背柵的p型擴散層17e與構成橫型DMOS晶體管的源的n+擴散層21d相接。關于p型擴散層17e和n+擴散層21d的端部形狀，為了確保耐壓，將角部做成圓形(例如圓弧形)。另外，橫型DMOS晶體管的源僅由高濃度雜質擴散層構成，而橫型DMOS晶體管的漏卻由高濃度雜質擴散層和低濃度雜質擴散層構成。
接著，如圖27所示，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，通過進行適當?shù)臒崽幚?，使?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模利用反應性離子進行干法刻蝕(RIE反應性離子刻蝕)。由此，形成接觸孔24a～24h，如圖28所示。
在接觸孔24a～24h的周圍保留了第1層間絕緣膜22a～22i和第2層間絕緣膜23a～23i，另外，還保留了熱氧化膜13b1、13b2、13c1、13e1、13e2、13f1、13h1、13h2、13h3。
另外，雖未圖示，但同時也形成了柵電極57用的接觸孔。還有，在圖33所示的電阻部依次形成了第1層間絕緣膜22j和第2層間絕緣膜23。另外，還形成了抵達p型擴散層17i的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜(導電膜)。通過對該金屬膜構制圖形，形成第1布線25a～25h，如圖29所示。這時，也在圖33所示的電阻部形成第1布線25i、25j。
接著，用等離子體CVD法等淀積由例如約0.8μm厚的CVD氧化膜構成的第3層間絕緣膜。利用光刻和刻蝕在第3層間絕緣膜中形成抵達第1布線25c的通孔27，如圖30所示。其結果是在通孔27的周圍保留了第3層間絕緣膜26a、26b。
接著，用濺射法等在整個面上形成例如約1μm厚的AlSi、AlCu等金屬膜(導電膜)。通過對該金屬膜構制圖形，形成第2布線28，如圖31所示。其后，用等離子體CVD法等淀積由例如約0.8μm厚的CVD氮化膜構成的保護膜(絕緣膜)29。經以上的工序可以得到圖32所示的半導體器件。
實施例2下面利用圖34～圖37說明本發(fā)明的實施例2。
在上述實施例1中，擔心在將各元件微細化時接觸電阻增大。于是，在本實施例2中，對可以抑制接觸電阻增大的措施進行說明。
圖37示出了本實施例2中的半導體器件的特征性的結構的例子。如圖37所示，在p型擴散層17a、17c、17d、17e的表面形成p+擴散層(高濃度雜質擴散層)71a～71d。p+擴散層71a～71d含有其濃度比各p型擴散層17a、17c、17d、17e的高的p型雜質。p+擴散層71a～71d中所含的p型雜質的濃度例如為1×1019cm-3～1×1021cm-3左右。
在p+擴散層71a～71d和n+擴散層21a～21e的表面上分別形成硅化物層74a～74h。作為硅化物層74a～74h，例如可以舉出硅化鈦(TiSi2)層。以從該硅化物層74a～74h連續(xù)地在各接觸孔的側壁上延伸的方式形成氮化鈦(TiN)層73a～73h。然后，在該氮化鈦層73a～73h和硅化物層74a～74h上形成第1布線25a～25h。上述以外的結構與實施例1的情形相同。
通過如上所述在接觸孔底部形成硅化物層74a～74h，可以減小第1布線25a～25h與雜質擴散層之間的接觸電阻。另外，通過在p型雜質擴散層的表面上形成p+擴散層71a～71d等高濃度的雜質擴散層，可以抑制硅化物層與硅層之間的接觸電阻增加。
下面利用圖34～圖37說明具有上述結構的本實施例2中的半導體器件的制造方法。
如圖34所示，經與實施例1相同的工序，直至形成圖28所示的接觸孔24a～24h。然后，在第2層間絕緣膜23a～23i上形成具有與p型擴散層17a、17c、17d、17e上的接觸孔連通的開口部69a～69d的光致抗蝕劑圖形68a～68e。以該光致抗蝕劑圖形68a～68e作為掩模將硼等p型雜質70引入p型擴散層17a、17c、17d、17e中。這時，雖然也對橫型DMOS晶體管的源引入了p型雜質，但由于對源引入了高濃度的n型雜質，所以橫型DMOS晶體管的特性沒有問題。
如上述那樣將p型雜質引入p型擴散層17a、17c、17d、17e基于如下的理由。在借助于引入硼(p型雜質)而形成的p型擴散層17a、17c、17d、17e的表面上形成硅化鈦層時，會發(fā)生硅側的硼向硅化物側移動的現(xiàn)象。當硅側的硼這樣向硅化物側移動時，硅層與硅化物層之間的接觸電阻增大。
例如，雖然p型擴散層17a是構成縱型npn雙極晶體管的的本征基區(qū)的區(qū)域，但該p型擴散層17a的表面的p型雜質濃度為1×1018cm-3～1×1019cm-3左右。因此，當上述那樣的雜質移動現(xiàn)象發(fā)生時，擔心接觸電阻要增大。
于是，借助于預先在p型擴散層17a、17c、17d、17e的表面補充硼(p型雜質)，即使在p型雜質從硅側向硅化物側移動的情形下，也能夠抑制硅層與硅化物層之間的接觸電阻增大。
另一方面，由于對n+擴散層21a～21e摻雜了濃度為p型擴散層17a、17c、17d、17e的10倍以上的n型雜質，所以即使在n+擴散層21a～21e的表面上直接形成硅化物層，也是在可以忽略接觸電阻的增大的水平上。因此，無需對n+擴散層21a～21e補充n型雜質。
在如上所述那樣將p型雜質引入p型擴散層17a、17c、17d、17e后，除掉光致抗蝕劑圖形68a～68e，在N2氣氛中，在較低的溫度(例如850℃左右)下進行熱處理。由此在p型擴散層17a、17c、17d、17e的表面上形成p+擴散層71a～71d，如圖35所示。
接著，如圖36所示，用濺射法等淀積約0.06μm厚的鈦膜72。在N2氣氛中，在較低的溫度(例如800℃左右)下對該鈦膜72進行約數(shù)十秒的熱處理。由此在p+擴散層71a～71d和n+擴散層21a～21e的表面上形成硅化物層(硅化鈦層)74a～74h，在接觸孔的側壁上形成氮化鈦層73a～73h，如圖37所示。
其后，用與實施例1相同的方法在整個面上形成約0.6μm厚的AlSi、AlCu等金屬膜。然后，對該金屬膜和氮化鈦層73a～73h構制圖形。此后，經與實施例1相同的工序形成本實施例2的半導體器件。
實施例3下面利用圖38～圖51說明本發(fā)明的實施例3。
作為在下一代超高速通信系統(tǒng)(10Gb/s以上的光通信系統(tǒng)、無線LAN、移動通信系統(tǒng)等)中用的高頻雙極晶體管，有SiGe基區(qū)的異質結雙極晶體管(HBT)。
為了制作高頻npn晶體管，必須減薄基區(qū)的厚度。但是，當減薄基區(qū)的厚度時難以確保集電極-發(fā)射極間的耐壓。另一方面，為了確保集電極-發(fā)射極間的耐壓可以提高基區(qū)所含雜質的濃度?？墒?，這時難以確?；鶚O-發(fā)射極間的耐壓。
于是，若用帶隙比硅窄的SiGe外延生長層(例如混入10～30％左右的Ge)制作npn晶體管的基區(qū)，即使使基區(qū)為高濃度，也能夠確?；鶚O-發(fā)射極間的耐壓。因此，可以使用厚度薄、濃度高的基區(qū)。
另外，還存在對SiGe(基區(qū))摻碳(C)的稱之為SiGeC技術的技術。通過在SiGe(基區(qū))中摻碳(C)(例如約1％以下)可以抑制在熱處理中硼的向外擴散，可以減少SiGe層的晶格畸變。換言之，還能夠實現(xiàn)高性能和高可靠性。
但是，半導體器件加工尺寸的微細化使從同一硅晶片上取得的集成電路芯片的數(shù)目增多，從而帶來低成本和高性能這些大的優(yōu)點，因此它正在蓬勃發(fā)展。為了使半導體器件微細化，例如在MOS晶體管中與縮短柵極長度相聯(lián)系。
上述npn晶體管中的基區(qū)問題與nMOS晶體管中的溝道區(qū)問題相類似。即，為了縮短柵極長度，必須提高溝道濃度以確保漏-源間的穿通耐壓，但這樣一來，難以確保漏-溝道區(qū)之間的耐壓。
于是，在本實施例3中對橫型DMOS晶體管的溝道區(qū)利用SiGe或SiGeC外延生長層，制作了柵極長度更短的橫型DMOS晶體管。
下面利用圖51說明本實施例3中的半導體器件的具體結構例。
如圖51所示，在本實施例3中，在p型擴散層104的表面上形成SiGe或SiGeC外延生長層(化合物半導體層)105，用該外延生長層105形成橫型DMOS晶體管的溝道區(qū)。
外延生長層105的厚度例如為0.1μm～0.3μm左右，外延生長層105中所含的p型雜質濃度例如為1×1017cm-3～1×1019cm-3左右。
如上所述，通過用外延生長層105形成橫型DMOS晶體管的溝道區(qū)，可以在溝道區(qū)引入高濃度的雜質，可以縮短溝道長度和柵極長度。據此，可以制作柵極長度更短的橫型DMOS晶體管。除此以外的結構與實施例1的情形大致相同。
下面利用圖38～圖51說明具有上述結構的本實施例3中的半導體器件的制造方法。
如圖38所示，經與上述實施例1相同的工序，直至形成熱氧化膜8c，其后，除掉圖14所示的氮化膜56a、56b。接著，在熱氧化膜8a～8i上，在形成p型擴散層(p阱)104的區(qū)域上，形成有開口部102的光致抗蝕劑圖形101a、101b。以該光致抗蝕劑圖形101a、101b作為掩模，用離子注入法將硼離子等p型雜質離子103引入n-外延生長層7c，如圖39所示。
另外，以光致抗蝕劑圖形101a、101b作為掩模刻蝕熱氧化膜8h。然后，除掉光致抗蝕劑圖形101a、101b，進行熱處理。由此，形成p型擴散層104，如圖40所示。
接著，如圖41所示，用選擇外延生長法在露出的p型擴散層104的表面上形成含硼等p型雜質的SiGe或SiGeC外延生長層105。外延生長層105的厚度為0.1μm～0.3μm左右，外延生長層105中所含的p型雜質濃度為1×1017cm-3～1×1019cm-3左右。
其后，除掉熱氧化膜8a～8i，形成例如約0.01～0.02μm厚的熱氧化膜13a～13i。該熱氧化膜13a～13i的一部分構成橫型DMOS晶體管的柵氧化膜。
接著，用減壓CVD法淀積例如約0.2μm厚的由摻磷的多晶硅或無定形硅構成的硅膜57。在該硅膜57上形成橫型DMOS晶體管的柵電極的位置上形成光致抗蝕劑圖形58。
以該光致抗蝕劑圖形58作為掩模對硅膜57進行刻蝕。由此形成柵電極57，如圖42所示。對柵電極57進行熱氧化，形成氧化膜63。
接著，如圖43所示，在形成構成縱型npn雙極晶體管的基區(qū)的p型擴散層17a的區(qū)域上形成具有開口部15a的光致抗蝕劑圖形14a～14b、在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17b～17d的區(qū)域上形成具有開口部15b～15d的光致抗蝕劑圖形14b～14e、在形成構成橫型DMOS晶體管的背柵的p型擴散層17e的區(qū)域上形成具有開口部1e的光致抗蝕劑圖形14e～14f。以該光致抗蝕劑圖形14a～14f作為掩模，用離子注入法將硼離子16引入n-外延生長層7a～7c中。
除掉光致抗蝕劑圖形14a～14f后進行熱處理。由此形成p型擴散層17a～17e，如圖44所示。即，同時形成縱型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
如圖45所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子66引入n-外延生長層7c中。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖46所示。
接著，如圖47所示，在縱型npn雙極晶體管的p型擴散層17a上和n+擴散層12上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上，分別形成具有開口部的光致抗蝕劑圖形18a～18f。以該光致抗蝕劑圖形18a～18f作為掩模對熱氧化膜13b、13c、13f、13h、13h1進行刻蝕，形成開口部19a～19e。通過該刻蝕，在與開口部19a～19e鄰接的位置上保留了熱氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蝕劑圖形18a～18f作為掩模，用離子注入法將砷、磷等n型雜質離子引入n-外延生長層7a～7c。除掉光致抗蝕劑圖形18a～18f后進行熱處理。由此形成n+擴散層21a～21e，如圖48所示。即，同時形成縱型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19e上形成氧化膜。
接著，如圖49所示，用CVD法淀積例如由不摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，進行適當?shù)臒崽幚?，使?層間絕緣膜2 3具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模利用反應性離子進行干法刻蝕。由此，形成接觸孔24a～24h，如圖50所示。
在接觸孔24a～24h的周圍保留了第1層間絕緣膜22a～22i和第2層間絕緣膜23a～23i，另外，還保留了熱氧化膜13b2、13e1、13e2。還有，雖未圖示，但同時也形成了柵電極57用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25h，如圖51所示。此后，經與實施例1相同的工序形成本實施例3中的半導體器件。
實施例4下面利用圖52～圖79說明本發(fā)明的實施例4。
為了減小集電區(qū)-p型硅襯底1之間的電容，提高高頻特性，可以采用SOI(絕緣體上的硅)結構及溝槽隔離結構。在本實施例4中，對安裝了雙極晶體管和用SiGe或SiGeC外延生長層制作的橫型DMOS晶體管的半導體器件采用了SOI結構和溝槽隔離結構。
圖79是示出本實施例4中的半導體器件的特征性的結構的例子。如圖79所示，在本實施例4中，在p-硅襯底1上隔著熱氧化膜(絕緣膜)112形成n-硅襯底(半導體層)111a、111a1、111a2、111b和外延生長層(p+外延生長層半導體層)105。該n-硅襯底111a、111a1、111a2、111b和外延生長層105相當于SOI結構中的半導體層，熱氧化膜112構成SOI結構中的掩埋絕緣膜。
上述外延生長層105由以抵達熱氧化膜112的方式在n-硅襯底內形成的、由含硼等p型雜質的SiGe或SiGeC構成。這樣，借助于以貫通硅襯底(半導體層)抵達掩埋絕緣膜的方式形成外延生長層，可以自對準地形成p阱。
用外延生長層105形成橫型DMOS晶體管的溝道區(qū)。該外延生長層105中所含的p型雜質濃度例如為1×1017cm-3～1×1019cm-3左右。
另外，在n-硅襯底上形成抵達熱氧化膜112的溝槽，在該溝槽內埋入氧化膜126a～126d作為隔離絕緣膜。另外，在n-硅襯底111a、111a1的底部形成抵達熱氧化膜112的n+掩埋擴散層119a、119b。除此以外的結構與實施例1的基本相同。
下面利用圖52～圖79說明本實施例4中的半導體器件的制造方法。
如圖52所示，在n-硅襯底111上形成例如約0.1μm厚的熱氧化膜，用減壓CVD法在該熱氧化膜上形成例如約0.1μm厚的氮化膜。用減壓CVD法在該氮化膜上形成例如約1μm厚的氧化膜114a、114b，在該氧化膜上形成光致抗蝕劑圖形115a、115b。
以上述光致抗蝕劑圖形115a、115b作為掩模進行刻蝕，形成開口部116。其結果是在開口部116的周圍形成了熱氧化膜112a、112b，氮化膜113a、113b以及氧化膜114a、114b。
除掉上述光致抗蝕劑圖形115a、115b，以氧化膜114a、114b作為掩模，用RIE法刻蝕n-硅襯底111。由此形成溝槽117，如圖53所示。由于該溝槽117是形成橫型DMOS晶體管的阱的區(qū)域，所以其深度必須符合對橫型DMOS晶體管的性能要求。例如，深度必須是0.5μm～2μm左右。另外，由于它是外延生長的區(qū)域，所以為了使生長的層的面方向與n-硅襯底111的一致，與深度相比，該區(qū)域的寬度必須足夠地大。例如使溝槽117的寬度為深度的約1倍以上。
在除掉上述氧化膜114a、114b后進行熱氧化。由此在溝槽117的表面形成約0.1μm厚的熱氧化膜172，如圖54所示。該熱氧化是所謂的犧牲氧化，用于除掉溝槽117表面的刻蝕損傷。其后，以氮化膜113a、113b作為掩模，除掉溝槽117上的熱氧化膜172。
接著，如圖55所示，用選擇外延生長法形成含硼等p型雜質的SiGe或SiGeC外延生長層(p+外延生長層半導體層)105。其后，除掉氮化膜113a、113b和熱氧化膜112a、112b。
接著，如圖56所示，將在表面上形成了約0.1μm厚的熱氧化膜112的p-硅襯底1與n-硅襯底111貼合在一起。然后，如圖57所示，用CMP(化學機械拋光)法研磨n-硅襯底111的表面，使外延生長層105露出。其結果是在外延生長層105的周圍保留了n-硅襯底(半導體層)111a、111b。
接著，如圖58所示，用CVD法在外延生長層105和n-硅襯底111a、111b上形成約1μm厚的氧化膜170。在該氧化膜170上形成在規(guī)定位置具有開口部的光致抗蝕劑圖形3a～3c。
將晶片浸漬在氫氟酸(HF)的水溶液中，以上述光致抗蝕劑圖形3a～3c作為掩模進行刻蝕。由此，在氧化膜170上形成開口部4a、4b，如圖59所示。其結果是在開口部4a、4b的周圍保留了氧化膜170a～170c。在除掉光致抗蝕劑圖形3a～3c后，以1～2MeV左右的高加速電壓將磷、砷等n型雜質離子一直注入到n-硅襯底111a的底部。
接著，在除掉氧化膜170a～170c后進行熱處理，使n型雜質擴散。由此，在n-硅襯底111a的底部形成n+掩埋擴散層119a、119b，如圖60所示。
接著，如圖61所示，在n-硅襯底111a、111b上形成約0.1μm厚的熱氧化膜120a～120c，用減壓CVD法形成約0.1μm厚的氮化膜121a～121c，用減壓CVD法形成約1μm厚的氧化膜122a～122c。在該氧化膜上形成具有開口部的光致抗蝕劑圖形123a～123c。以該光致抗蝕劑圖形123a～123c作為掩模對氧化膜和氮化膜進行刻蝕。由此形成溝槽隔離的開口部124a～124d。另外，開口部124a～124d的寬度例如為0.5μm左右。
如上所述，借助于形成開口部124a～124d，在該開口部124a～124d的周圍保留了熱氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蝕劑圖形123a～123c，以氧化膜122a～122c作為掩模，用RIE法對n-硅襯底111a、111b進行刻蝕。由此形成抵達熱氧化膜112的溝槽125a～125d，如圖62所示。借助于該溝槽125a～125d的形成，在溝槽125a～125d的周圍保留了n-硅襯底111a1、111a2。
在除掉上述氧化膜122a～122c后，進行厚度約0.1μm的熱氧化。由此在溝槽125a～125d的表面形成氧化膜171a～171f，如圖63所示。
接著，如圖64所示，用CVD法以覆蓋n-硅襯底111a、111a1、111a2、111b的方式形成約1μm厚的氧化膜126。另外，也可以使用多晶硅或無定形硅等半導體膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出時停止研磨。由此將氧化膜126a～126d埋入溝槽內，如圖65所示。其后，除掉氮化膜121a～121c和熱氧化膜120a～120c。
進行熱氧化，形成例如約0.05μm厚的熱氧化膜8。該熱氧化膜8以不僅在n-硅襯底111a、111a1、111a2、111b上，而且還在氧化膜126a～126d上延伸的方式形成。用CVD法在熱氧化膜8上淀積例如約0.1μm厚的氮化膜。
在上述氮化膜上形成在規(guī)定位置具有開口部的光致抗蝕劑圖形52a～52i。以該光致抗蝕劑圖形52a～52i作為掩模對位于形成場氧化膜的區(qū)域上的氮化膜進行刻蝕。由此在上述氮化膜上形成開口部53a～53h。這時，在開口部53a～53h的周圍保留了氮化膜51a～51i。其后，除掉光致抗蝕劑圖形52a～52i。
接著，以氮化膜51a～51i作為掩模進行熱氧化。由此形成例如約0.2μm厚的場氧化膜54a～54h，如圖66所示。這時，在場氧化膜54a～54h的周圍保留了熱氧化膜8a～8i。
在用熱磷酸等除掉氮化膜51a～51i后，如圖67所示，用CVD法在熱氧化膜8a～8i上淀積例如約0.1μm厚的氮化膜56。在氮化膜56上形成光致抗蝕劑圖形(未圖示)，以該光致抗蝕劑圖形作為掩模對氮化膜56和熱氧化膜8c進行刻蝕。由此形成用于形成縱型npn雙極晶體管的集電區(qū)引出用擴散層的擴散窗。如圖68所示，在該擴散窗的周圍保留了氮化膜56a、56b。其后，除掉上述光致抗蝕劑圖形。
接著，用磷的氣體擴散法通過上述擴散窗將磷引入n-硅襯底111a，形成集電區(qū)引出用n+擴散層12，在應用該氣體擴散法時除掉了淀積在晶片上的磷玻璃。接著，在n+擴散層12的表面上形成例如約0.1μm厚的薄熱氧化膜8c。
接著，除掉氮化膜56a、56b和熱氧化膜8a～8i，形成例如約0.01～0.02μm厚的熱氧化膜13a～13i，如圖69所示。該熱氧化膜13a～13i的一部分構成橫型DMOS晶體管的柵氧化膜。
接著，用減壓CVD法淀積例如約0.2μm厚的由摻磷的多晶硅或無定形硅構成的硅膜(半導體膜)。在該硅膜上，在形成橫型DMOS晶體管的柵電極的位置上，形成光致抗蝕劑圖形。以該光致抗蝕劑圖形作為掩模對硅膜進行刻蝕。由此形成柵電極57，如圖70所示。對該柵電極57的表面進行熱氧化，形成氧化膜63。
接著，如圖71所示，在形成構成縱型npn雙極晶體管的基區(qū)的p型擴散層17a的區(qū)域上形成具有開口部15a的光致抗蝕劑圖形14a～14b、在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17b～17d的區(qū)域上形成具有開口部15b～15d的光致抗蝕劑圖形14b～14e、在形成構成橫型DMOS晶體管的背柵的p型擴散層17e的區(qū)域上形成具有開口部15e的光致抗蝕劑圖形14e～14f。以該光致抗蝕劑圖形14a～14f作為掩模，用離子注入法將硼離子引入n-硅襯底111a、111a1和外延生長層105中。
除掉光致抗蝕劑圖形14a～14f后進行熱處理。由此形成p型擴散層17a～17e，如圖72所示。即，同時形成縱型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
如圖73所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子66引入n-硅襯底111b。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖74所示。
接著，如圖75所示，在縱型npn雙極晶體管的p型擴散層17a上和n+擴散層12上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18f。以該光致抗蝕劑圖形18a～18f作為掩模對熱氧化膜13b、13c、13f、13h、13h1進行刻蝕，形成開口部19a～19e。通過該刻蝕，在與開口部19a～19e鄰接的位置上保留了熱氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蝕劑圖形18a～18f作為掩模，用離子注入法將砷、磷等n型雜質離子20引入n-硅襯底111a、111a1、111b和外延生長層105。除掉光致抗蝕劑圖形18a～18f后進行熱處理。由此形成n+擴散層21a～21e，如圖76所示。即，同時形成縱型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19e上形成氧化膜。
接著，如圖77所示，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，通過進行適當?shù)臒崽幚?，使?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模，用RIE法進行干法刻蝕。由此，形成接觸孔24a～24h，如圖78所示。
在接觸孔24a～24h的周圍保留了第1層間絕緣膜22a～22i和第2層間絕緣膜23a～23i，另外，還保留了熱氧化膜13b1、13b2、13c1、13e1、13e2、13f1、13h0、13h2。另外，雖未圖示，但同時也形成了柵電極57用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25h，如圖79所示。此后經與實施例1相同的工序形成本實施例4中的半導體器件。
實施例5下面利用圖80～圖105說明本發(fā)明的實施例5。
在本實施例5中，采用橫型npn雙極晶體管，將SiGe或SiGeC的選擇外延生長技術應用于橫型npn雙極晶體管和橫型pnp雙極晶體管。
通過對橫型npn雙極晶體管的基區(qū)采用SiGe或SiGeC外延生長層，可以大幅度減小集電區(qū)-基區(qū)間的電容，可以得到與縱型相比能在更高頻率下工作的橫型npn雙極晶體管。
另外，通過對橫型pnp雙極晶體管的發(fā)射區(qū)和集電區(qū)使用SiGe或SiGeC外延生長層，可以采用其濃度比用硅層時為高的p型濃度的層，可以得到大的電流驅動能力。
另外，與實施例4的情形相同，由于采用了SOI結構和溝槽隔離結構，所以也能得到與實施例4的情形相同的效果。
圖105示出了本實施例5的半導體器件的特征性的結構例。如圖105所示，在本實施例5中，在p-硅襯底1上隔著熱氧化膜112形成n硅襯底(半導體層)111a、111b、111b1、111c、111d、111e、111e1、111f和外延生長層(p+外延生長層半導體層)105a～105e。該n-硅襯底111a、111b、111b1、111c、111d、111e、111e1、111f和外延生長層105a～105e相當于SOI結構的半導體層，熱氧化膜112構成SOI結構的掩埋絕緣膜。
上述外延生長層105a～105e是以抵達熱氧化膜112的方式在n-硅襯底內形成的、含硼等p型雜質的、由SiGe或SiGeC構成的化合物半導體層。
在外延生長層105a的表面形成橫型npn雙極晶體管的基區(qū)，在外延生長層105b、105d的表面形成橫型pnp雙極晶體管的集電區(qū)，在外延生長層105c的表面形成橫型pnp雙極晶體管的發(fā)射區(qū)，用外延生長層105e形成橫型DMOS晶體管的溝道區(qū)。該外延生長層105a～105e中所含的p型雜質濃度例如為1×1017cm-3～1×1019cm-3左右。
另外，在n-硅襯底上形成抵達熱氧化膜112的溝槽，在該溝槽內埋入氧化膜126a～126d作為隔離絕緣膜。另外，在n-硅襯底111a、111b內形成抵達熱氧化膜112的n+擴散層12a～12c。在該n+擴散層12a～12c的表面分別形成n+擴散層21a～21c。
n+擴散層21a、21c是橫型npn雙極晶體管的集電區(qū)，n+擴散層21b是橫型npn雙極晶體管的發(fā)射區(qū)。另外，在n-硅襯底111e的表面形成n+擴散層21d，在外延生長層105e的表面形成n+擴散層21e，在n-硅襯底111f的表面形成n+擴散層21f。n+擴散層21e、21f分別構成橫型DMOS晶體管的源和漏。上述以外的結構與實施例4的基本相同。
下面利用圖80～圖105說明本實施例5中的半導體器件的制造方法。
如圖80所示，在n硅襯底111上形成例如約0.1μm厚的熱氧化膜，用減壓CVD法在該熱氧化膜上形成例如約0.1μm厚的氮化膜。用減壓CVD法在該氮化膜上形成例如約1μm厚的氧化膜，在該氧化膜上形成光致抗蝕劑圖形115a～115f。
通過以上述光致抗蝕劑圖形115a～115f作為掩模進行刻蝕，形成開口部116a～116e。其結果是在開口部116a～116e的周圍形成了熱氧化膜112a～112f，氮化膜113a～113f和氧化膜114a～114f。
除掉上述光致抗蝕劑圖形115a～115f，以氧化膜114a～114f作為掩模，用RIE法刻蝕n-硅襯底111。由此形成溝槽117a～117e，如圖81所示。由于該溝槽117a～117e是形成橫型DMOS晶體管的阱和雙極晶體管的基區(qū)、發(fā)射區(qū)和集電區(qū)的區(qū)域，所以其深度必須符合對它們的性能要求。例如，深度必須是0.5μm～2μm左右。
在除掉上述氧化膜114a～114f后進行熱氧化。由此在溝槽117a～117e的表面形成約0.1μm厚的熱氧化膜172a～172e，如圖82所示。據此，可以除掉溝槽117a～117e表面的刻蝕損傷。然后，以氮化膜113a～113f作為掩?？涛g除掉溝槽117a～117e上的熱氧化膜172a～172e。
接著，如圖83所示，用選擇外延生長法形成含硼等p型雜質的SiGe或SiGeC外延生長層(p+外延生長層)105a～105e。外延生長層105a～105e中所含的p型雜質的濃度例如為1×1017cm-3～1×1019cm-3左右。
外延生長層105a是形成橫型npn雙極晶體管的基區(qū)的區(qū)域，外延生長層105b、105d是形成橫型pnp雙極晶體管的集電區(qū)的區(qū)域，外延生長層105c是形成橫型pnp雙極晶體管的發(fā)射區(qū)的區(qū)域，外延生長層105e是構成橫型DMOS晶體管的p阱的區(qū)域。
接著，除掉氮化膜113a～113f和熱氧化膜112a～1112f。其后，如圖84所示，將在表面上形成了約0.1μm厚的熱氧化膜112的p-硅襯底1與n-硅襯底111貼合在一起。
然后，如圖85所示，用CMP法研磨n-硅襯底111的表面，外延生長層105a～105e在成為所希望的厚度的時刻停止研磨。在外延生長層105a～105e的厚度例如為0.5μm～2μm左右時停止研磨。其結果是外延生長層105a～105e露出，在該外延生長層105a～105e的周圍保留了n-硅襯底(半導體層)111a～111f。
接著，如圖86所示，在外延生長層105a～105e和n-硅襯底111a～111f上形成約0.1μm厚的熱氧化膜120a～120c，用減壓CVD法形成約0.1μm厚的氮化膜121a～121c，用減壓CVD法形成約1μm厚的氧化膜122a～122c。在該氧化膜上形成具有開口部的光致抗蝕劑圖形123a～123c。以該光致抗蝕劑圖形123a～123c作為掩模對氧化膜和氮化膜進行刻蝕。由此形成溝槽隔離的開口部124a～124d。另外，開口部124a～124d的寬度例如為0.5μm左右。
借助于如上所述形成開口部124a～124d，在該開口部124a～124d的周圍保留了熱氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蝕劑圖形123a～123c，以氧化膜122a～122c作為掩模，用RIE法對n-硅襯底111a、111b、111e、111f進行刻蝕。由此形成抵達熱氧化膜112的溝槽125a～125d，如圖87所示。借助于形成該溝槽125a～125d，在溝槽125a～125d的周圍保留了n-硅襯底111b1、111e1。
在除掉上述氧化膜122a～122c后，進行厚度約0.1μm的熱氧化。由此在溝槽125a～125d的表面形成氧化膜171a～171f，如圖88所示。
接著，如圖89所示，用減壓CVD法以覆蓋n-硅襯底111a～111f的方式形成約1μm厚的氧化膜126。另外，也可以使用多晶硅或無定形硅等半導體膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出時停止研磨。由此將氧化膜126a～126d埋入溝槽內，如圖90所示。其后，除掉氮化膜121a～121c和熱氧化膜120a～120c。
進而進行熱氧化，形成例如約0.05μm厚的熱氧化膜8。該熱氧化膜8不僅在n-硅襯底111a～111f上，而且還在氧化膜126a～126d上形成。用CVD法在熱氧化膜8上淀積例如約0.1μm厚的氮化膜。
在上述氮化膜上形成在規(guī)定位置具有開口部的光致抗蝕劑圖形52a～52j。以該光致抗蝕劑圖形52a～52j作為掩模對位于形成場氧化膜的區(qū)域上的氮化膜進行刻蝕。由此在上述氮化膜上形成開口部53a～53i。這時，在開口部53a～53i的周圍保留了氮化膜51a～51j。其后，除掉光致抗蝕劑圖形52a～52j。
接著，以氮化膜51a～51j作為掩模進行熱氧化。由此形成例如約0.2μm厚的場氧化膜54a～54i，如圖91所示。這時，在場氧化膜54a～54i的周圍保留了熱氧化膜8a～8j。
在用熱磷酸等除掉氮化膜51a～51j后，如圖92所示，用CVD法在熱氧化膜8a～8j上淀積例如約0.1μm厚的氮化膜56。在該氮化膜56上形成光致抗蝕劑圖形(未圖示)，以該光致抗蝕劑圖形作為掩模對氮化膜56和熱氧化膜8b～8d進行刻蝕。由此形成用于形成橫型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)引出用擴散層的擴散窗127a～127c。如圖93所示，在該擴散窗的周圍保留了氮化膜56a～56d。其后，除掉上述光致抗蝕劑圖形。
接著，用磷的氣體擴散法通過上述擴散窗127a～127c將磷引入n-硅襯底111a、111b和外延生長層105a，形成發(fā)射區(qū)引出用n+擴散層12b和集電區(qū)引出用n+擴散層12a～12c，如圖94所示。然后，在應用該氣體擴散法時除掉淀積在晶片上的磷玻璃。接著，在n+擴散層12a～12c的表面上形成例如約0.1μm厚的薄熱氧化膜。
接著，除掉氮化膜56a～56d和熱氧化膜8a～8j，形成例如約0.01～0.02μm厚的熱氧化膜13a～13j，如圖94所示。該熱氧化膜13a～13j的一部分構成橫型DMOS晶體管的柵氧化膜。
接著，用減壓CVD法淀積例如約0.2μm厚的由摻磷的多晶硅或無定形硅構成的硅膜(半導體膜)。在該硅膜上，在形成橫型DMOS晶體管的柵電極的位置上，形成光致抗蝕劑圖形。以該光致抗蝕劑圖形作為掩模對硅膜進行刻蝕。由此形成柵電極57，如圖95所示。對該柵電極57的表面進行熱氧化，形成氧化膜63。
接著，如圖96所示，在形成橫型npn雙極晶體管的基區(qū)引出層(17a、17b)的區(qū)域上形成具有開口部15a、15b的光致抗蝕劑圖形14a～14c，在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17c～17e的區(qū)域上形成具有開口部15c～15e的光致抗蝕劑圖形14c～14f，在形成構成橫型DMOS晶體管的背柵的p型擴散層17f的區(qū)域上形成具有開口部15f的光致抗蝕劑圖形14f～14g。以該光致抗蝕劑圖形14a～14g作為掩模，用離子注入法將硼離子引入n-硅襯底111a、111b和外延生長層105b、105c、105d、105e。
除掉光致抗蝕劑圖形14a～14g后進行熱處理。由此形成p型擴散層17a～17f，如圖97所示。即，同時形成橫型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
如圖98所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子引入n-硅襯底111f。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖99所示。
接著，如圖100所示，在橫型npn雙極晶體管的n+擴散層12a～12c上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18g。通過以該光致抗蝕劑圖形18a～18g作為掩模對熱氧化膜13b、13c、13d、13g、13i、13i1進行刻蝕，形成開口部19a～19f。
其后，以光致抗蝕劑圖形18a～18g作為掩模，用離子注入法將砷、磷等n型雜質離子引入n-硅襯底111a、111b、111e、111f和外延生長層105a、105e。除掉光致抗蝕劑圖形18a～18g后進行熱處理。由此形成n+擴散層21a～21f，如圖101所示。即，同時形成橫型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19f上形成氧化膜。
圖102示出了圖101的狀態(tài)的半導體器件的平面圖。如圖101和圖102所示，n+擴散層12a、12c是橫型npn雙極晶體管的集電區(qū)，p型擴散層17a、17b是橫型npn雙極晶體管的基區(qū)。
外延生長層105b、105d相互隔離，都是橫型pnp雙極晶體管的集電區(qū)，需要對它們的每一個設置引出用電極。另外，集電區(qū)的形狀也可以制作成如圖142那樣。
接著，如圖103所示，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，通過進行適當?shù)臒崽幚恚沟?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模，用RIE法進行干法刻蝕。由此形成接觸孔24a～24i，如圖104所示。
在接觸孔24a～24i的周圍保留了第1層間絕緣膜22a～22j和第2層間絕緣膜23a～23j，另外，還保留了熱氧化膜13c2、13f1、13f2、13f3。另外，雖未圖示，但同時也形成了柵電極57用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25i，如圖105所示。此后經與實施例1相同的工序形成本實施例5中的半導體器件。
實施例6下面利用圖106～圖125說明本發(fā)明的實施例6。
在對應于高頻的縱型雙極晶體管中，最好用多晶硅或無定形硅構成發(fā)射極電極、基極電極的一部分，采用自對準地決定發(fā)射區(qū)開口位置的DPSA(雙多晶硅自對準)技術。
于是，在本實施例6中，用多晶硅或無定形硅等硅膜(半導體膜)形成橫型npn雙極晶體管的發(fā)射極電極、基極電極的一部分。對于微細的接觸尺寸而言，晶粒直徑小、易于加工的多晶硅或無定形硅比金屬材料有利。
圖125示出了本實施例6中的半導體器件的特征性的結構例。如圖125所示，在本實施例6中，用第1布線25b和發(fā)射區(qū)引出用焊區(qū)層163構成橫型npn雙極晶體管的發(fā)射極電極，用第1布線25a和基區(qū)引出用焊區(qū)層(152a、152b)構成基極電極。另外，在發(fā)射區(qū)引出用焊區(qū)層163下形成n+擴散層(高濃度雜質擴散層)162。
發(fā)射區(qū)引出用焊區(qū)層163隔著氧化膜156a、156b和氧化膜160在基區(qū)引出用焊區(qū)層(152a、152b)上延伸，借助于這些氧化膜，發(fā)射區(qū)引出用焊區(qū)層163與基區(qū)引出用焊區(qū)層在電學上被絕緣隔離。
另外，通過層疊硅膜，形成橫型DMOS晶體管的柵電極。然后，通過對同一硅膜構制圖形，形成該柵電極的上層的硅膜和基區(qū)引出用焊區(qū)層。上述以外的結構與實施例5的基本相同。
下面利用圖106～圖125說明本實施例6中的半導體器件的制造方法。
如圖106所示，經與實施例5相同的工序，直至形成熱氧化膜13a～13j。其后，用減壓CVD法淀積例如約0.1μm厚的由摻磷的多晶硅或無定形硅構成的硅膜(半導體膜)151。在該硅膜151上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模對硅膜151進行刻蝕。由此，如圖107所示，在溝槽隔離區(qū)上、在橫型npn雙極晶體管的集電區(qū)上、在橫型pnp雙極晶體管上和在橫型DMOS晶體管上，保留了硅膜151a～151i。
接著，如圖108所示，淀積例如約0.1μm厚的、由未摻雜的多晶硅或無定形硅構成的硅膜(半導體膜)152。
如圖109所示，將在形成橫型npn雙極晶體管的基區(qū)和發(fā)射區(qū)的區(qū)域上有開口部154的光致抗蝕劑圖形153a、153b在硅膜152上形成。以該光致抗蝕劑圖形153a、153b作為掩模，用離子注入法將BF2離子等p型雜質離子55引入硅膜152。這時，調整加速電壓，使注入的離子不至穿透硅膜152。
另外，也可以不使用掩模而將p型雜質離子引入硅膜152。這時，可以省去掩模對準工序等，能夠簡化工序。
但是，由于硅膜152是橫型DMOS晶體管的柵電極的一部分，所以在向硅膜152內擴散被引入到下層的硅膜151h中的磷(n型雜質)使其具有作為n型柵電極的功能時，必須設定各自的濃度，使得p型雜質濃度比磷(n型雜質)的濃度充分地低。
接著，如圖110所示，用減壓CVD法淀積例如約0.1μm厚的氧化膜156。如圖111所示，將在形成橫型npn雙極晶體管的發(fā)射區(qū)的區(qū)域(外延生長層105a)上有開口部158光致抗蝕劑圖形157a、157b在該氧化膜156上形成。
以光致抗蝕劑圖形157a、157b作為掩模對氧化膜156和硅膜152進行刻蝕。由此設置使外延生長層105a的表面露出的開口部。這時，如圖112所示，在該開口部的周圍保留了氧化膜156a、156b和硅膜152a、152b。
除掉上述光致抗蝕劑圖形157a、157b后，如圖112所示，在外延生長層105a的表面上形成例如約0.01μm厚的熱氧化膜159。其后，如圖113所示，用減壓CVD法淀積例如約0.1μm厚的氧化膜160。
接著，如圖114所示，用RIE法對氧化膜160和熱氧化膜159進行刻蝕，設置使外延生長層105a的表面露出的開口部。由此，在規(guī)定該開口部的氧化膜156a、156b的側壁上形成由氧化膜160構成的側壁絕緣膜。
以氧化膜156a、156b作為掩模，向外延生長層105a的表面引入砷離子。其后，通過進行熱處理，如圖115所示，在外延生長層105a的表面(n+擴散層12b的表面)形成構成橫型npn雙極晶體管的發(fā)射極的n+擴散層162。
接著，用減壓CVD法淀積由例如約0.1μm厚的多晶硅或無定形硅構成的硅膜(半導體膜)163。其后，對硅膜163注入砷離子。在硅膜163上形成規(guī)定形狀的光致抗蝕劑圖形，以該光致抗蝕劑圖形作為掩模，用RIE法對硅膜163和氧化膜156a、156b進行刻蝕。由此，如圖116所示，對硅膜163和氧化膜156a、156b構制圖形，形成發(fā)射區(qū)引出用焊區(qū)層163。在該發(fā)射區(qū)引出用焊區(qū)層163之下保留了氧化膜156a、156b。
接著，在硅膜152a、152b上形成規(guī)定形狀的光致抗蝕劑圖形，以該光致抗蝕劑圖形作為掩模，用RIE法對硅膜152a、152b進行刻蝕。由此，如圖117所示，對硅膜152a、152b構制圖形，形成基區(qū)引出用焊區(qū)層(152a、152b)。這時，在外延生長層105e上保留了硅膜151h和硅膜152b1的疊層結構。它們構成了橫型DMOS晶體管的柵電極。其后，除掉光致抗蝕劑圖形。
接著，如圖118所示，在形成橫型npn雙極晶體管的基區(qū)引出層(17a、17b)的區(qū)域上形成具有開口部15a、15b的光致抗蝕劑圖形14a～14c，在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17c～17e的區(qū)域上形成具有開口部15c～15e的光致抗蝕劑圖形14c～14f，在形成構成橫型DMOS晶體管的背柵的p型擴散層17f的區(qū)域上形成具有開口部15f的光致抗蝕劑圖形14f～14g。以該光致抗蝕劑圖形14a～14g作為掩模，用離子注入法將硼離子引入n硅襯底111a、111b和外延生長層105b、105c、105d、105e。
除掉光致抗蝕劑圖形14a～14g后進行熱處理。由此形成p型擴散層17a～17f，如圖119所示。即，同時形成橫型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
另外。借助于這時的熱處理，形成覆蓋發(fā)射區(qū)引出用焊區(qū)層163和基區(qū)引出用焊區(qū)層(152a、152b)的熱氧化膜63a以及覆蓋橫型DMOS晶體管的柵電極(151h、152b1)的熱氧化膜63b。
如圖120所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子66引入n-硅襯底111f。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖121所示。
接著，如圖122所示，在橫型npn雙極晶體管的n+擴散層12a～12c上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18g。以該光致抗蝕劑圖形18a～18g作為掩模對熱氧化膜13b、63a、13d、13g、13i、13i1進行刻蝕，形成開口部19a～19f。
其后，以光致抗蝕劑圖形18a～18g作為掩模，用離子注入法將砷、磷等n型雜質離子20引入n-硅襯底111a、111b、111e、111f、外延生長層105e和發(fā)射區(qū)引出用焊區(qū)層163。除掉光致抗蝕劑圖形18a～18g后進行熱處理。由此形成n+擴散層21a、21c～21f，如圖123所示。即，同時形成橫型npn雙極晶體管的集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理，在注入用開口部19a～19f上形成氧化膜。
接著，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，通過進行適當?shù)臒崽幚恚沟?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模，用RIE法進行干法刻蝕。由此形成接觸孔24a～24i，如圖124所示。
在接觸孔24a～24i的周圍保留了第1層間絕緣膜22a～22j和第2層間絕緣膜23a～23j，另外，還保留了熱氧化膜63a、63a1、63a2、13d1、13f1、13f2、13f3、13g1、13i0、13i2。另外，雖未圖示，但同時也形成了柵電極(152b1、151h)用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25i，如圖125所示。此后，經與實施例1相同的工序形成本實施例6中的半導體器件。
實施例7下面利用圖126～圖146說明本發(fā)明的實施例7。
在本實施例7中也采用了橫型npn雙極晶體管，將SiGe或SiGeC的選擇外延生長技術應用于橫型npn雙極晶體管和橫型pnp雙極晶體管。在本實施例7中，減薄了SiGe或SiGeC的外延生長層的厚度，將構成雙極晶體管的雜質擴散層和電極作成平面形狀。
如圖146所示，在本實施例7中，將SiGe或SiGeC的外延生長層105a～105e以及n-硅襯底111a～111f的厚度減薄至0.2μm～0.4μm。據此，能夠使溝槽的加工(開口、掩埋等)變得容易。另外。省略了n+擴散層12a～12c的形成。由此可以減少工序。另外，n+擴散層21a～21f和p型擴散層17a～17f以抵達作為掩埋絕緣膜的熱氧化膜112的方式形成。由此可以形成橫型晶體管。
另外，如圖141和142所示，n+擴散層12a、12c是橫型npn雙極晶體管的集電區(qū)，p型擴散層17a、17b、17g、17h是橫型npn雙極晶體管的基區(qū)。在圖142的例子中，p型擴散層17a、17b、17g、17h分別設置在外延生長層105a的4個角部。這樣，借助于沿外延生長層105a的外周隔開一定間隔地形成構成基區(qū)的多個p型擴散層17a、17b、17g、17h，可以使本征基區(qū)105a與集電區(qū)21a、21c相向。由于外部基區(qū)(17a、17b、17g、17h)是本征基區(qū)105a的電極引出層，所以該部分實質上與晶體管的工作無關。
另外，如圖142所示，使n+擴散層21a、21c的一部分向內側(p+型擴散層105a側)突出。為了確保所希望的集電極-基極耐壓，集電區(qū)21a、21c與本征基區(qū)105a和外部基區(qū)(17a、17b、17g、17h)的距離不同。這樣，借助于使集電區(qū)的一部分突出，可以獨立地決定集電區(qū)至外部基區(qū)的距離和集電區(qū)至本征基區(qū)的距離。
外延生長層105b、105d相互隔離，都是橫型pnp雙極晶體管的集電區(qū)，需要對它們的每一個設置引出用電極。另外，集電區(qū)的形狀也可以制作成如圖102那樣。
圖143A、B示出了橫型npn雙極晶體管的布局的變例。如圖143A、B所示，將構成橫型npn雙極晶體管的發(fā)射區(qū)的n+擴散層21b的平面形狀制作成圓形，將外延生長層105a、n-硅襯底111a和n+擴散層21a、21c的平面形狀制作成環(huán)形。然后，沿外延生長層105a的外周隔開一定間隔地配置p型擴散層17a、17b、17g、17h，使位于p型擴散層17a、17b、17g、17h之間的n+擴散層21a、21c向內側突出。
借助于如此將各區(qū)域的外周制作成大致為同心圓的形態(tài)，可以抑制由掩模的重合偏離所引起的特性變化。上述以外的結構與實施例5的基本相同。
下面利用圖126～圖146說明本實施例7中的半導體器件的制造方法。
如圖126所示，在n-硅襯底111上形成例如約0.1μm厚的熱氧化膜，用減壓CVD法在該熱氧化膜上形成例如約0.1μm厚的氮化膜。用減壓CVD法在該氮化膜上形成例如約1μm厚的氧化膜，在該氧化膜上形成光致抗蝕劑圖形115a～115f。
通過以上述光致抗蝕劑圖形115a～115f作為掩模進行刻蝕，形成開口部116a～116e。其結果是在開口部116a～116e的周圍保留了熱氧化膜112a～112f，氮化膜113a～113f和氧化膜114a～114f。
除掉上述光致抗蝕劑圖形115a～115f，以氧化膜114a～114f作為掩模，用RIE法刻蝕n-硅襯底111。由此形成溝槽117a～117e，如圖127所示。將該溝槽117a～117e的深度制成為在后面的工序中形成的外延生長層所必須的深度。例如，可以考慮制成約0.5μm～2μm的深度。
在除掉上述氧化膜114a～114f后進行熱氧化。由此在溝槽117a～117e的表面形成約0.1μm厚的熱氧化膜172a～172e，如圖128所示。由此，可以除掉溝槽117a～117e表面的刻蝕損傷。其后，以氮化膜113a～113f作為掩?？涛g除掉溝槽117a～117e上的熱氧化膜172a～172e。
接著，如圖129所示，用選擇外延生長法形成含硼等p型雜質的SiGe或SiGeC外延生長層(p+外延生長層)105a～105e。外延生長層105a～105e中所含的p型雜質的濃度例如為1×1017cm-3～1×1019cm-3左右。
外延生長層105a是形成橫型npn雙極晶體管的基區(qū)的區(qū)域，外延生長層105b、105d是形成橫型pnp雙極晶體管的集電區(qū)的區(qū)域，外延生長層105c是形成橫型pnp雙極晶體管的發(fā)射區(qū)的區(qū)域，外延生長層105e是構成橫型DMOS晶體管的p阱的區(qū)域。
接著，除掉氮化膜113a～113f和熱氧化膜112a～112f。其后，如圖130所示，將在表面上形成了約0.1μm厚的熱氧化膜112的p-硅襯底1與n-硅襯底111貼合在一起。
然后，如圖131所示，用CMP法研磨n-硅襯底111的表面，在外延生長層105a～105e成為所希望的厚度的時刻停止研磨。在本實施例7中，將外延生長層105a～105e的厚度減薄至例如0.2μm～0.4μm左右。其結果是在外延生長層105a～105e的周圍保留了n-硅襯底(半導體層)111a～111f。
接著，如圖132所示，在外延生長層105a～105e和n-硅襯底111a～111f上形成約0.1μm厚的熱氧化膜，用減壓CVD法形成約0.1μm厚的氮化膜，用減壓CVD法形成約1μm厚的氧化膜。在該氧化膜上形成具有開口部的光致抗蝕劑圖形123a～123c。以該光致抗蝕劑圖形123a～123c作為掩模對氧化膜和氮化膜進行刻蝕。由此形成溝槽隔離的開口部124a～124d。另外，開口部124a～124d的寬度例如為0.5μm左右。
如上所述，借助于形成開口部124a～124d，在該開口部124a～124d的周圍保留了熱氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蝕劑圖形123a～123c，以氧化膜122a～122c作為掩模用RIE法對n-硅襯底111a、111b、111e、111f進行刻蝕。由此形成抵達熱氧化膜112的溝槽125a～125d，如圖133所示。借助于形成該溝槽125a～125d，在溝槽125a～125d的周圍新保留了n硅襯底111b1、111e1。
在除掉上述氧化膜122a～122c后，進行厚度約0.1μm的熱氧化。由此在溝槽125a～125d的表面形成氧化膜171a～171f，如圖134所示。
接著，如圖135所示，用CVD法以覆蓋n-硅襯底111a～111f的方式形成約1μm厚的氧化膜126。另外，也可以使用多晶硅或無定形硅等半導體膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出時停止研磨。由此將氧化膜126a～126d埋入溝槽內，如圖136所示。其后，除掉氮化膜121a～121c和熱氧化膜120a～120c。
進而進行熱氧化，形成例如約0.01μm～0.02μm厚的熱氧化膜13。該熱氧化膜13不僅在n-硅襯底111a～111f上，而且也在氧化膜126a～126d上形成。該熱氧化膜13的一部分構成橫型DMOS晶體管的柵氧化膜。
接著，用減壓CVD法淀積例如約0.2μm厚的由摻磷的多晶硅或無定形硅構成的硅膜(半導體膜)。在該硅膜上，在形成橫型DMOS晶體管的柵電極的位置上形成光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模對硅膜進行刻蝕。由此形成柵電極57，如圖136所示。對該柵電極57的表面進行熱氧化，形成氧化膜63。
接著，在形成橫型npn雙極晶體管的基區(qū)引出層(17a、17b)的區(qū)域上形成具有開口部15a、15b的光致抗蝕劑圖形14a～14c，在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17c～17e的區(qū)域上形成具有開口部15c～15e的光致抗蝕劑圖形14c～14f，在形成構成橫型DMOS晶體管的背柵的p型擴散層17f的區(qū)域上形成具有開口部15f的光致抗蝕劑圖形14f～14g。以該光致抗蝕劑圖形14a～14g作為掩模，用離子注入法將硼離子引入n-硅襯底111a、111b和外延生長層105b、105c、105d、105e。
除掉光致抗蝕劑圖形14a～14g后進行熱處理。由此形成p型擴散層17a～17h，如圖137所示。即，同時形成橫型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
如圖138所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子引入n-硅襯底111f。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖139所示。
接著，如圖140所示，在形成橫型npn雙極晶體管的n+擴散層12a～12c的區(qū)域上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18g。通過以該光致抗蝕劑圖形18a～18g作為掩模對熱氧化膜13進行刻蝕，形成開口部19a～19f。這時，在開口部19a～19f的周圍保留了熱氧化膜13a、13b、13b1、13c、13d、13e、13f。
其后，以光致抗蝕劑圖形18a～18g作為掩模，用離子注入法將砷、磷等n型雜質離子引入n-硅襯底111a、111b、111e、111f和外延生長層105a、105e。除掉光致抗蝕劑圖形18a～18g后進行熱處理。由此形成n+擴散層21a～21f，如圖141所示。即，同時形成橫型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19f上形成氧化膜。圖142示出了圖141所示的半導體器件的平面圖。
接著，如圖144所示，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，進行適當?shù)臒崽幚?，使?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模，用RIE法進行干法刻蝕。由此，形成接觸孔24a～24i，如圖145所示。
在接觸孔24a～24i的周圍保留了第1層間絕緣膜22a～22j和第2層間絕緣膜23a～23j，另外，還保留了熱氧化膜13a、13b、13c、13d、13d1、13d2、13d3、13e、13f、13f1、13g。另外，雖未圖示，但同時也形成了柵電極57用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25i，如圖146所示。此后經與實施例1相同的工序形成本實施例7中的半導體器件。
實施例8下面利用圖147～圖166說明本發(fā)明的實施例8。
在本實施例8中，對上述實施例7中的橫型npn雙極晶體管應用了DPSA技術。更具體地說，用多晶硅或無定形硅等硅膜(半導體膜)形成橫型npn雙極晶體管的發(fā)射極電極、基極電極的一部分。
如圖166所示，在本實施例8中，用第1布線25b和發(fā)射區(qū)引出用焊區(qū)層163構成橫型npn雙極晶體管的發(fā)射極電極，用第1布線25a和基區(qū)引出用焊區(qū)層(152a、152b)構成基極電極。另外，在發(fā)射區(qū)引出用焊區(qū)層163下形成n+擴散層162。
發(fā)射區(qū)引出用焊區(qū)層163經氧化膜156a、156b和氧化膜160在基區(qū)引出用焊區(qū)層(152a、152b)上延伸，借助于這些氧化膜，發(fā)射區(qū)引出用焊區(qū)層163與基區(qū)引出用焊區(qū)層在電學上被絕緣隔離。上述以外的結構與實施例7的基本相同。
下面利用圖147～圖166說明本實施例8中的半導體器件的制造方法。
經與實施例7相同的工序，在溝槽內埋入氧化膜126a～126d。其后，除掉氮化膜121a～121c和熱氧化膜120a～120c。
再進行熱氧化，形成例如約0.05μm厚的熱氧化膜8，如圖147所示。該熱氧化膜8不僅在n-硅襯底111a～111f上，而且還在氧化膜126a～126d上形成。用CVD法在熱氧化膜8上淀積例如約0.1μm厚的氮化膜，在該氮化膜上形成規(guī)定形狀的光致抗蝕劑圖形52a～52d。
以光致抗蝕劑圖形52a～52d作為掩模對氮化膜進行刻蝕。在形成場氧化膜的區(qū)域上形成開口部53a～53c。在該開口部53a～53c的周圍保留氮化膜51a～51d。其后，除掉光致抗蝕劑圖形52a～52d。
以氮化膜51a～51d作為掩模進行熱氧化。形成例如約0.2μm厚的場氧化膜54a～54c，如圖148所示。其后，除掉氮化膜51a～51d和熱氧化膜8a～8d。
接著，進行熱氧化，形成例如約0.01～0.02μm厚的熱氧化膜13a～13d，如圖149所示。該熱氧化膜13d的一部分構成橫型DMOS晶體管的柵氧化膜。用減壓CVD法在熱氧化膜13a～13d上淀積例如約0.2μm厚的由摻磷的多晶硅或無定形硅構成的硅膜(半導體膜)151。
在該硅膜151上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模對硅膜151進行刻蝕。由此，如圖150所示，在溝槽隔離區(qū)上、在橫型npn雙極晶體管的集電區(qū)上、在橫型pnp雙極晶體管上和在橫型DMOS晶體管上保留了硅膜151a～151c。
接著，如圖151所示，淀積例如約0.1μm厚的、由未摻雜的多晶硅或無定形硅構成的硅膜(半導體膜)152。
如圖152所示，將在形成橫型npn雙極晶體管的基區(qū)和發(fā)射區(qū)的區(qū)域上有開口部154的光致抗蝕劑圖形153a、153b在硅膜152上形成。以該光致抗蝕劑圖形153a、153b作為掩模，用離子注入法將BF2離子等p型雜質離子引入硅膜152。這時，調整加速電壓，使注入的離子不至穿透硅膜152。
另外，也可以不使用掩模而將p型雜質離子引入硅膜152。這時，可以省去掩模對準工序等，能夠簡化工序。
但是，由于硅膜152是橫型DMOS晶體管的柵電極的一部分，所以在向硅膜152內擴散被引入到下層的硅膜151c中的磷(n型雜質)使其具有作為n型柵電極的功能時，必須設定各自的濃度，使得p型雜質濃度比磷(n型雜質)的濃度充分地低。
接著，如圖153所示，用減壓CVD法淀積例如約0.1μm厚的氧化膜156。將在形成橫型npn雙極晶體管的發(fā)射區(qū)的區(qū)域(外延生長層105a)上具有開口部158的光致抗蝕劑圖形157a、157b在該氧化膜156上形成。
以光致抗蝕劑圖形157a、157b作為掩模對氧化膜156和硅膜152進行刻蝕。由此設置使外延生長層105a的表面露出的開口部。這時，在該開口部的周圍保留了氧化膜156a、156b和硅膜152a、152b，如圖154所示。
除掉上述光致抗蝕劑圖形157a、157b后，如圖154所示，形成例如約0.01μm厚的熱氧化膜159。其后，用減壓CVD法淀積例如約0.1μm厚的氧化膜160。用RIE法對氧化膜160和熱氧化膜159進行刻蝕，設置使外延生長層105a的表面露出的開口部。由此，如圖155所示，在規(guī)定該開口部的氧化膜156a、156b的側壁上形成用氧化膜160構成的側壁絕緣膜。
以氧化膜156a、156b作為掩模，向外延生長層105a的表面引入砷離子。其后，進行熱處理，如圖156所示，在外延生長層105a的表面形成構成橫型npn雙極晶體管的發(fā)射極的n+擴散層162。
接著，如圖156所示，用減壓CVD法淀積由例如約0.1μm厚的多晶硅或無定形硅構成的硅膜(半導體膜)163。其后，對硅膜163注入砷離子。在硅膜163上形成規(guī)定形狀的光致抗蝕劑圖形，以該光致抗蝕劑圖形作為掩模，用RIE法對硅膜163和氧化膜156a、156b進行刻蝕。
據此，對硅膜163和氧化膜156a、156b構制圖形，形成發(fā)射區(qū)引出用焊區(qū)層163，如圖157所示。在該發(fā)射區(qū)引出用焊區(qū)層163之下保留了氧化膜156a、156b。
接著，在硅膜152a、152b上形成規(guī)定形狀的光致抗蝕劑圖形，以該光致抗蝕劑圖形作為掩模，用RIE法對硅膜152a、152b進行刻蝕。據此，如圖158所示，對硅膜152a、152b構制圖形，形成基區(qū)引出用焊區(qū)層(152a、152b)。這時，在外延生長層105e上保留了硅膜151c和硅膜152b1的疊層結構。它們構成了橫型DMOS晶體管的柵電極。其后，除掉光致抗蝕劑圖形。
接著，如圖159所示，在形成橫型npn雙極晶體管的基區(qū)引出層(17a、17b)的區(qū)域上形成具有開口部15a、15b的光致抗蝕劑圖形14a～14c，在形成構成橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)的p型擴散層17c～17e的區(qū)域上形成具有開口部15c～15e的光致抗蝕劑圖形14c～14f，在形成構成橫型DMOS晶體管的背柵的p型擴散層17f的區(qū)域上形成具有開口部15f的光致抗蝕劑圖形14f～14g。以該光致抗蝕劑圖形14a～14g作為掩模，用離子注入法將硼離子等p型雜質離子引入n-硅襯底111a、111b和外延生長層105b、105c、105d、105e。
除掉光致抗蝕劑圖形14a～14g后進行熱處理。由此形成p型擴散層17a～17f，如圖160所示。即，同時形成橫型npn雙極晶體管的基區(qū)、橫型pnp雙極晶體管的集電區(qū)和發(fā)射區(qū)以及橫型DMOS晶體管的背柵。
另外。借助于這時的熱處理，形成覆蓋發(fā)射區(qū)引出用焊區(qū)層163和基區(qū)引出用焊區(qū)層(152a、152b)的熱氧化膜63a以及覆蓋橫型DMOS晶體管的柵電極(151h、152b1)的熱氧化膜63b。
如圖161所示，在形成橫型DMOS晶體管的漏的區(qū)域上形成具有開口部65的光致抗蝕劑圖形64a、64b。以該光致抗蝕劑圖形64a、64b作為掩模，用離子注入法將磷離子等n型雜質離子引入n-硅襯底111f。除掉光致抗蝕劑圖形64a、64b后進行熱處理。由此形成n型擴散層(n-漏)67，如圖162所示。
接著，如圖163所示，在形成橫型npn雙極晶體管的發(fā)射區(qū)和集電區(qū)的區(qū)域上、在形成橫型pnp雙極晶體管的基區(qū)的區(qū)域上、在形成橫型DMOS晶體管的源和漏的區(qū)域上分別形成具有開口部的光致抗蝕劑圖形18a～18g。以該光致抗蝕劑圖形18a～18g作為掩模對熱氧化膜13a、63a、13d、13d1進行刻蝕，形成開口部19a～19f。
其后，以光致抗蝕劑圖形18a～18g作為掩模，用離子注入法將砷、磷等n型雜質離子20引入n-硅襯底111a、111b、111e、111f、外延生長層105e和發(fā)射區(qū)引出用焊區(qū)層163。除掉光致抗蝕劑圖形18a～18g后進行熱處理。由此形成n+擴散層21a、21c～21f，如圖164所示。即，同時形成橫型npn雙極晶體管的集電區(qū)、橫型pnp雙極晶體管的基區(qū)以及橫型DMOS晶體管的源和漏。另外，通過該熱處理在注入用開口部19a～19f上形成氧化膜。
接著，用CVD法淀積例如由未摻雜的、約0.2μm厚的CVD氧化膜構成的第1層間絕緣膜22。另外，用CVD法淀積例如由摻硼和磷的、約0.6μm厚的CVD氧化膜構成的第2層間絕緣膜23。其后，通過進行適當?shù)臒崽幚?，使?層間絕緣膜23具有流動性，從而使晶片表面平坦。
接著，在第2層間絕緣膜23上形成規(guī)定形狀的光致抗蝕劑圖形(未圖示)。以該光致抗蝕劑圖形作為掩模，用RIE法進行干法刻蝕。由此形成接觸孔24a～24i，如圖165所示。
在接觸孔24a～24i的周圍保留了第1層間絕緣膜22a～22j和第2層間絕緣膜23a～23j，另外，還保留了熱氧化膜63a、63a1、63a2、13c、13c1、13c2、13c3、13c4、13d、13d1、13d2、63b、13d3、13d4。另外，雖未圖示，但同時也形成了柵電極(152b1、151c)用的接觸孔。
接著，用濺射法等在整個面上形成例如約0.6μm厚的AlSi、AlCu等金屬膜。通過對該金屬膜構制圖形，形成第1布線25a～25i，如圖166所示。此后，經與實施例1相同的工序形成本實施例8中的半導體器件。
以上對本發(fā)明的實施例進行了說明，但在最初就預先設定可以對上述各實施例的特征進行適當?shù)慕M合。
現(xiàn)將本發(fā)明的思想概括如下。本發(fā)明的半導體器件具備第1導電類型的半導體襯底；在半導體襯底上形成的第2導電類型的半導體層；在半導體層表面上有選擇地形成的場絕緣膜；從半導體層表面抵達半導體襯底，將各元件進行隔離的第1導電類型的元件隔離區(qū)；在半導體層上隔著柵絕緣膜形成的DMOS晶體管的柵電極；在半導體層的表面形成的、從DMOS晶體管的源側抵達柵電極之下的第1導電類型的阱區(qū)；在半導體層的表面形成的、具有作為第1雙極晶體管的基區(qū)的功能的第1導電類型的第1雜質擴散層；在半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第1導電類型的第3和第4雜質擴散層；在阱區(qū)的表面形成的、具有作為DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在半導體層的表面形成的、具有作為DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在半導體層的表面形成的、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在阱區(qū)的表面形成的、具有作為DMOS晶體管的源的功能的、由含有與第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
上述第1雙極晶體管是npn雙極晶體管，第2雙極晶體管是pnp雙極晶體管，第2雙極晶體管的發(fā)射極與電源端子連接，第2雙極晶體管的基極與輸入端子連接，第2雙極晶體管的集電極與第1雙極晶體管的基極連接，第1雙極晶體管的集電極經電阻與電源端子連接，第1雙極晶體管的發(fā)射極與輸出端子和DMOS晶體管的漏連接，DMOS晶體管的柵與反轉輸入端子連接，DMOS晶體管的源和背柵區(qū)接地。
上述半導體器件最好還具備覆蓋第1雙極晶體管、第2雙極晶體管和DMOS晶體管、具有從第1雜質擴散層抵達第10雜質擴散層和上述DMOS晶體管的柵電極的接觸孔的層間絕緣膜；在位于接觸孔的正下方的第1、第2、第3、第4和第5雜質擴散層的表面形成的第1導電類型的高濃度雜質擴散層；在高濃度雜質擴散層的表面形成的硅化物層；從硅化物層的端部延伸至上述接觸孔的側壁上的氮化金屬層；以及在硅化物層和氮化金屬層上形成的布線。
最好用包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層形成上述DMOS晶體管的溝道區(qū)。
本發(fā)明的另一方面的半導體器件具備第1導電類型的半導體襯底；在半導體襯底上隔著絕緣膜形成的第2導電類型的半導體層；在半導體層表面上有選擇地形成的場絕緣膜；從半導體層表面抵達半導體襯底，將各元件進行隔離的元件隔離區(qū)；貫通半導體層抵達絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層；在化合物半導體層上隔著柵絕緣膜形成的DMOS晶體管的柵電極；在半導體層的表面形成的、具有作為第1雙極晶體管的基區(qū)的功能的第1導電類型的第1雜質擴散層；在半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第1導電類型的第3和第4雜質擴散層；在化合物半導體層的表面形成的、具有作為DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在半導體層的表面形成的、具有作為DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在半導體層的表面形成的、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在化合物半導體層的表面形成的、具有作為DMOS晶體管的源的功能的、用含有與第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
本發(fā)明的再一方面的半導體器件具備第1導電類型的半導體襯底；在半導體襯底上隔著絕緣膜形成的第2導電類型的半導體層；在半導體層表面上有選擇地形成的場絕緣膜；從半導體層表面抵達半導體襯底，將各元件進行隔離的元件隔離區(qū)；貫通半導體層抵達絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成構成第1雙極晶體管的基區(qū)的區(qū)域的第1導電類型的第1化合物半導體層；貫通半導體層抵達絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成構成第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的區(qū)域的第2和第3化合物半導體層；貫通半導體層抵達絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成DMOS晶體管的溝道區(qū)及其正下方的區(qū)域的第4化合物半導體層；在第4化合物半導體層上隔著柵絕緣膜形成的DMOS晶體管的柵電極；在半導體層的表面，與第1化合物半導體層的周圍相接觸而形成的、具有作為第1雙極晶體管的基區(qū)引出層的功能的第1導電類型的第1雜質擴散層；在半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在第2和第3化合物半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第1導電類型的第3和第4雜質擴散層；在第4化合物半導體層的表面形成的、具有作為DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在半導體層的表面形成的、具有作為DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在半導體層的表面形成的、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在第4化合物半導體層的表面形成的、具有作為DMOS晶體管的源的功能的、由含有與第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
最好以抵達上述絕緣膜的方式形成上述第1至第10雜質擴散層。另外，最好是第1雜質擴散層具有向外部突出的多個第1突出區(qū)，第8雜質擴散層具有向第1突出區(qū)之間、向內部突出的第2突出區(qū)。另外，最好使第1、第7和第8雜質擴散層的形狀為同心圓形狀。
另外，上述的半導體器件最好用構成下層部的第1半導體層和構成上層部的第2半導體層的疊層結構構成DMOS晶體管的柵電極，并且還具備在第1雜質擴散層上用第2半導體層形成的第1雙極晶體管的基區(qū)引出電極；以及在第7雜質擴散層上用與基區(qū)引出電極以絕緣膜隔離的第3半導體層形成的第1雙極晶體管的發(fā)射區(qū)引出電極。
另外，最好借助于從第1半導體層向柵電極的第2半導體層擴散第2導電類型的雜質，使柵電極的第2半導體層成為第2導電類型，用第2半導體層形成的第1雙極晶體管的基區(qū)引出電極為第1導電類型。
本發(fā)明的半導體器件的制造方法是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS晶體管的半導體器件的制造方法，該方法包括如下各工序。在第1導電類型的半導體襯底上形成第2導電類型的半導體層。在半導體層的表面上有選擇地形成場絕緣膜。借助于在半導體層的表面有選擇地引入第1導電類型的雜質，形成從半導體層的表面抵達半導體襯底，將各元件進行隔離的元件隔離區(qū)。在半導體層上隔著柵絕緣膜形成DMOS晶體管的柵電極。借助于在半導體層的表面有選擇地引入第1導電類型的雜質，形成從DMOS晶體管的源側抵達柵電極之下的阱區(qū)。借助于在半導體層的表面有選擇地引入第1導電類型的雜質，形成具有作為第1雙極晶體管的基區(qū)的功能的第1雜質擴散層、具有作為電阻的功能的第2雜質擴散層、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第3和第4雜質擴散層、在阱區(qū)的表面形成具有作為DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層。借助于對半導體層有選擇地引入第2導電類型的雜質，形成DMOS晶體管的漏的低濃度區(qū)。借助于對半導體層有選擇地引入第2導電類型的雜質，形成具有作為DMOS晶體管的漏的功能的第6雜質擴散層、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、具有作為DMOS晶體管的源的功能的第10雜質擴散層。
上述半導體器件制造方法最好還包括如下各工序。形成覆蓋第1和第2雙極晶體管以及DMOS晶體管的層間絕緣膜。在層間絕緣膜上形成從第1雜質擴散層抵達第10雜質擴散層和DMOS晶體管的柵電極的接觸孔。形成使從第1雜質擴散層抵達第5雜質擴散層的接觸孔露出、覆蓋從第6雜質擴散層抵達第10雜質擴散層和DMOS晶體管的柵電極的接觸孔的掩模。利用掩模對第1雜質擴散層以及第3至第5雜質擴散層的表面引入第1導電類型的雜質，形成高濃度雜質擴散層。除掉掩模。在層間絕緣膜上形成金屬膜，以便在接觸孔內延伸。通過在氮氣氛中對金屬膜進行熱處理，在高濃度雜質擴散層的表面形成硅化物層，同時使接觸孔的側壁上的金屬膜成為氮化金屬層。在硅化物層上和氮化金屬層上形成布線。
上述制造方法最好還包括在阱區(qū)形成前在半導體層的整個面上形成絕緣膜的工序；在絕緣膜上形成使阱區(qū)的表面露出的開口部的工序；在露出的阱區(qū)的表面上形成包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層的工序，柵電極的形成工序最好包含隔著柵絕緣膜在化合物半導體層上形成柵電極的工序。
本發(fā)明的另一方面的半導體器件制造方法是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS晶體管的半導體器件的制造方法，該方法包括如下各工序。在第2導電類型的第1半導體襯底上形成第1溝槽。在第1溝槽內埋入包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層。將第1導電類型的第2半導體襯底隔著第1絕緣膜結合到第1半導體襯底上。通過將第1半導體襯底的厚度減薄，使化合物半導體層露出。形成貫通第1半導體襯底抵達第1絕緣膜的第2溝槽。經第2絕緣膜將第3絕緣膜或半導體膜埋入第2溝槽內。在第1半導體襯底表面上有選擇地形成場絕緣膜。在化合物半導體層上經柵絕緣膜形成DMOS晶體管的柵電極。通過對第1半導體襯底和化合物半導體層有選擇地引入第1導電類型的雜質，形成具有作為第1雙極晶體管的基區(qū)的功能的第1雜質擴散層、具有作為電阻的功能的第2雜質擴散層、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第3和第4雜質擴散層、在化合物半導體層的表面上形成具有作為DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層。通過對第1半導體襯底有選擇地引入第2導電類型的雜質，形成DMOS晶體管的漏的低濃度區(qū)。通過對第1半導體襯底和化合物半導體層有選擇地引入第2導電類型的雜質，形成具有作為DMOS晶體管的漏的功能的第6雜質擴散層、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、具有作為DMOS晶體管的源的功能的第10雜質擴散層。
形成DMOS晶體管的柵電極的工序最好包括在第1半導體襯底上和化合物半導體層上依次形成柵絕緣膜和第2導電類型的第1半導體層的工序；通過對第1半導體層構制圖形，除掉形成第1雜質擴散層的區(qū)域上的柵絕緣膜和第1半導體層的工序；形成未摻雜的第2半導體層，使其覆蓋第1半導體層的工序；對構成第1雙極晶體管的基區(qū)引出電極的第2半導體層的部分引入第1導電類型的雜質的工序；通過在第2半導體層上淀積第1層間絕緣膜，對第1層間絕緣膜和第2半導體層構制圖形，在形成第7雜質擴散層的區(qū)域上形成開口部的工序；通過在第1層間絕緣膜上淀積第2層間絕緣膜，對該第2層間絕緣膜進行各向異性刻蝕，在開口部的側壁上形成側壁襯墊的工序；在第2層間絕緣膜上形成第3半導體層，對該第3半導體層構制圖形，形成第1雙極晶體管的發(fā)射區(qū)引出電極的工序；除掉第1層間絕緣膜的工序；通過對第1和第2半導體層構制圖形，形成第1雙極晶體管的基區(qū)引出電極和DMOS晶體管的柵電極的工序。
最好使引入第1半導體層的第2導電類型的雜質濃度高于引入第2半導體層的第1導電類型的雜質濃度，以便對第2半導體層擴散來自上述第1半導體層的第2導電類型的雜質，使第2半導體層能夠轉變?yōu)榈?導電類型。
本發(fā)明的再一方面的半導體器件制造方法是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS晶體管的半導體器件的制造方法，該方法包括如下各工序。在第2導電類型的第1半導體襯底上隔開一定間隔地形成第1至第4溝槽。在第1至第4溝槽內分別埋入包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的第1至第4化合物半導體層。將第1導電類型的第2半導體襯底隔著第1絕緣膜結合到第1半導體襯底上。通過將第1半導體襯底的厚度減薄，使第1至第4化合物半導體層露出。形成貫通第1半導體襯底抵達第1絕緣膜的第5溝槽。經第2絕緣膜將第3絕緣膜或半導體膜埋入第5溝槽內。在第1半導體襯底表面上有選擇地形成場絕緣膜。在第4化合物半導體層上經柵絕緣膜形成DMOS晶體管的柵電極。通過在第1半導體襯底和第2至第4化合物半導體層上有選擇地引入第1導電類型的雜質，形成具有作為第1雙極晶體管的基區(qū)引出層的功能的第1雜質擴散層的一部分、具有作為電阻的功能的第2雜質擴散層、在第2和第3化合物半導體層的表面形成具有作為第2雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第3和第4雜質擴散層、在第4化合物半導體層的表面形成具有作為DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層。通過對第1半導體襯底有選擇地引入第2導電類型的雜質，形成DMOS晶體管的漏的低濃度區(qū)。通過對第1半導體襯底、第1和第4化合物半導體層有選擇地引入第2導電類型的雜質，形成具有作為DMOS晶體管的漏的功能的第6雜質擴散層、具有作為第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、在第4化合物半導體層表面形成具有作為DMOS晶體管的源的功能的第10雜質擴散層。
上述第1至第10雜質擴散層的形成工序最好包含以抵達第1絕緣膜的方式形成第1至第10雜質擴散層的工序。
雖然詳細說明并展現(xiàn)了本發(fā)明，但這僅僅是例示性的，而非限制性的，可以明白地理解，發(fā)明的宗旨和范圍只是被所附的權利要求范圍限定。
權利要求
1.一種半導體器件，其特征在于具備第1導電類型的半導體襯底；在上述半導體襯底上形成的第2導電類型的半導體層；在上述半導體層表面上有選擇地形成的場絕緣膜；從上述半導體層表面抵達上述半導體襯底，將各元件進行隔離的第1導電類型的元件隔離區(qū)；在上述半導體層上經柵絕緣膜形成的DMOS(雙擴散金屬-氧化物-半導體)晶體管的柵電極；在上述半導體層的表面形成的、從DMOS晶體管的源側抵達上述柵電極之下的第1導電類型的阱區(qū)；在上述半導體層的表面形成的、具有作為第1雙極晶體管的基區(qū)的功能的第1導電類型的第1雜質擴散層；在上述半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在上述半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第1導電類型的第3和第4雜質擴散層；在上述阱區(qū)的表面形成的、具有作為上述DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在上述半導體層的表面形成的、具有作為上述DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在上述半導體層的表面形成的、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在上述半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在上述阱區(qū)的表面形成的、具有作為上述DMOS晶體管的源的功能的、用含有與上述第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
2.如權利要求1所述的半導體器件，其特征在于上述第1雙極晶體管是npn雙極晶體管，上述第2雙極晶體管是pnp雙極晶體管，上述第2雙極晶體管的發(fā)射極與電源端子連接，上述第2雙極晶體管的基極與輸入端子連接，上述第2雙極晶體管的集電極與上述第1雙極晶體管的基極連接，上述第1雙極晶體管的集電極經電阻與上述電源端子連接，上述第1雙極晶體管的發(fā)射極與輸出端子和上述DMOS晶體管的漏連接，上述DMOS晶體管的柵與反轉輸入端子連接，上述DMOS晶體管的源和上述背柵區(qū)接地。
3.如權利要求1所述的半導體器件，其特征在于還具備覆蓋上述第1雙極晶體管、上述第2雙極晶體管和上述DMOS晶體管，具有從上述第1雜質擴散層抵達第10雜質擴散層和上述DMOS晶體管的柵電極的接觸孔的層間絕緣膜；在位于上述接觸孔正下方的上述第1、第2、第3、第4和第5雜質擴散層的表面形成的第1導電類型的高濃度雜質擴散層；在上述高濃度雜質擴散層的表面形成的硅化物層；從上述硅化物層的端部延伸至上述接觸孔的側壁上的氮化金屬層；以及在上述硅化物層和氮化金屬層上形成的布線。
4.如權利要求1所述的半導體器件，其特征在于用包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層形成上述DMOS晶體管的溝道區(qū)。
5.一種半導體器件，其特征在于具備第1導電類型的半導體襯底；在上述半導體襯底上隔著絕緣膜形成的第2導電類型的半導體層；在上述半導體層表面上有選擇地形成的場絕緣膜；從上述半導體層表面抵達上述半導體襯底，將各元件進行隔離的元件隔離區(qū)；貫通上述半導體層抵達上述絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層；在上述化合物半導體層上隔著柵絕緣膜形成的DMOS(雙擴散金屬-氧化物-半導體)晶體管的柵電極；在上述半導體層的表面形成的、具有作為第1雙極晶體管的基區(qū)的功能的第1導電類型的第1雜質擴散層；在上述半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在上述半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第1導電類型的第3和第4雜質擴散層；在上述化合物半導體層的表面形成的、具有作為上述DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在上述半導體層的表面形成的、具有作為上述DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在上述半導體層的表面形成的、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在上述半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在上述化合物半導體層的表面形成的、具有作為上述DMOS晶體管的源的功能的、用含有與上述第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
6.一種半導體器件，其特征在于具備第1導電類型的半導體襯底；在上述半導體襯底上隔著絕緣膜形成的第2導電類型的半導體層；在上述半導體層表面上有選擇地形成的場絕緣膜；從上述半導體層表面抵達上述半導體襯底，將各元件進行隔離的元件隔離區(qū)；貫通上述半導體層抵達上述絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成構成第1雙極晶體管的基區(qū)的區(qū)域的第1導電類型的第1化合物半導體層；貫通上述半導體層抵達上述絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成構成第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的區(qū)域的第2和第3化合物半導體層；貫通上述半導體層抵達上述絕緣膜的、包含硅和鍺(Ge)，或者硅、鍺和碳的、形成DMOS(雙擴散金屬-氧化物-半導體)晶體管的溝道區(qū)及其正下方的區(qū)域的第4化合物半導體層；在上述第4化合物半導體層上隔著柵絕緣膜形成的上述DMOS晶體管的柵電極；在上述半導體層的表面，與上述第1化合物半導體層的周圍相接觸而形成的、具有作為上述第1雙極晶體管的基區(qū)引出層的功能的第1導電類型的第1雜質擴散層；在上述半導體層的表面形成的、具有作為電阻的功能的第1導電類型的第2雜質擴散層；在上述第2和第3化合物半導體層的表面形成的、具有作為第2雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第1導電類型的第3和第4雜質擴散層；在上述第4化合物半導體層的表面形成的、具有作為上述DMOS晶體管的背柵區(qū)的功能的第1導電類型的第5雜質擴散層；在上述半導體層的表面形成的、具有作為上述DMOS晶體管的漏的功能的、具有含有濃度相對低的第2導電類型的雜質的低濃度區(qū)和含有濃度相對高的第2導電類型的雜質的第1高濃度區(qū)的第6雜質擴散層；在上述半導體層的表面形成的、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第2導電類型的第7和第8雜質擴散層；在上述半導體層的表面形成的、具有作為第2雙極晶體管的基區(qū)引出層的功能的第2導電類型的第9雜質擴散層；在上述第4化合物半導體層的表面形成的、具有作為上述DMOS晶體管的源的功能的、由含有與上述第1高濃度區(qū)相同程度的濃度的第2導電類型的雜質的第2高濃度區(qū)構成的第10雜質擴散層。
7.如權利要求6所述的半導體器件，其特征在于以抵達上述絕緣膜的方式形成上述第1至第10雜質擴散層。
8.如權利要求7所述的半導體器件，其特征在于上述第1雜質擴散層具有向外部突出的多個第1突出區(qū)，上述第8雜質擴散區(qū)具有向上述第1突出區(qū)之間、向內部突出的第2突出區(qū)。
9.如權利要求8所述的半導體器件，其特征在于使上述第1、第7和第8雜質擴散層的形狀為同心圓形狀。
10.如權利要求6所述的半導體器件，其特征在于由構成下層部的第1半導體層和構成上層部的第2半導體層的疊層結構構成上述DMOS晶體管的柵電極，并且還具備在上述第1雜質擴散層上用上述第2半導體層形成的上述第1雙極晶體管的基區(qū)引出電極；以及在上述第7雜質擴散層上用與上述基區(qū)引出電極以絕緣膜隔離的第3半導體層形成的上述第1雙極晶體管的發(fā)射區(qū)引出電極。
11.如權利要求10所述的半導體器件，其特征在于借助于從上述第1半導體層向上述柵電極的第2半導體層擴散第2導電類型的雜質，使上述柵電極的第2半導體層成為第2導電類型，用上述第2半導體層形成的上述第1雙極晶體管的上述基區(qū)引出電極為第1導電類型。
12.一種半導體器件的制造方法，它是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS(雙擴散金屬-氧化物-半導體)晶體管的半導體器件的制造方法，其特征在于包括在第1導電類型的半導體襯底上形成的第2導電類型的半導體層的工序；在上述半導體層表面上有選擇地形成場絕緣膜的工序；借助于在上述半導體層的表面有選擇地引入第1導電類型的雜質，形成從上述半導體層表面抵達上述半導體襯底，將各元件進行隔離的元件隔離區(qū)的工序；在上述半導體層上隔著柵絕緣膜形成上述DMOS晶體管的柵電極的工序；借助于在上述半導體層的表面有選擇地引入第1導電類型的雜質，形成從上述DMOS晶體管的源側抵達上述柵電極之下的阱區(qū)的工序；借助于在上述半導體層的表面有選擇地引入第1導電類型的雜質，形成具有作為第1雙極晶體管的基區(qū)的功能的第1雜質擴散層、具有作為電阻的功能的第2雜質擴散層、具有作為第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第3和第4雜質擴散層、在上述阱區(qū)的表面形成具有作為上述DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層的工序；借助于對上述半導體層有選擇地引入第2導電類型的雜質，形成上述DMOS晶體管的漏的低濃度區(qū)的工序；借助于對上述半導體層有選擇地引入第2導電類型的雜質，形成具有作為上述DMOS晶體管的漏的功能的第6雜質擴散層、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為上述第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、具有作為上述DMOS晶體管的源的功能的第10雜質擴散層的工序。
13.一種半導體器件的制造方法，它是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS(雙擴散金屬-氧化物-半導體)晶體管的半導體器件的制造方法，其特征在于包括在第2導電類型的第1半導體襯底上形成第1溝槽的工序；在上述第1溝槽內埋入包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的化合物半導體層的工序；將第1導電類型的第2半導體襯底隔著第1絕緣膜結合到上述第1半導體襯底上的工序；借助于將上述第1半導體襯底的厚度減薄，使上述化合物半導體層露出的工序；形成貫通上述第1半導體襯底抵達上述第1絕緣膜的第2溝槽的工序；經第2絕緣膜將第3絕緣膜或半導體膜埋入上述第2溝槽內的工序；在上述第1半導體襯底表面上有選擇地形成場絕緣膜的工序；在上述化合物半導體層上隔著柵絕緣膜形成上述DMOS晶體管的柵電極的工序；借助于對上述第1半導體襯底和上述化合物半導體層有選擇地引入第1導電類型的雜質，形成具有作為上述第1雙極晶體管的基區(qū)的功能的第1雜質擴散層、具有作為電阻的功能的第2雜質擴散層、具有作為上述第2雙極晶體管的發(fā)射區(qū)和集電區(qū)的功能的第3和第4雜質擴散層、在上述化合物半導體層的表面上形成具有作為上述DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層的工序；借助于對上述第1半導體襯底有選擇地引入第2導電類型的雜質，形成上述DMOS晶體管的漏的低濃度區(qū)的工序；以及借助于對上述第1半導體襯底和上述化合物半導體層有選擇地引入第2導電類型的雜質，形成具有作為上述DMOS晶體管的漏的功能的第6雜質擴散層、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為上述第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、具有作為上述DMOS晶體管的源的功能的第10雜質擴散層的工序。
14.一種半導體器件的制造方法，它是具備具有第1導電類型的基區(qū)的第1雙極晶體管；具有第2導電類型的基區(qū)的第2雙極晶體管；以及DMOS(雙擴散金屬-氧化物-半導體)晶體管的半導體器件的制造方法，其特征在于包括在第2導電類型的第1半導體襯底上隔開一定間隔地形成第1至第4溝槽的工序；在上述第1至第4溝槽內分別埋入包含硅和鍺(Ge)，或者硅、鍺和碳的第1導電類型的第1至第4化合物半導體層的工序；將第1導電類型的第2半導體襯底隔著第1絕緣膜結合到上述第1半導體襯底上的工序；借助于將上述第1半導體襯底的厚度減薄，使上述第1至第4化合物半導體層露出的工序；形成貫通上述第1半導體襯底抵達上述第1絕緣膜的第5溝槽的工序；經第2絕緣膜將第3絕緣膜或半導體膜埋入上述第5溝槽內的工序；在上述第1半導體襯底表面上有選擇地形成場絕緣膜的工序；在上述第4化合物半導體層上隔著柵絕緣膜形成上述DMOS晶體管的柵電極的工序；在上述第1半導體襯底和上述第2至第4化合物半導體層上有選擇地引入第1導電類型的雜質，形成具有作為上述第1雙極晶體管的基區(qū)引出層的功能的第1雜質擴散層的一部分、具有作為電阻的功能的第2雜質擴散層、在上述第2和第3化合物半導體層的表面形成具有作為上述第2雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第3和第4雜質擴散層、在上述第4化合物半導體層的表面形成具有作為上述DMOS晶體管的背柵區(qū)的功能的第5雜質擴散層的工序；借助于對上述第1半導體襯底有選擇地引入第2導電類型的雜質，形成上述DMOS晶體管的漏的低濃度區(qū)的工序；以及借助于對上述第1半導體襯底、上述第1和第4化合物半導體層有選擇地引入第2導電類型的雜質，形成具有作為上述DMOS晶體管的漏的功能的第6雜質擴散層、具有作為上述第1雙極晶體管的發(fā)射區(qū)引出層和集電區(qū)引出層的功能的第7和第8雜質擴散層、具有作為上述第2雙極晶體管的基區(qū)引出層的功能的第9雜質擴散層、在上述第4化合物半導體層表面形成具有作為上述DMOS晶體管的源的功能的第10雜質擴散層的工序。
全文摘要
半導體器件具備p
文檔編號H01L29/08GK1574353SQ20041000534
公開日2005年2月2日 申請日期2004年2月11日 優(yōu)先權日2003年6月11日
發(fā)明者中島貴志 申請人:株式會社瑞薩科技