專利名稱：半導(dǎo)體存儲(chǔ)器件以及半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件以及半導(dǎo)體器件，特別涉及分別具有共用一個(gè)浮動(dòng)體的兩個(gè)MISFET的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件以及半導(dǎo)體器件。
背景技術(shù)：
第一、第二級(jí)以及第三級(jí)高速?zèng)_存儲(chǔ)器由SRAM所構(gòu)成，作為由CPU所需的高速的存儲(chǔ)器，并且最近較高級(jí)的存儲(chǔ)器或者所有存儲(chǔ)器被混合的安裝在相同的芯片上。隨著級(jí)別的升高，這些高速緩沖存儲(chǔ)器需要具有更小容量并且可以實(shí)現(xiàn)高速存取的存儲(chǔ)器。
由于第一級(jí)緩沖存儲(chǔ)器需要僅僅所謂的6晶體管SRAM才能夠獲得的這樣的高速度，因此在目前的情況中，它難以通過除此之外的其他存儲(chǔ)單元來實(shí)現(xiàn)，但是考慮到第二級(jí)或第三級(jí)高速緩沖存儲(chǔ)器，對(duì)存取時(shí)間的要求小于對(duì)第一級(jí)高速緩沖存儲(chǔ)器的要求，因此它可以用DRAM單元來代替。特別是，從最新的設(shè)計(jì)實(shí)例表明第三級(jí)高速緩沖存儲(chǔ)器的容量已經(jīng)增加，其中24M位(3M字節(jié))被形成在一個(gè)芯片上(D.Weiss等人，“在Itanium微處理器上基于第三級(jí)高速緩沖存儲(chǔ)器的芯片內(nèi)3MB子陣列”，ISSCC技術(shù)論文文摘，第112-113頁，2002年2月)。
在本例中，有第三級(jí)高速緩沖存儲(chǔ)器所占據(jù)的芯片面積與整個(gè)CPU的芯片面積的比率接近50％。相應(yīng)地，當(dāng)?shù)谌?jí)高速緩沖存儲(chǔ)器安裝在與CPU相同的芯片上時(shí)，該單元面積是一個(gè)特別重要的因素。因此，在第三級(jí)高速緩沖存儲(chǔ)器由一個(gè)晶體管的-一個(gè)電容器(1T-1C)所構(gòu)成來取代6晶體管SRAM的情況下對(duì)于單元面積來說是更加有利的。
但是，其問題是制造1T-1C存儲(chǔ)單元的當(dāng)前工藝與制造CPU的工藝具有很大的不同。這是因?yàn)橹圃?T-1C存儲(chǔ)單元的電容器的工藝比制造CPU的工藝更加復(fù)雜。因此，如果第三級(jí)高速緩沖存儲(chǔ)器由1T-1C所構(gòu)成，這會(huì)導(dǎo)致制造成本增加的問題。
特別是，在最近的精細(xì)存儲(chǔ)單元中，它們是溝槽型或疊層型的，這樣難以制造它們的電容器。在溝槽型的情況中，目前的趨勢(shì)是為每一個(gè)電容器挖出具有非常大的高寬比的溝槽并且形成一個(gè)垂直晶體管(R.Weis等人“具有用于100納米和以上的雙柵極垂直晶體管器件的高成本效率的8F2DRAM單元”，IEDM技術(shù)文摘，第415-418頁，2001年12月)。在疊層型的情況中，需要開發(fā)出一種具有高介電常數(shù)的絕緣膜來取代了二氧化硅(Y.Park和K.Kim“超越100納米技術(shù)節(jié)點(diǎn)的COB疊層DRAM單元技術(shù)”，IEDM技術(shù)文摘，第391-394頁，20021年12月)。因此，制造DRAM的存儲(chǔ)單元的工藝與制造例如CPU這樣的邏輯電路的制造工藝相差很遠(yuǎn)。相應(yīng)地，不能夠通過現(xiàn)有的技術(shù)來實(shí)現(xiàn)在具有CPU的一個(gè)芯片上形成具有相對(duì)較小的存儲(chǔ)單元面積的DRAM來作為高速緩沖存儲(chǔ)器。

發(fā)明內(nèi)容
為了實(shí)現(xiàn)上述和其他目的，根據(jù)本發(fā)明一個(gè)方面，一種半導(dǎo)體存儲(chǔ)器件包括具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，以及每個(gè)存儲(chǔ)單元包括第一MISFET，其中包括形成在半導(dǎo)體層中的第一源區(qū)、形成在該半導(dǎo)體層中并且與該第一源區(qū)相分離的第一漏區(qū)、以及形成在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層上的第一柵電極，其中在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層是處于浮動(dòng)狀態(tài)的一個(gè)浮動(dòng)體；以及第二MISFET，其中包括形成在該半導(dǎo)體層中的第二源區(qū)、形成在該半導(dǎo)體層中并且與該第二源區(qū)相分離的第二漏區(qū)、以及形成在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層上的第二柵電極，其中在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層是與該第一MISFET共用的浮動(dòng)體。
根據(jù)本發(fā)明另一個(gè)方面，一種半導(dǎo)體器件包括形成在一個(gè)半導(dǎo)體芯片上的半導(dǎo)體存儲(chǔ)器；邏輯電路，其形成在該半導(dǎo)體芯片上并且使用該半導(dǎo)體存儲(chǔ)單元而工作，其中該半導(dǎo)體存儲(chǔ)器包括一個(gè)具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元包括第一MISFET，其中包括形成在一個(gè)半導(dǎo)體層中的第一源區(qū)、形成在該半導(dǎo)體層中并且與該第一源區(qū)相分離的第一漏區(qū)、以及形成在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層上的第一柵電極，其中在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層是處于浮動(dòng)狀態(tài)的一個(gè)浮動(dòng)體；以及第二MISFET，其中包括形成在該半導(dǎo)體層中的第二源區(qū)、形成在該半導(dǎo)體層中并且與該第二源區(qū)相分離的第二漏區(qū)、以及形成在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層上的第二柵電極，其中該在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層是與該第一MISFET共用的浮動(dòng)體。


圖1為示出根據(jù)第一實(shí)施例的存儲(chǔ)單元的電路圖；圖2為用于說明在根據(jù)第一實(shí)施例的存儲(chǔ)單元中的第一MISFET的結(jié)構(gòu)的半導(dǎo)體的截面視圖；圖3為根據(jù)第一實(shí)施例的存儲(chǔ)單元中的第二MISFET的結(jié)構(gòu)；圖4為用于說明通過使用柵極電壓和浮動(dòng)體電壓之間的關(guān)系在該存儲(chǔ)單元的閾值電壓中的改變的曲線圖；圖5為用于說明根據(jù)第一實(shí)施例的存儲(chǔ)單元的連接關(guān)系和讀出放大器電路的結(jié)構(gòu)的示意圖；圖6為示出根據(jù)第一實(shí)施例的存儲(chǔ)單元陣列的結(jié)構(gòu)及其外圍電路的結(jié)構(gòu)的示意圖；圖7為示出根據(jù)第一實(shí)施例的第一參考位線選擇電路和第二參考位線選擇電路的電路結(jié)構(gòu)的電路圖；
圖8為示出根據(jù)第一實(shí)施例的一個(gè)普通讀出放大器電路(刷新讀出放大器電路)的結(jié)構(gòu)的電路圖；圖9為說明根據(jù)第一實(shí)施例的參考電壓產(chǎn)生電路的結(jié)構(gòu)的電路圖；圖10為示出根據(jù)第一實(shí)施例的讀出放大器電路的第一讀出放大器和該參考電壓產(chǎn)生電路的第二讀出放大器的等效電路的示意圖；圖11為說明根據(jù)第一實(shí)施例的由半導(dǎo)體存儲(chǔ)器件所執(zhí)行的操作確定處理的內(nèi)容(在刷新操作過程中要求普通操作)的流程圖；圖12為說明根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件所執(zhí)行的操作確定處理的內(nèi)容(在普通操作過程中要求刷新操作)的流程圖；圖13為說明根據(jù)第一實(shí)施例的行地址比較電路的輸入/輸出信號(hào)和陣列控制器的結(jié)構(gòu)的示意圖；圖14為根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)平面；圖15為說明根據(jù)第一實(shí)施例的存儲(chǔ)單元陣列的布局的平面視圖；圖16A為說明根據(jù)第一實(shí)施例的存儲(chǔ)單元陣列的布局的平面視圖；圖16B為說明根據(jù)第一實(shí)施例的包括半導(dǎo)體存儲(chǔ)器件的半導(dǎo)體器件以及形成在單個(gè)半導(dǎo)體芯片上的邏輯電路的示意圖；圖17為說明根據(jù)第二實(shí)施例的存儲(chǔ)單元陣列的連接關(guān)系和讀出放大器電路的結(jié)構(gòu)的示意圖；圖18為說明根據(jù)第二實(shí)施例的行地址比較電路的輸入/輸出信號(hào)和陣列控制器的結(jié)構(gòu)的示意圖；圖19為根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的電路結(jié)構(gòu)平面；圖20為示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的變型例子的電路結(jié)構(gòu)平面；圖21為示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的另一個(gè)變型例子的電路結(jié)構(gòu)平面；以及圖22為示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的另一個(gè)變型例子的電路結(jié)構(gòu)平面。
具體實(shí)施例方式該第一實(shí)施例按照這樣的方式來設(shè)計(jì)，使得構(gòu)成一個(gè)存儲(chǔ)單元陣列的每個(gè)存儲(chǔ)單元包括共用一個(gè)浮動(dòng)體的第一MISFET和第二MISFET，使得該存儲(chǔ)單元可以從第一MISFET和第二MISFET被存取。另外，通過把在每個(gè)存儲(chǔ)單元中的第一MISFET的柵極和漏極分別連接到一個(gè)普通字線和一個(gè)普通位線，以及把第二MISFET的柵極和漏極分別連接到一個(gè)刷新字線和刷新位線，可以從該存儲(chǔ)器件的外部隱藏該存儲(chǔ)單元陣列，另外，將在下文詳細(xì)描述。
圖1示出根據(jù)該實(shí)施例的存儲(chǔ)單元MC，在該實(shí)施例中一個(gè)單位的存儲(chǔ)單元包括兩個(gè)MISFET Tr1和Tr2。MISFET Tr1的浮動(dòng)體和MISFET Tr2的浮動(dòng)體共同連接并且由兩個(gè)MISFET存儲(chǔ)一個(gè)數(shù)位的信息。
MISFET Tr1的柵極G連接到普通字線NWL、其漏極D連接到普通位線NBL、以及其源極S通過公共源線連接到地(GND)。另一方面，MISFET Tr2的柵極G連接到刷新字線RWL，其漏極D連接到刷新位線RBL，并且其源極S通過公共源連接到“地”。
圖1的存儲(chǔ)單元MC可以從MISFET Tr1和MISFET Tr2訪問，并且可以執(zhí)行數(shù)據(jù)讀取和數(shù)據(jù)寫入。但是，在該實(shí)施例中，不能夠執(zhí)行同時(shí)從MISFET Tr1和MISFET Tr2存取。
圖2為說明MISFET Tr1的結(jié)構(gòu)的截面視圖，以及圖3為說明MISFET Tr2的結(jié)構(gòu)的截面視圖。
如圖2中所示，在根據(jù)該實(shí)施例的存儲(chǔ)單元MC中，絕緣膜22形成在半導(dǎo)體基片20上，例如由硅所形成。在該實(shí)施例中，絕緣膜22例如由氧化硅膜所形成，但是可以由其他種類的絕緣膜所形成。
p型半導(dǎo)體層24形成在絕緣膜22上。即，在本實(shí)施例中的存儲(chǔ)單元MC的MISFET Tr1形成在SOI(絕緣體上硅)基片上。n型源區(qū)26和n型漏區(qū)28形成在半導(dǎo)體層24中。這些源區(qū)26和漏區(qū)28形成為相互分離，并且形成得足夠深以到達(dá)絕緣膜22。在源區(qū)26和漏區(qū)28之間的半導(dǎo)體層24形成一個(gè)浮動(dòng)體30。柵電極34隔著柵絕緣膜32形成在源區(qū)26和漏區(qū)28之間的浮動(dòng)體30上。盡管例如在本實(shí)施例中通過氧化硅膜形成柵絕緣膜32，但是可以通過其他種類的絕緣膜形成。
如上文所述，MISFET Tr1的源區(qū)26連接到公頭源線，其漏區(qū)28連接到普通位線NBL，以及其柵電極34連接到普通字線NWL。
類似地，如圖3中所示，MISFET Tr2也形成在具有半導(dǎo)體基片20和絕緣膜22的SOI基片上。與MISFET Tr1共用的半導(dǎo)體層24形成在絕緣膜22上。用于MISFET Tr2的n型源區(qū)46和n型漏區(qū)48形成在半導(dǎo)體層24中。這些源區(qū)46和漏區(qū)48被形成為相互分離，并且形成得足夠深以到達(dá)絕緣膜22。另外，這些源區(qū)46和漏區(qū)48被形成為與MISFETTr1的源區(qū)26和漏區(qū)28相分離。這些源區(qū)46和漏區(qū)48之間的半導(dǎo)體層24形成浮動(dòng)體30。該浮動(dòng)體30由MISFET Tr1所共用。一個(gè)柵電極54隔著柵絕緣膜52形成在源區(qū)46和漏區(qū)48之間的浮動(dòng)體30上。盡管，在本實(shí)施例中例如通過氧化硅膜形成柵絕緣膜32，但是它可以通過其他種類的絕緣膜而形成。
使得浮動(dòng)體30與其他存儲(chǔ)單元相絕緣的絕緣區(qū)形成在浮動(dòng)體30周圍。因此，浮動(dòng)體30通過源區(qū)26和46、漏區(qū)28和48、絕緣膜22以及該絕緣區(qū)與其他存儲(chǔ)單元MC相絕緣，并且進(jìn)入浮置狀態(tài)。
如上文所述，MISFET Tr2的源區(qū)46連接到公共源線，其漏區(qū)48連接到刷新位線RBL，并且其柵電極54連接到刷新字線RWL。
圖1至圖3中所示的存儲(chǔ)單元MC動(dòng)態(tài)地存儲(chǔ)浮動(dòng)體30被設(shè)置在第一電壓的第一數(shù)據(jù)狀態(tài)，以及它被設(shè)置在第二電壓的第二數(shù)據(jù)狀態(tài)。更加具體來說，通過把高電平電壓施加到普通字線NWL和普通位線NBL而寫入第一數(shù)據(jù)狀態(tài)，使得存儲(chǔ)單元MC執(zhí)行五極管操作(pentodeoperation)，從而使得在其漏極結(jié)附近產(chǎn)生電離，以產(chǎn)生大量載流子(在n溝道的情況中為空穴)并且把它們保持在浮動(dòng)體30中。例如為數(shù)據(jù)“1”。并且通過把高電平電壓施加到刷新字線RWL和刷新位線RBL，執(zhí)行相同的操作，從而可以寫入數(shù)據(jù)“1”。
通過把高電平電壓通過電容耦合施加到普通字線NWL以升高浮動(dòng)體30的電壓而寫入第二數(shù)據(jù)狀態(tài)，把普通位線NBL設(shè)置在低電平電壓，并且使得一個(gè)正向偏壓電流通過存儲(chǔ)單元MC的浮動(dòng)體30和漏區(qū)28之間的結(jié)，以把在浮動(dòng)體30中的大部分載流子排出到漏區(qū)28。例如為數(shù)據(jù)“0”。并且通過把高電平電壓通過電容耦合施加到刷新字線RWL以升高浮動(dòng)體30的電壓，并且把刷新位線REL設(shè)置在低電平電壓，而執(zhí)行相同的操作，從而寫入數(shù)據(jù)“0”。
換句話說，在本實(shí)施例中在處于第一數(shù)據(jù)狀態(tài)中的浮動(dòng)體30中聚集的主要載流子的數(shù)目大于處于第二狀態(tài)的浮動(dòng)體30中聚集的主要載流子的數(shù)目。
由MISFET柵極閾值電壓之差表示存儲(chǔ)單元MC是否存儲(chǔ)數(shù)據(jù)“1”或“0”。即，保存數(shù)據(jù)“1”的存儲(chǔ)單元MC的浮動(dòng)體電壓VB和柵極電壓VG之間的關(guān)系以及保存數(shù)據(jù)“0”的存儲(chǔ)單元MC的浮動(dòng)體電壓VB和柵極電壓VG之間的關(guān)系由圖4中的曲線圖所示。
如圖4中所示，作為浮動(dòng)體電壓VB的影響結(jié)果，保存數(shù)據(jù)“1”的存儲(chǔ)單元MC的閾值電壓Vth1變?yōu)榈陀诒４鏀?shù)據(jù)“0”的存儲(chǔ)單元MC的閾值電壓Vth0。相應(yīng)地，由于閾值電壓差導(dǎo)致從存儲(chǔ)單元MC讀出的數(shù)據(jù)可以通過檢測(cè)單元電流之差而確定。如上文所述，流過存儲(chǔ)單元MC的單元電流可以由MISFET Tr1所檢測(cè)，也可以由MISFET Tr2所檢測(cè)。
順便提及，在本實(shí)施例中，如上文所述MISFET Tr1和MISFET Tr2不被同時(shí)存取，因此普通字線NWL和刷新字線RWL不被同時(shí)激活，并且在一個(gè)存儲(chǔ)單元MC中不變?yōu)楦唠娖?。即，在本?shí)施例中至少一個(gè)普通字線NWL和刷新字線RWL被保持在負(fù)電壓電平。
因此，在浮動(dòng)體30中聚集空穴，并且適當(dāng)?shù)碾娙菪纬稍谄胀ㄗ志€NWL和浮動(dòng)體30之間，或者在刷新字線RWL和浮動(dòng)體30之間，并且該電容作為一個(gè)穩(wěn)定電容器。到目前為止，該穩(wěn)定電容器(1)被形成為在STI中形成的多晶硅柱和浮動(dòng)體之間的電容，(2)被形成為在埋入絕緣膜22中的后柵極和浮動(dòng)體30之間的電容，或者(3)通過提供與MISFET Tr1和Tr2不同的MISFET而被形成為不同MISFET的柵電容。但是，根據(jù)本實(shí)施例，可以省略相關(guān)FBC所需的穩(wěn)定電容器。
圖5為示出存儲(chǔ)單元MC被設(shè)置為矩陣形式的一個(gè)存儲(chǔ)單元陣列MCA和位線選擇電路SL10至SL16的結(jié)構(gòu)，以及讀出放大器電路的排列。在圖5中，每個(gè)圓圈標(biāo)志表示MISFET Tr1或MISFET Tr2，并且共用浮動(dòng)體30的一個(gè)存儲(chǔ)單元MC包括由一條線所連接的兩個(gè)MISFET。
在存儲(chǔ)單元陣列MCA的行方向上，平行地交替形成普通位線NBL0至NBL3和刷新位線RBL0至RBL3。準(zhǔn)確地說，設(shè)置在相同行中的MISFET Tr1的漏極連接到普通位線NBL0至NBL3之一，并且設(shè)置在相同行中的MISFET Tr2連接到刷新位線RBL0至RBL3之一。
在存儲(chǔ)單元陣列MCA的列方向上，兩個(gè)普通字線NWLn和兩個(gè)刷新字線RWLn被交替平行地形成。準(zhǔn)確來說，設(shè)置在相同列中的MISFET Tr1連接到普通字線NWLn之一，并且設(shè)置在相同列中的MISFET Tr2的柵極連接到刷新字線RWLn之一。
順便提及，盡管八個(gè)存儲(chǔ)單元MC顯示在圖5的存儲(chǔ)單元陣列MCA中，實(shí)際上，在行和列方向上以矩陣的形式排列更多的存儲(chǔ)單元MC，在此提供256個(gè)普通字線NWLn和256個(gè)刷新字線RWLn，n＝0至255。
第一位線選擇電路SL10和第二位線選擇電路SL12被提供在圖5中的存儲(chǔ)單元陣列MCA的左側(cè)，并且第三位線選擇電路SL14和第四位線選擇電路SL16被提供在圖5中的存儲(chǔ)單元陣列MCA的右側(cè)。根據(jù)第一選擇信號(hào)線NNBS0至NNBS3的選擇信號(hào)，第一位線選擇電路SL10把任何一個(gè)普通位線NBL0至NBL3連接到普通讀出放大器電路NS/A。根據(jù)第二選擇信號(hào)線RNBS0至RNBS3的選擇信號(hào)，第二位線選擇電路SL12把任何一個(gè)刷新位線RBL0至RBL3連接到普通讀出放大器電路NS/A。
根據(jù)第三選擇信號(hào)線RRBS0至RRBS3的選擇信號(hào)，第三位線選擇電路SL14把任何一個(gè)刷新位線RBL0至RBL3連接到刷新讀出放大器電路RS/A。根據(jù)第四選擇信號(hào)線NRBS0至NRBS3的選擇信號(hào)，第四位線選擇電路SL16把任何一個(gè)普通位線NBL0至NBL3連接到刷新讀出放大器電路RS/A。
接著，根據(jù)圖5，將說明根據(jù)本實(shí)施例控制對(duì)在半導(dǎo)體存儲(chǔ)器件中的存儲(chǔ)單元陣列的MCA執(zhí)行的普通操作和刷新操作的方法。普通操作的含義包括讀取操作和寫入操作。在該實(shí)施例中，通過把操作模式分類如下七種情況，可以在背景中執(zhí)行刷新操作。
首先，假定在普通操作中沿著被激活的普通字線NWL提供的所有讀出放大器電路NS/A被操作以在由位線選擇電路所選擇的存儲(chǔ)單元中執(zhí)行讀取和鎖存數(shù)據(jù)的操作并且把它寫回到存儲(chǔ)單元MC。當(dāng)在普通操作是讀取操作時(shí)，被鎖存的數(shù)據(jù)被讀取。當(dāng)該普通操作是寫入操作時(shí)，根據(jù)需要被鎖存的數(shù)據(jù)被反相并且寫入。換句話說，當(dāng)該讀取數(shù)據(jù)與要被寫入的數(shù)據(jù)相匹配時(shí)，被鎖存的數(shù)據(jù)被反相和寫入。
(1)在僅僅需要存儲(chǔ)單元陣列MCA的普通操作的情況一個(gè)被選擇的普通字線NWLi(i＝0至255)被激活并且變?yōu)楦唠娖剑⑶矣晌痪€選擇電路SL10所選擇的一個(gè)普通位線NBL連接到普通讀出放大器電路NS/A。也就是說，第一選擇信號(hào)線NNBS0至NNBS3的任何一個(gè)選擇信號(hào)被激活并且變?yōu)楦唠娖?，以及任何一個(gè)普通位線NBL0至NBL3連接到普通讀出放大器電路NS/A。在該普通讀出放大器電路NS/A中，通過使用MISFET Tr1，在所選擇的存儲(chǔ)單元MC中的數(shù)據(jù)被讀取和鎖存。如果普通操作是讀取操作，則被鎖存的數(shù)據(jù)作為讀取數(shù)據(jù)而輸出，并且如果普通操作是寫入操作，則被鎖存的數(shù)據(jù)被原樣地寫入到存儲(chǔ)單元MC，或者根據(jù)要被寫入的數(shù)據(jù)，該被鎖存數(shù)據(jù)被反相和寫入到儲(chǔ)單元MC中。
(2)存儲(chǔ)單元陣列MCA僅僅需要刷新操作的情況一個(gè)被選擇的新字線RWLi(i＝0至255)被激活并且變?yōu)楦唠娖?，以及由第三位線選擇電路SL14所選擇的一個(gè)刷新位線RBL連接到刷新讀出放大器電路RS/A。即，任何一個(gè)第三選擇信號(hào)線RRBS0至RRBS3的選擇信號(hào)被激活并且變?yōu)楦唠娖?，并且任何一個(gè)刷新位線RBL0至RBL3連接到刷新讀出放大器電路RS/A。在刷新讀出放大器電路RS/A中，通過使用MISFET Tr2，在存儲(chǔ)單元MC中的數(shù)據(jù)被讀取并且再次寫入到存儲(chǔ)單元MC。
(3)同時(shí)需要存儲(chǔ)單元陣列MCA的普通操作和刷新操作但是它們的字線選擇地址不同的情況例如在圖5中所示的情況中，對(duì)存儲(chǔ)單元MC-1執(zhí)行普通操作，對(duì)存儲(chǔ)單的元MC-2或存儲(chǔ)單元MC-4要求執(zhí)行刷新操作。在這種情況中，在普通操作中激活的普通字線NWL和在刷新操作中激活的刷新字線RWL屬于不同的字線選擇地址，因此，適合于獨(dú)立地執(zhí)行上文所述的操作(1)和操作(2)。
(4)要求執(zhí)行普通操作的存儲(chǔ)單元MC執(zhí)行刷新操作的情況例如在圖5中所示的情況中，當(dāng)對(duì)存儲(chǔ)單元MC-1執(zhí)行普通操作時(shí)，要求對(duì)相同的存儲(chǔ)單元MC-1執(zhí)行刷新操作。在這種情況中，根據(jù)上述(1)執(zhí)行普通操作。出上文所述的假設(shè)下，在對(duì)存儲(chǔ)單元MC的讀取操作中執(zhí)行對(duì)存儲(chǔ)單元MC的回寫，或者在對(duì)存儲(chǔ)單元MC執(zhí)行寫入操作時(shí)寫入到該存儲(chǔ)單元MC。相應(yīng)地，對(duì)于該存儲(chǔ)單元MC的刷新操作是不必要的。因此，不執(zhí)行對(duì)存儲(chǔ)單元MC的刷新操作，并且把用于刷新控制的計(jì)數(shù)器(在本情況中為內(nèi)部行地址計(jì)數(shù)器)增加1。由于不執(zhí)行刷新操作，因此刷新字線RWL不被激活，并且刷新讀出放大器電路RS/A也不被激活。
(5)要求執(zhí)行刷新操作的存儲(chǔ)單元MC執(zhí)行普通操作的情況例如在圖5中所示的情況中，對(duì)存儲(chǔ)單元MC-1執(zhí)行刷新操作時(shí)，要求對(duì)相同的存儲(chǔ)單元MC-1執(zhí)行普通操作。在這種情況中，根據(jù)上述(2)執(zhí)行刷新操作。因此，I/O端口被切換，使得通過刷新讀出放大器電路RS/A執(zhí)行普通操作。因此，普通字線NWL不被激活，以及普通讀出放大器電路NS/A也不被激活。當(dāng)普通操作是讀取操作時(shí)，由刷新讀出放大器電路RS/A所鎖存的數(shù)據(jù)被讀取。到普通操作是寫入操作時(shí)，根據(jù)要被寫入的數(shù)據(jù)，由刷新讀出放大器電路RS/A鎖存的數(shù)據(jù)被原樣地寫入到存儲(chǔ)單元MC，或被刷新讀出放大器電路RS/A的數(shù)據(jù)被的反相和寫入。
(6)執(zhí)行普通操作時(shí)要求不執(zhí)行普通操作但是具有相同的字線選擇地址的存儲(chǔ)單元MC執(zhí)行刷新操作的情況例如在圖5中所示的情況中，當(dāng)對(duì)存儲(chǔ)單元MC-1執(zhí)行普通操作時(shí)，要求對(duì)存儲(chǔ)單元MC-3執(zhí)行刷新操作。在這種情況中，根據(jù)上述(1)執(zhí)行普通操作。因此，在刷新操作中，普通位線NBL2被選擇并且通過第四位線選擇電路SL16連接到刷新讀出放大器電路RS/A。然后刷新讀出放大器電路RS/A讀取在存儲(chǔ)單元MC-3中的數(shù)據(jù)，并且通過使用MISFETTr1把它再次寫入。該刷新字線RWL不被激活。
也就是說，在(6)的情況中，存在這樣的可能性，即用于執(zhí)行普通操作的普通字線NWL和用于執(zhí)行刷新操作的刷新字線RWL被激活并且變?yōu)楦唠娖剑诖鎯?chǔ)單元MC中的MISFET Tr1的柵極和MISFET Tr2的柵極都變?yōu)楦唠娖?，從而所保存的?shù)據(jù)被破壞。因此，通過使用已經(jīng)在普通操作中被激活的普通字線NWL，用于刷新的數(shù)據(jù)被讀取和寫回。
(7)當(dāng)執(zhí)行刷新操作時(shí)，要求不執(zhí)行刷新操作但是具有相同字線選擇地址的存儲(chǔ)單元MC執(zhí)行普通操作的情況例如在圖5中所示的情況中，當(dāng)對(duì)存儲(chǔ)單元MC-1執(zhí)行刷新操作時(shí)，要求對(duì)存儲(chǔ)單元MC-3執(zhí)行普通操作。在這種情況中，根據(jù)上述(2)執(zhí)行刷新操作。因此，在普通操作中，刷新位線RBL2被第二位線選擇電路SL12選擇并且連接到普通讀出放大器電路NS/A。然后，普通讀出放大器電路NS/A通過使用MISFET Tr2把數(shù)據(jù)鎖存在存儲(chǔ)單元MC-3中。當(dāng)普通操作是讀取操作時(shí)，被鎖存數(shù)據(jù)被作為讀取數(shù)據(jù)而輸出，并且當(dāng)普通操作是寫入操作時(shí)，根據(jù)要被寫入的數(shù)據(jù)，被鎖存數(shù)據(jù)被原樣地寫入或被反相和寫入。
也就是說，如上文所述，存在這樣的可能性，即當(dāng)用于執(zhí)行普通操作的普通字線NWL和用于執(zhí)行刷新操作的刷新字線RWL被激活并且變?yōu)楦唠娖綍r(shí)，所保存的數(shù)據(jù)被破壞。因此，通過使用已經(jīng)在刷新操作中激活的刷新字線RWL，用于普通操作的數(shù)據(jù)被讀取和寫入。
圖6為根據(jù)該實(shí)施例的存儲(chǔ)單元陣列MCA以及半導(dǎo)體存儲(chǔ)器件的外圍的結(jié)構(gòu)平面視圖。如圖6中所示，在該實(shí)施例中，一個(gè)存儲(chǔ)單元陣列MCA具有8K比特的存儲(chǔ)容量，具體來說，沿著列方向相互平行地提供256條普通字線NWL0至NWL255和256條刷新字線RWL0至RWL255，并且交替地提供普通字線NWL0至NWL255和刷新字線RWL0至RWL255。
另外，兩組八條普通位線NBL0至NBL7以及兩組8條刷新位線RBL0至RBL7被沿著與列方向相交的行方向上相互平行地提供。這些普通位線NBL0至NBL7和刷新位線RBL0至RBL7被交替地提供。在本實(shí)施例中，特別是普通位線NBL0至NBL7被提供為與普通字線NWL0至NWL255和刷新字線RWL0至RWL255相正交，并且刷新位線RBL0至RBL7和普通字線NWL0至NWL255也被提供為與刷新字線RWL0至RWL255和刷新位線RNBL0相正交。
另外，在本實(shí)施例中，沿著位線方向提供相互平行的4條參考位線RNBL0、RRBL0、RNBL1和RRBL1。特別在本實(shí)施例中，參考位線RNBL0、RRBL0、RNBLl和RRBL1被提供在存儲(chǔ)單元陣列MCA的中央。在此，8條普通位線NBL0至NBL7和8條刷新位線RBL0至RBL7被提供在圖6的參考位線RNBL0、RRBL0、RNBL1和RRBL1的上側(cè)，類似的8條普通位線NBL0至NBL7和8條刷新位線RBL0至RBL7被提供在圖6的參考位線RNBL0、RRBL0、RNBL1和RRBL1的下側(cè)。換句話說，對(duì)于參考位線RNBL0、RRBL0、RNBL1和RRBL1，提供在字線方向的一側(cè)上的普通位線NBL和刷新位線RBL的數(shù)目和提供在字線方向的另一側(cè)上的普通位線NBL和刷新位線RBL的數(shù)目相同。
保存“0”數(shù)據(jù)的參考單元RC0的MISFET Tr1被提供在參考位線RNBL0和普通字線NWL的交叉點(diǎn)處。保存“0”數(shù)據(jù)的參考單元RC0的MISFET Tr2被提供在該參考位線RRBL0和刷新字線RWL的交叉點(diǎn)處。
保存“1”數(shù)據(jù)的參考單元RC1的MISFET Tr1被提供在參考位線RNBL1和普通字線NWL的交叉點(diǎn)處。保存“1”數(shù)據(jù)的參考單元RC1的MISFET Tr2被提供在該參考位線RRBL1和刷新字線RWL的交叉點(diǎn)處。
參考單元RC0和RC1的結(jié)構(gòu)與存儲(chǔ)單元MC相同。另外，MISFETTr1和Tr2之間的關(guān)系與圖1中所示的存儲(chǔ)單元MC相同。
另外，在存儲(chǔ)單元陣列MCA的位線方向的一端上，一個(gè)普通均衡線NEQL和一個(gè)刷新均衡線REQL被沿著普通字線NWL和刷新字線RWL而提供。分別具有與存儲(chǔ)單元MC相同結(jié)構(gòu)和相同連接關(guān)系的MISFET Tr1被提供在普通均衡線NEQL與普通位線NBL的交叉點(diǎn)處和普通均衡線NEQL與刷新位線RNBL0和RNBL1的交叉點(diǎn)處，并且它們的柵極被連接到普通均衡線NEQL.另外，分別具有與存儲(chǔ)單元MC相同結(jié)構(gòu)和相同連接關(guān)系的MISFET Tr2被提供在刷新均衡線REQL和刷新位線RBL的交叉點(diǎn)處以及刷新均衡線REQL與刷新位線RRBL0和RRBL1的交叉點(diǎn)處，并且它們的柵極連接到刷新均衡線REQL。在從存儲(chǔ)單元MC讀出數(shù)據(jù)之前，普通位線NBL或刷新位線REL被通過普通均衡線NEQL或刷新均衡線REQL設(shè)置為地電平(0V)，并且參考位線RNBL0和RNBLl或參考位線RRBL0和RRBL1被設(shè)置在地電平。
另外，在本實(shí)施例中，一個(gè)參考普通字線Ref_NWL和一個(gè)參考刷新字線Ref_RWL被沿著普通字線NWL和刷新字線RWL而設(shè)置。參考單元RC0的MSFET Tr1被置于參考普通字線Ref_NWL和參考位線RNBL0的交叉點(diǎn)處，并且參考單元RC0的MISFET Tr2被置于參考刷新字線Ref_RWL和參考位線RRBL0的交叉點(diǎn)處。參考單元RC1的MISFET Tr1被置于參考普通字線Ref_NWL和刷新位線RNBL1的交叉點(diǎn)處，并且參考單元RC1的MISFET Tr2被置于參考刷新字線Ref_RWL和刷新位線RRBL1的交叉點(diǎn)處。
在圖6中如此構(gòu)成的存儲(chǔ)單元陣列MCA的左側(cè)上，設(shè)置兩個(gè)普通讀出放大器電路NS/A和位線選擇電路60。在圖6中的存儲(chǔ)單元陣列MCA的右側(cè)上，設(shè)置兩個(gè)刷新讀出放大器電路RS/A和位線選擇電路62。也就是說，根據(jù)本實(shí)施例的存儲(chǔ)單元陣列MCA采用兩端型讀出放大器系統(tǒng)。
兩組8個(gè)普通位線NBL0至NBL7和兩組8個(gè)刷新位線RBL0至RBL7分別在兩側(cè)連接到位線選擇電路60和62。通過該位線選擇電路60，從圖6中的在參考位線RNBL1、RRBL0、RNBL1和RRBL1上側(cè)的16條位線NEL0至NBL7和RBL0至RBL7中選擇一條位線，并且連接到在圖6的上側(cè)的普通讀出放大器電路NS/A。并且通過該位線選擇電路60，從圖6中的參考位線RNBL0、RRBL0、RNBL1和RRBL1下側(cè)的16條位線NBL0至NBL7和REL0至RBL7中選擇一條位線并且連接到圖6的下側(cè)上的普通讀出放大器電路NS/A。
類似于上文所述，通過位線選擇電路62，從圖6中的參考位線RNBL0、RRBL0、RNBL1和RRBL1的上側(cè)的16條位線NBL0至NBL7和RBL0至RBL7選擇一條位線并且連接到在圖6的上側(cè)的刷新讀出放大器電路RS/A。并且，通過位線選擇電路62，從圖6中的參考位線RNBL0、RRBL0、RNBL1和RRBL1下側(cè)的16條位線NBL0至NBL7和RBL0至RBL7選擇一條位線并且連接到在圖6的下側(cè)的刷新讀出放大器電路RS/A。
對(duì)兩個(gè)普通讀出放大器電路NS/A提供一個(gè)參考電壓產(chǎn)生電路64，并且對(duì)兩個(gè)刷新讀出放大器電路RS/A提供一個(gè)參考電壓產(chǎn)生電路66。當(dāng)在存儲(chǔ)單元MC中的數(shù)據(jù)被讀出，一個(gè)刷新位線RNBL0和一個(gè)刷新位線RNBL1都被連接到參考電壓產(chǎn)生電路64。并且一個(gè)刷新位線RRBL0和一個(gè)刷新位線REBL1都被連接到參考電壓產(chǎn)生電路66。根據(jù)本實(shí)施例的一個(gè)普通數(shù)據(jù)讀出電路具有這些參考電壓產(chǎn)生電路64和兩個(gè)普通讀出放大器電路NS/A，根據(jù)本實(shí)施例的一個(gè)刷新數(shù)據(jù)讀出電路具有參考電壓產(chǎn)生電路66和兩個(gè)刷新讀出放大器電路RS/A。
接著，將說明圖6中的每個(gè)電路的具體電路結(jié)構(gòu)。位線選擇電路60包括圖5中所示的第一和第二位線選擇電路SL10和SL12以及圖7中所示的參考位線選擇電路SL20。但是，在這種情況中，由于提供8條普通位線NBL0至NBL7，因此對(duì)圖5中所示的第一位線選擇電路SL10需要8個(gè)選擇晶體管，并且由于提供8條刷新位線RBL0至RBL7，因此對(duì)于圖5中所示的第二位線選擇電路SL12需要8個(gè)選擇晶體管。
另一方面，位線選擇電路62包括圖5中所示的第三和第四位線選擇電路SL14和SL16和圖7中所示的第二參考位線選擇電路SL22。但是在這種情況中，由于提供8條普通位線NBL0至NBL7，因此對(duì)于圖5中所示的第四位線選擇電路SL16需要8個(gè)選擇晶體管，并且由于提供8條刷新位線RBL0至RBL7，因此對(duì)于第三位線選擇電路SL14需要8個(gè)選擇晶體管。
如圖7中所示，第一參考位線選擇電路SL20包括選擇晶體管STL10和STL11。即，參考位線RNBL0和RNBLl分別連接到選擇晶體管STL10和STL11的輸入端側(cè)，并且這些選擇晶體管STL10和STL11的輸出端側(cè)共同連接到選擇參考位線SRNBL。參考位線選擇信號(hào)線RBS0和RBS1分別連接到選擇晶體管STL10和STL11的控制端。
當(dāng)普通讀出放大器電路NS/A讀取在存儲(chǔ)單元MC中的數(shù)據(jù)時(shí)，參考位線選擇信號(hào)線RBS0和RBS1都被激活并且變?yōu)楦唠娖?，從而選擇晶體管STR10和STR11被導(dǎo)通。結(jié)果，參考位線RNBL0和參考位線RNBL1被在短路。但是，當(dāng)數(shù)據(jù)被寫入到參考單元RC0和RC1時(shí)，例如當(dāng)參考單元RC0和RC1被刷新時(shí)，參考位線選擇信號(hào)線RBS0或RBS1被激活并且變?yōu)楦唠娖健＜?，?dāng)“0”數(shù)據(jù)被寫入到參考單元RC0時(shí)，選擇晶體管STR10被導(dǎo)通，并且當(dāng)“1”數(shù)據(jù)被寫入到參考單元RC1時(shí)，選擇晶體管STR11被導(dǎo)通。
第二參考位線選擇電路SL22包括選擇晶體管STL12和STL13。即，參考位線RRBL0和RRSL1被分別連接到選擇晶體管STL12和STL13的輸入端側(cè)，并且這些選擇晶體管STL12和STL13的輸出端側(cè)被共同連接到選擇參考位線SRRBL。選擇信號(hào)線RBS2和RBS3分別連接到選擇晶體管STL12和STL13的控制端。
當(dāng)刷新讀出放大器電路RS/A在刷新操作中讀取在存儲(chǔ)單元MC中的數(shù)據(jù)時(shí)，參考位線選擇信號(hào)線RBS2和RBS3都被激活并且變?yōu)楦唠娖?，從而選擇晶體管STR12和STRl3被導(dǎo)通。結(jié)果，參考位線RRBL0和參考位線RRBL1被短路。但是，當(dāng)數(shù)據(jù)被寫入到參考單元RC0和RC1時(shí)，參考位線選擇信號(hào)線RBS2或RBS3被激活并且變?yōu)楦唠娖?。即，?dāng)“0”數(shù)據(jù)被寫入到參考單元RC0時(shí)，選擇晶體管STR12導(dǎo)通，并且當(dāng)“1”數(shù)據(jù)被寫入到參考單元RC1時(shí)，選擇晶體管STR13被導(dǎo)通。
圖8為示出根據(jù)本實(shí)施例的普通讀出放大器電路NS/A的結(jié)構(gòu)的電路圖。應(yīng)當(dāng)指出，刷新讀出放大器電路RS/A的結(jié)構(gòu)與普通讀出放大器電路NS/A相同。
如圖8中所示，普通讀出放大器電路NS/A包括第一讀出放大器SA1。該第一讀出放大器SA1包括p型MISFET TR10至TR12和n型MISFETTR13。MISFET TR10的輸入端連接到高電平電壓端VINT，并且其輸出端連接到MISFET TR11和MISFET TR12的輸入端。這些MISFETTR11和TR12的控制端相互連接，以構(gòu)成電流鏡像電路。在該電流鏡像電路中，MISFET TR11與MISFET TR12的鏡像比為1∶2。即，作為流過MISFET TR11的電流的兩倍的電流流過MISFET TR12。另外，MISFET TR11的控制端和輸出端通過提供在位線電壓限制電路BPL中的n型MISFET TR20連接到選擇位線SBL。
MISFET TR12的輸出端連接到MISFET TR13的輸入端，并且MISFET TR13的輸出端連接到“地”。這些MISFET TR12和MISFETTR13之間的一個(gè)節(jié)點(diǎn)是讀出節(jié)點(diǎn)SN。
在從存儲(chǔ)單元MC讀取數(shù)據(jù)的讀取操作時(shí)，信號(hào)SAON變?yōu)榈碗娖?，并且MISFET TR10導(dǎo)通。結(jié)果，電流通過MISFET TR11和MISFETTR20從高電平電壓端VINT流到選擇位線SEL。該電流是單元電流Icell。流到選擇位線SBL的單元電流Icell根據(jù)由存儲(chǔ)單元MC所保存的數(shù)據(jù)而不同。在此，當(dāng)所選擇存儲(chǔ)單元MC保存“0”數(shù)據(jù)時(shí)流過的單元電流由Icell0所表示，并且當(dāng)所選擇存儲(chǔ)單元MC保存“1”數(shù)據(jù)時(shí)流過的單元電流由Icell1所表示。該單元電流是否通過所選擇的存儲(chǔ)單元MC的MISFET TR1或MISFET Tr2取決于上述分類的操作(1)至(7)。
位線電壓限制電路BPL適用于限制通位線NBL0至NBL7和刷新位線RBL0至RBL7的電壓升高的電路。即，該位線電壓限制電路BPL與上述MISFET TR20和運(yùn)算放大器OP1構(gòu)成負(fù)反饋控制電路。電壓VBLR被輸入到運(yùn)算放大器OP1的非反相輸入端。在本實(shí)施例中，該電壓VBLR為200mV。運(yùn)算放大器OP1的反相輸入端的連接到選擇位線SBL。運(yùn)算放大器OP1的輸出端連接到MISFET TR20的控制端。因此，當(dāng)選擇位線SBL的電壓超過電壓VBLR時(shí)，也就是說，當(dāng)普通位線NBL或刷新位線RBL的電壓超過電壓VBLR時(shí)，運(yùn)算放大器OP1的輸出變?yōu)榈碗娖?，并且n型MISFET TR20被截止。從而，可以避免所選擇位線的電壓變?yōu)楦哂陔妷篤BLR。
由于如下原因避免普通位線NBL0至NBL7和刷新位線RBL0至RBL7的電壓升高。在數(shù)據(jù)寫入時(shí)，高電平電壓(例如，電源電壓VDD)也被施加到普通字線NWL，并且高電平電壓(例如，電源電壓VDD)也被施加到普通位線NBL，從而存儲(chǔ)單元MC執(zhí)行五極管操作。假設(shè)在數(shù)據(jù)讀取時(shí)電源電壓VDD也被施加到普通字線NWL，普通位線NBL的電壓可能升高的電源電壓VDD，而沒有足夠的單元電流流過存儲(chǔ)單元MC。如果普通位線NBL的電壓升高到電源電壓VDD，產(chǎn)生與在寫入模式中相同的條件。因此，在本實(shí)施例中，電壓VBLR被設(shè)置在比電源電壓VDD更低的一個(gè)數(shù)值。例如，電源電壓VDD被設(shè)置在1V和1.5V，并且該電壓VBLR＝200mV。這種設(shè)置消除了在數(shù)據(jù)讀取時(shí)存儲(chǔ)單元MC的執(zhí)行五極管操作的可能性，結(jié)果可能不能夠滿足五極管操作的條件。
圖5為示出根據(jù)該實(shí)施例的參考電壓產(chǎn)生電路64的結(jié)構(gòu)。應(yīng)當(dāng)指出，該參考電壓產(chǎn)生電路66的結(jié)構(gòu)與參考電壓產(chǎn)生電路64相同。
如圖9中所示，用于限制選擇參考位線SRNBL的電壓升高的選擇參考位線電壓限制電路SBPL被提供在參考電壓產(chǎn)生電路64中。提供選擇參考位線電壓限制電路SBPL的原因與上文所述相同。該選擇參考位線電壓限制電路SBPL包括運(yùn)算放大器OP2和n型MISFET TR40，并且在它們之間的連接關(guān)系與在上述位線電壓限制電路BPL中相同。
該參考電壓產(chǎn)生電路64包括第二讀出放大器SA2。該第二讀出放大器SA2包括p-型MISFET TR30至TR32和n型MISFET TR33，并且它們之間的連接關(guān)系與在上述讀出放大器SA1中相同。但是，包括MISFET TR31和MISFET TR32的電流鏡像電路的鏡像比為1∶1。即，與流過MISFET TR31的電流量相同的電流流過MISFET TR32。在MISFET TR32和MISFET TR33之間的部分構(gòu)成一個(gè)參考節(jié)點(diǎn)RSN，并且MISFET TR33的控制端連接到該參考節(jié)點(diǎn)RSN。
另外，從圖9和圖8可以看出，參考節(jié)點(diǎn)RSN連接到第一讀出放大器SA1的MISFET TR13的控制端。因此，電流鏡像電路包括MISFETTR33和MISFET TR13。該電流鏡像電路的鏡像比為1∶1。
如圖9中所示，在讀取操作中，信號(hào)SAON變?yōu)榈碗娖剑⑶襇ISFETTR30導(dǎo)通。因此，電流從高電平電壓端VINT通過MISFET TR31和MISFET TR40流到刷新位線SRNBL.這是一個(gè)參考電流。該參考電流量等于流過保存數(shù)據(jù)“0”的參考單元RC0的電流量Icell0與流過保存數(shù)據(jù)“1”的參考單元RC1的電流量Icell1。在這種情況中，由于參考電壓產(chǎn)生電路64連接到參考位線RNBL0和RNBL1，該參考電流通過參考單元RC0和RC1的MISFET Tr1。
圖10為示出在數(shù)據(jù)讀取操作中的第一讀出放大器SA1和第二讀出放大器SA2的等效電路的示意圖。在MISFET旁邊的括號(hào)中的數(shù)字表示電流鏡像電路的鏡像比。
從圖10中可以看出，流過被讀取數(shù)據(jù)的存儲(chǔ)單元MC的單元電流Icell(Icell0或Icell1)被包括MISFET TR11和MISFET TR12的電流鏡像電路加倍，并且2×Icell的電流流過MISFET TR12。
另一方面，參考電流Icell0+Icell1被包括MISFET TR31和MISFETTR32的電流鏡像電路增加1倍。在此時(shí)，參考節(jié)點(diǎn)RSN的電壓為參考電壓VREF。另外，參考電流Icell0+Icell1被包括MISFET TR33和MISFET TR13的電流鏡像電路增加1倍，然后參考電流Icell0+Icell1流過MISFET TR13。通過使流過MISFET TR13的參考電流Icell0+Icell1與流過MISFET TR12的加倍的參考電流2×Icell相沖突，讀出節(jié)點(diǎn)SN的電壓(數(shù)據(jù)電壓)被固定。
更加具體來說，當(dāng)2×Icell小于參考電流Icell0+Icell1時(shí)，導(dǎo)通MISFET TR13和通過電流Icell0+Icell1的趨勢(shì)比導(dǎo)通MISFET TR12和通過電流2×Icell的趨勢(shì)更強(qiáng)。因此，讀出節(jié)點(diǎn)SN的數(shù)據(jù)電壓比參考電壓VREF更低，并且它為VREF-α。
另一方面，當(dāng)2×Icell大于參考電流Icell0+Icell1時(shí)，導(dǎo)通MISFETTR12并且通過2×Icell的趨勢(shì)比導(dǎo)通MISFET TR13并且通過電流Icell0+Icell1的趨勢(shì)更強(qiáng)。因此，讀出節(jié)點(diǎn)SN的數(shù)據(jù)電壓大于參考電壓VREF，并且它為VREF+α。
從上文可以看出，讀出節(jié)點(diǎn)SN的電壓之差的正負(fù)根據(jù)數(shù)據(jù)而不同。該電壓差由如圖8中所示的第三讀出放大器SA3所讀出。在本實(shí)施例中，第三讀出放大器SA3具有一個(gè)運(yùn)算放大器，并且根據(jù)該讀出節(jié)點(diǎn)SN的電壓是否大于或小于參考節(jié)點(diǎn)RSN的電壓而輸出低電平或高電平讀取輸出OUT。該讀取輸出OUT由鎖存電路LT鎖存。
由鎖存電路LT鎖存的讀取輸出OUT根據(jù)它是否為高電平或低電平而導(dǎo)通n型MISFET TR50或n型MISFET TR51。一個(gè)讀取列選擇信號(hào)RCSL被輸入到n型MISFET TR52和n型MISFET TR53的控制端，并且該讀取列選擇信號(hào)RCSL在具有被選擇存儲(chǔ)單元MC的讀出放大器電路中為高電平，從而MISFET TRS2和TR53導(dǎo)通。另外，在讀取操作中，數(shù)據(jù)讀取線Q和BQ都被預(yù)充電為高電平。因此，根據(jù)讀取輸出OUT是否為高電平或低電平，數(shù)據(jù)讀取線Q或數(shù)據(jù)讀取線BQ被放電為低電平。
在寫回操作中，寫回信號(hào)WB為高電平，并且n型MISFET TR60被導(dǎo)通。從而，由鎖存電路LT鎖存的讀取輸出OUT被輸出到選擇位線SBL，并且數(shù)據(jù)被再次寫入到所選擇的存儲(chǔ)單元MC。
當(dāng)數(shù)據(jù)被寫入到存儲(chǔ)單元MC時(shí)，寫入列選擇信號(hào)WCSL變?yōu)楦唠娖剑⑶襫型MISFET TR70被導(dǎo)通。然后，根據(jù)要被寫入的數(shù)據(jù)，數(shù)據(jù)寫入線D被設(shè)置為高電平或低電平，并且輸出到選擇位線SBL。例如，在本實(shí)施例中，當(dāng)數(shù)據(jù)“1”被寫入時(shí)，數(shù)據(jù)寫入線D變?yōu)榈碗娖?，并且從由被?qū)動(dòng)為低電平的字線WL所選擇的存儲(chǔ)單元MC的浮動(dòng)體提取累積的空穴。結(jié)果，數(shù)據(jù)可以被寫入到所選擇的存儲(chǔ)單元MC。
順便提及，在圖6中的半導(dǎo)體存儲(chǔ)器件中，為了處理上述操作(6)和(7)，另外提供參考普通字線Ref_NWL和參考刷新字線Ref_RWL，并且另外設(shè)置參考單元RC0和RC1。即，考慮操作(1)至(5)，當(dāng)激活普通讀出放大器電路NS/A時(shí)，參考電壓產(chǎn)生電路64使用在被激活的普通字線NWL和參考位線RNBL0和RNBL1的交叉點(diǎn)處提供的參考單元RC0和RC1是恰當(dāng)?shù)?。另外，?dāng)刷新讀出放大器電路RS/A被激活時(shí)，參考電壓產(chǎn)生電路66使用在被激活的刷新字線RWL和參考位線RRBL0和RRBL1的交叉點(diǎn)處提供的參考單元RC0和RC1是恰當(dāng)?shù)摹?br> 但是，在操作(6)和(7)的情況中，他們的條件有所不同。例如在操作(6)中，通過使用為普通操作激活的普通字線NWL執(zhí)行在刷新操作中的讀取。但是，由為普通操作激活的普通字線NWL所激活的參考單元RC0和RC1由在普通讀出放大器電路NS/A側(cè)的參考電壓產(chǎn)生電路64用于普通操作。因此，除非采取一些措施，否則不存在可以由刷新讀出放大器電路RS/A側(cè)的參考電壓產(chǎn)生電路66所使用的參考單元RC0和RC1。因此，在本實(shí)施例中，在操作(6)的情況下，為刷新操作激活參考刷新字線Ref_RWL，并且另外提供在刷新讀出放大器電路RS/A側(cè)上的參考電壓產(chǎn)生電路66所使用的參考單元RC0和RC1。
這還可以應(yīng)用于操作(7)的情況。即，在操作(7)的情況中，通過使用為刷新操作激活的刷新字線RWL執(zhí)行在普通操作中的讀取。但是，由為刷新操作所激活的刷新字線RWL而激活的參考單元RC0和RC1被用于由在刷新讀出放大器電路RS/A側(cè)上的參考電壓產(chǎn)生電路66進(jìn)行的刷新操作。因此，除非采取一些措施，否則在普通讀出放大器電路NS/A側(cè)上不存在可以由參考電壓產(chǎn)生電路64所使用的參考單元RC0和RC1。因此，在本實(shí)施例中，在操作(7)的情況下，為普通操作激活普通字線Ref_NWL，并且另外提供由在普通讀出放大器電路NS/A側(cè)上的參考電壓產(chǎn)生電路64所使用的參考單元RC0和RC1。
接著，將通過流程圖的方式說明用于把該操作分類為上述操作(1)至(7)的過程。但是，由于操作(1)和(2)是普通操作，因是對(duì)它的描述被省略。
圖11為說明當(dāng)對(duì)執(zhí)行刷新操作的存儲(chǔ)單元陣列MCA要求普通操作時(shí)的操作確定處理的流程圖。如圖11中所示，從刷新計(jì)數(shù)器確定用于刷新的內(nèi)部行地址是否與從外部輸入的用于普通操作的外部行地址相一致(步驟10)。在本實(shí)施例中，一個(gè)行地址包括13比特ADD0至ADD12。一個(gè)字線選擇地址由八個(gè)比特ADD0至ADD7所確定，一個(gè)位線選擇地址由三個(gè)比特ADD8至ADD10所確定，以及一個(gè)陣列分配地址由兩個(gè)比特ADD11至ADD12所確定。即，在步驟S10，確定這些地址是否分別包括相互之間良好一致的13個(gè)比特。
當(dāng)外部行地址和內(nèi)部行地址相互一致時(shí)(步驟S10是)，這意味著要被選擇的存儲(chǔ)單元MC相同，因此該情況被確定為操作(5)。
另一方面，當(dāng)內(nèi)部行地址和外部行地址不一致時(shí)的(步驟S10否)，確定內(nèi)部行地址的字線選擇地址和外部行地址的字線選擇地址是否一致(步驟S20)。更加具體來說，確定內(nèi)部行地址的八個(gè)比特ADD0至ADD7和外部行地址的八個(gè)比特ADD0至ADD7是否一致。當(dāng)它們相一致時(shí)(步驟S20是)，這意味著存儲(chǔ)單元MC不同，盡管它們具有相同的字線選擇地址，因此這種情況被確定為操作(7)。另一方面，當(dāng)它們都不一致時(shí)(步驟S20否)，這意味著字線選擇地址不同，因此這種情況被確定為操作(3)。
圖12為說明當(dāng)對(duì)執(zhí)行普通操作的存儲(chǔ)單元陣列MCA請(qǐng)求刷新操作時(shí)的操作確定處理。如圖12中所示，從刷新計(jì)數(shù)器確定用于刷新的內(nèi)部行地址是否與從外部輸入的用于普通操作的外部行地址相一致(步驟S30)。具體來說，確定分別包括13個(gè)比特這些行地址是否良好地相互一致。
當(dāng)內(nèi)部行地址和外部行地址相互一致時(shí)(步驟S30是)，這意味著要被選擇的存儲(chǔ)單元相同，因此這種情況被確定為操作(4)。
當(dāng)內(nèi)部行地址和外部行地址相互一致時(shí)(步驟S30否)，確定內(nèi)部行地址的字線選擇地址和外部行地址的字線選擇地址是否相一致(步驟S40)。更加具體來說，確定內(nèi)部行地址的八個(gè)比特ADD0至ADD7和外部行地址的八個(gè)比特ADD0至ADD7是否相一致。當(dāng)它們兩者相一致時(shí)(步驟S40是)，這意味著該存儲(chǔ)單元MC不同，盡管它們具有相同的字線選擇地址，因此這種情況被確定為操作(6)。另一方面，當(dāng)它們兩者不一致時(shí)(步驟S40否)，這意味著該字線選擇地址不同，因此這種情況被確定為操作(3)。
用于執(zhí)行這種操作確定處理的操作確定的邏輯電路在圖13中示出，并且包含圖13中的操作確定邏輯電路的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)平面視圖在圖14中示出。
如圖13中所示，根據(jù)本實(shí)施例的操作確定邏輯電路包括行地址比較電路102、“或”電路104、“與”電路106和陣列控制器110。
普通操作信號(hào)NORMAL和刷新操作信號(hào)REFRESH被輸入到“或”電路104。普通操作信號(hào)NORMAL是當(dāng)用于普通操作的請(qǐng)求被輸入時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。刷新操作信號(hào)REFRESH是當(dāng)用于刷新操作的請(qǐng)求被輸入時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。“或”電路104的輸出被輸入到“與”電路106。一個(gè)字線激活信號(hào)OPWL要被輸入到“與”電路106。一個(gè)字線激活信號(hào)OPWL是當(dāng)普通字線NWL或刷新字線RWL被激活時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。作為“與”電路106的輸出的標(biāo)志激活信號(hào)OPFG被輸入到行地址比較電路102。即，該標(biāo)志激活信號(hào)OPFG是當(dāng)用于普通操作的請(qǐng)求或者用于刷新操作的請(qǐng)求被輸入時(shí)，在激活普通字線NWL或刷新字線RWL時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。換句話說，它是當(dāng)普通操作和刷新操作相互重疊時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。
從外部由普通操作所指定的外部行地址和來自內(nèi)部刷新計(jì)數(shù)器120的內(nèi)部行地址(參見圖14)被輸入到行地址比較電路102。當(dāng)標(biāo)志激活信號(hào)OPFG為高電平時(shí)，行地址比較電路102把該外部行地址與內(nèi)部行地址相比較，當(dāng)各個(gè)兩比特ADD11和ADD12相一致時(shí)，驅(qū)動(dòng)一個(gè)陣列分配地址一致標(biāo)志F1為高電平，當(dāng)各個(gè)八比特ADD0至ADD7相一致時(shí)驅(qū)動(dòng)字線選擇地址一致標(biāo)志F2為高電平，并且當(dāng)各個(gè)3比特ADD8至ADD10相一致時(shí)，驅(qū)動(dòng)位線選擇地址一致標(biāo)志F3為高電平。這些標(biāo)志Fl至F3被輸入到陣列控制器110。
陣列控制器110包括“與”電路130至140。當(dāng)陣列分配地址(標(biāo)志F1＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致并且普通操作信號(hào)NORMAL為高電平時(shí)，“與”電路130驅(qū)動(dòng)釋放普通字線NWL的控制信號(hào)NOPNWL為高電平。這是上述操作(5)和(7)的情況。
當(dāng)陣列分配地址(標(biāo)志F1＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致并且刷新操作信號(hào)REFRESH為高電平時(shí)，“與”電路132驅(qū)動(dòng)釋放刷新字線RWL的控制信號(hào)NOPRWL為高電平。這是上述操作(4)和(6)的情況。
當(dāng)陣列分配地址(標(biāo)志F1＝高)、字線選擇地址(標(biāo)志F2＝高)、和位線選擇地址(標(biāo)志F3＝高)分別相互一致并且普通操作信號(hào)NORMAL為高電平時(shí)，“與”電路134驅(qū)動(dòng)禁止普通讀出放大器電路NS/A和切換I/O端口到刷新讀出放大器電路RS/A的控制信號(hào)NOPNSA為高電平。這是上述操作(5)的情況。
當(dāng)陣列分配地址(標(biāo)志F1＝高)、字線選擇地址(標(biāo)志F2＝高)、和位線選擇地址(標(biāo)志F3＝高)分別相互一致并且刷新操作信號(hào)REFRESH為高電平時(shí)，“與”電路136驅(qū)動(dòng)禁止刷新讀出放大器電路RS/A的控制信號(hào)NOPRSA為高電平。這是上述操作(4)的情況。
當(dāng)陣列分配地址(標(biāo)志F1＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致，但是位線選擇地址(標(biāo)志F3＝低)不一致，并且刷新操作信號(hào)REFRESH為高電平時(shí)，“與”電路138驅(qū)動(dòng)釋放第三位線選擇電路SL14和激活第四位線選擇電路SL16的控制信號(hào)RRTONR為高電平。這是上述操作(6)的情況。
當(dāng)陣列分配地址(標(biāo)志F1＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致，但是位線選擇地址(標(biāo)志F3＝低)不一致，并且普通操作信號(hào)NORMAL為高電平時(shí)，“與”電路140驅(qū)動(dòng)釋放第一位線選擇電路SL10和激活第二位線選擇電路SL12的控制信號(hào)NNTORN為高電平。這是上述操作(7)的情況。
如圖14中所示，從陣列控制器110輸出的控制信號(hào)中的控制信號(hào)NOPNWL和控制信號(hào)NOPNSA被輸入到控制器150，用于控制普通字線NWL和普通讀出放大器電路NS/A?？刂菩盘?hào)NOPRWL和控制信號(hào)NOPRSA被輸入到用于控制刷新字線RWL和刷新讀出放大器電路RS/A的控制器160?？刂菩盘?hào)NOPNSA和控制信號(hào)NNTORN被輸入到用于驅(qū)動(dòng)控制該普通讀出放大器電路NS/A和位線選擇電路60的驅(qū)動(dòng)器170?？刂菩盘?hào)NOPRSA和控制信號(hào)PRTONR被輸入到用于驅(qū)動(dòng)控制該刷新讀出放大器電路RS/A和位線選擇電路62的驅(qū)動(dòng)器180?？刂菩盘?hào)NOPNWL被輸入到用于設(shè)置在字線方向中的各個(gè)存儲(chǔ)單元陣列0至3的上側(cè)上的普通字線NWL的解碼器和驅(qū)動(dòng)器190?？刂菩盘?hào)NOPRWL被輸入到用于設(shè)置在字線方向中的各個(gè)存儲(chǔ)單元陣列0至3的下側(cè)上的刷新字線RWL的解碼器和驅(qū)動(dòng)器200。
另外，如圖14中所示，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括4個(gè)存儲(chǔ)單元陣列0至3。在該位線方向上互為相鄰的存儲(chǔ)單元陣列MCA共用普通讀出放大器電路NS/A和參考電壓產(chǎn)生電路64，或者共用刷新讀出放大器電路RS/A和參考電壓產(chǎn)生電路66。
列解碼器220被提供在這些存儲(chǔ)單元陣列的左端側(cè)上，并且從外部輸入的外部列地址被通過列地址緩沖器230而輸入該列解碼器。另一方面，從外部輸入的外部行地址被輸入到行地址緩沖器240。該行地址被從行地址緩沖器240輸入到上述行地址比較電路102，以及用于普通字線NWL的解碼器和驅(qū)動(dòng)器190，用于刷新的內(nèi)部刷新計(jì)數(shù)器120被輸入到上述行地址比較電路102和用于刷新字線RWL的解碼器和驅(qū)動(dòng)器200。
從存儲(chǔ)單元陣列0至3讀出的數(shù)據(jù)和要被寫入到存儲(chǔ)單元陣列0至3的數(shù)據(jù)被通過I/O電路250發(fā)送到和的接收自外部數(shù)據(jù)總線。I/O電路250和I/O端口210由數(shù)據(jù)路徑控制器260所控制。
接著，將說明當(dāng)包括存儲(chǔ)單元MC的上述存儲(chǔ)單元陣列MCA形成在一個(gè)半導(dǎo)體基片上時(shí)的存的儲(chǔ)單元布局。圖15和圖16A為示出根據(jù)本實(shí)施例從上往下看的存儲(chǔ)單元陣列MCA的存儲(chǔ)單元陣列布局的示意圖。圖15為部分地示出在普通字線NWL、刷新字線RWL、普通位線NBL和刷新位線RBL之間的布局關(guān)系的示意圖，以及圖16A為具體示出在器件隔離區(qū)300和浮動(dòng)體30之間的布局關(guān)系的示意圖。
如圖15和圖16A中所示，圖2中所示的n型源區(qū)26或圖3中所示的n型源區(qū)46形成在源線接頭320下方的半導(dǎo)體基片中。源線SL通過源線接頭320連接到源區(qū)26或源區(qū)46。源線SL被形成為與普通字線NWL和刷新字線RWL相平行。
另外，圖2中所示的n型漏區(qū)28或圖3中所示的n型漏區(qū)48形成在位線接頭330下方的半導(dǎo)體基片中。普通位線NBL連接到源區(qū)26，并且刷新位線RBL連接到源區(qū)46。
在本實(shí)施例中，一個(gè)存儲(chǔ)單元MC在字線方向上具有5F的長(zhǎng)度(F為最小線寬)并且在位線方向上具有6F的長(zhǎng)度。因此，單位單元面積為30F2。
如圖16A中所示，從上往下看由MISFET Tr1和MISFET Tr2所共用的p型浮動(dòng)體30分別形成為H形狀。它們按照這樣一種方式來設(shè)置，使得每個(gè)浮動(dòng)體30的一個(gè)端部位于源線接頭320和位線接頭330之間。如圖15中所示，構(gòu)成柵極的普通字線NWL或刷新字線RWL位于源線接頭320和位線接頭330之間。采用這樣一種位置關(guān)系使得普通字線NWL和刷新字線RWL相互不重疊。
在圖15和圖16A中，在列方向上互為相鄰的存儲(chǔ)單元MC中的MISFET Tr1的柵電極連續(xù)地形成，以構(gòu)成普通字線NWL，MISFET Tr2的柵電極也被連續(xù)地形成，以構(gòu)成刷新字線RWL。相應(yīng)的，在本實(shí)施例中，連接到字線的柵電極包括字線和柵電極由不同的材料所形成并且它們被電連接的情況，以及被該柵電極與字線整體地形成的情況。這被應(yīng)用于在例如源區(qū)和漏區(qū)這樣的其它部分的連接中。
如此構(gòu)形的浮動(dòng)體30可以通過在p型半導(dǎo)體層24上形成普通字線NWL和刷新字線RWL，然后在屏蔽由圖15中所示的虛線包圍的區(qū)域340時(shí)注入n型離子而形成。
另外，存儲(chǔ)單元MC通過器件隔離區(qū)300相互隔離。該器件隔離區(qū)300例如通過由二氧化硅所制成的STI(淺溝道絕緣)所形成。
如上文所述，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件，一個(gè)存儲(chǔ)單元MC包括共用浮動(dòng)體30的MISFET Tr1和MISFET Tr2，結(jié)果該MISFET Tr1和MISFET Tr2都可以從存儲(chǔ)單元MC來訪問。
另外，兩個(gè)字線和兩個(gè)位線可以連接到這樣一個(gè)存儲(chǔ)單元MC，因此包括這種存儲(chǔ)單元MC的存儲(chǔ)單元陣列MCA可以在后臺(tái)執(zhí)行刷新操作，作可以避免從外部存取的限制。
另外，到目前為止所使用的6晶體管SRAM的存儲(chǔ)單元的單元尺寸大約為100F2，而在本實(shí)施例中的存儲(chǔ)單元MC的單元尺寸為30F2，因此該單元尺寸可以制成小于現(xiàn)有技術(shù)中的尺寸。
另外，關(guān)于根據(jù)本實(shí)施例的制造存儲(chǔ)單元MC的處理，可以應(yīng)用當(dāng)例如CPU這樣的邏輯電路形成在SOI上時(shí)的制造處理。相應(yīng)地，根據(jù)本實(shí)施例的存儲(chǔ)單元MC可以容易地形成在與邏輯電路相同的芯片上。
從這一點(diǎn)來看，特別的，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件適用于用作為CPU的第二級(jí)或第三級(jí)高速緩沖存儲(chǔ)器。另外，即使當(dāng)與例如CPU這樣的邏輯電路相混合的安裝時(shí)，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件可以按照與所用的SRAM接口相同的方式來處理，作提供非常高的方便性。也就是說，如圖16B中所示，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件272和使用半導(dǎo)體存儲(chǔ)器件272來工作的邏輯電路274可以容易地形成在單個(gè)半導(dǎo)體芯片270上。
在根據(jù)上述第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件中可以并行地執(zhí)行普通操作和刷新操作。在本實(shí)施例中，通過采用相同的方法使普通操作加倍，用于存儲(chǔ)器訪問的周期時(shí)間可以被減半。但是，在這種情況中，需要從普通操作中區(qū)分刷新操作，因此，存在有禁止普通操作存取的時(shí)間周期。下面將進(jìn)一步詳細(xì)描述。
圖17為示出在根據(jù)本實(shí)施例的并且對(duì)應(yīng)于上述圖5的該半導(dǎo)體存儲(chǔ)器件中，存儲(chǔ)單元MC被設(shè)置為矩陣形式的存儲(chǔ)單元MCA的結(jié)構(gòu)、位線選擇電路SL10至SL16和讀出放大器電路的結(jié)構(gòu)的示意圖。
根據(jù)本實(shí)施例的存儲(chǔ)單元陣列MCA的結(jié)構(gòu)基本上與上述第一實(shí)施例相同，但是各個(gè)線路的功能不同。即，第一位線1BL0至1BL3和第二位線2BL0至2BL3交替地并行的形成在存儲(chǔ)單元陣列MCA的行方向上。具體來說，設(shè)置在相同行中的MISFET Tr1的漏極連接到第一位線1BL0至1BL3之一，并且設(shè)置在相同行中的MISFET Tr2的漏極連接到一個(gè)第二位線2BL0至2BL3。
另外，第一字線WL1n和第二字線WL2n交替平行地形成在存儲(chǔ)單元陣列MCA的列方向上。具體來說，設(shè)置在相同行中的MISFET Tr1連接到第一字線WL1n之一，設(shè)置在相同行中的MISFET Tr2連接到第二字線WL2n之一。
順便提及，盡管在圖17中的存儲(chǔ)單元陣列MCA中示出8個(gè)存儲(chǔ)單元MC，但是實(shí)際上，有更多的存儲(chǔ)單元MC被設(shè)置在行和列方向上。在此提供256條第一字線WL1和256條第二字線WL2。即，n＝0至255。
第一位線選擇電路SL10根據(jù)第一選擇信號(hào)線11BS0至11BS3的選擇信號(hào)把任何一個(gè)第一位線1BL0至1BL3連接到第一讀出放大器電路S/A1。第二位線選擇電路SL12根據(jù)選擇信號(hào)線21BS0至21BS3的選擇信號(hào)把任何一個(gè)第二位線2BL0至2BL3連接到第一讀出放大器電路S/A1。
第三位線選擇電路SL14根據(jù)第三選擇信號(hào)線22BS0至22BS3的選擇信號(hào)把任何一個(gè)第二位線2BL0至2BL3連接到第二讀出放大器電路S/A2。第四位線選擇電路SL16根據(jù)第四選擇信號(hào)線12BS0至12BS3的選擇信號(hào)把任何一個(gè)第一位線1BL0至1BL3連接到第二讀出放大器電路S/A2。
圖18為示出根據(jù)本實(shí)施例用于執(zhí)行確定的半導(dǎo)體存儲(chǔ)器件中的處理的操作確定邏輯電路的示意圖。圖19為包含圖18中的操作確定邏輯電路的半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)平面視圖。圖18和圖19分別對(duì)應(yīng)于上述圖13和圖14。
如圖18中所示，根據(jù)本實(shí)施例的操作確定邏輯電路的結(jié)構(gòu)基本上與根據(jù)上述第一實(shí)施例的結(jié)構(gòu)相同，但是要被輸入的信號(hào)不同并且輸出信號(hào)的作用也不同。即，第一存取控制信號(hào)NACS1和第二存取控制信號(hào)NACS2被輸入到“或”電路104。第一存取控制信號(hào)NACS1是當(dāng)輸入在第一操作周期中用于普通操作的請(qǐng)求時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。第二存取控制信號(hào)NACS2是當(dāng)輸入在第二操作周期中用于普通操作的請(qǐng)求時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)?！盎颉彪娐?04的輸出被輸入到“與”電路106。字線激活信號(hào)OPWL也被輸入到“與”電路106。字線激活信號(hào)OPWL是當(dāng)?shù)谝蛔志€WL1或第二字線WL2被激活時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。作為“與”電路106的一個(gè)輸出的標(biāo)志激活信號(hào)OPFG被輸入到行地址比較電路102。即，該標(biāo)志激活信號(hào)OPFG是當(dāng)在第一操作周期中輸入用于普通操作的請(qǐng)求時(shí)或者當(dāng)在第二操作周期中輸入用于普通操作的請(qǐng)求時(shí)，在第一字線WL1或第二字線WL2被激活時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。換句話說，這是當(dāng)在第一操作周期中的普通操作和在第二操作周期中的普通操作相互重疊時(shí)變?yōu)楦唠娖降囊粋€(gè)信號(hào)。
這時(shí)，包括第一操作周期和第二操作周期的所有周期時(shí)間為存儲(chǔ)單元陣列MCA的基本操作周期時(shí)間的一半。換句話說，根據(jù)本實(shí)施例的存儲(chǔ)單元陣列MCA的周期時(shí)間為根據(jù)上述第一實(shí)施例的存儲(chǔ)單元陣列MCA的周期時(shí)間的一半。這些第一和第二操作周期交替地出現(xiàn)。相應(yīng)地，基本操作周期的第一半是第一操作周期，并且第二半是第二操作周期。
另外，從外部由在第一操作周期中的普通操作所指定的第一外部行地址和從外部由在第二操作周期中的普通操作所指定的第二外部行地址被輸入到行地址比較電路102。當(dāng)標(biāo)志激活信號(hào)OPFG為高電平時(shí)，行地址比較電路102比較兩個(gè)外部行地址，當(dāng)各個(gè)兩位ADD11和ADD12相一致時(shí)，驅(qū)動(dòng)該陣列分配地址一致標(biāo)志F1為高電平，并且當(dāng)各個(gè)八比特ADD0至ADD7相一致時(shí)，驅(qū)動(dòng)字線選擇地址一致標(biāo)志F2為高電平，并且當(dāng)3比特ADD8至ADD10相一致時(shí)驅(qū)動(dòng)位線選擇地址一致標(biāo)志F3。
這些標(biāo)志F1至F3被輸入到陣列控制器110。第一存取控制信號(hào)NACS1和第二存取控制信號(hào)NACS2也被輸入到陣列控制器110。
另外，陣列控制器110包括“與”電路130至140。當(dāng)陣列分配地址(標(biāo)志Fl＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致并且第一存取控制信號(hào)NACS1為高電平時(shí)，“與”電路130驅(qū)動(dòng)釋放第一字線WL1的控制信號(hào)NOPWL1為高電平。即，由于字線選擇地址相互一致，因此如果第一字線WL1被激活，則一個(gè)存儲(chǔ)單元的MISFET Tr1和MISFETTr2都被激活，因此避免第一字線WL1被釋放的這種情況。
當(dāng)陣列分配地址(標(biāo)志Fl＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致并且第二存取控制信號(hào)NACS2為高電平時(shí)，“與”電路132驅(qū)動(dòng)釋放第二字線WL2的控制信號(hào)NOPWL2為高電平。即，由于字線選擇地址相互一致，因此如果第二字線WL2被激活，則一個(gè)存儲(chǔ)單元的MISFET Tr1和MISFET Tr2都被激活，因此避免第二字線WL2被釋放的這種情況。
當(dāng)陣列分配地址(標(biāo)志Fl＝高)、字線選擇地址(標(biāo)志F2＝高)和位線選擇地址(標(biāo)志F3 ＝高)分別相互一致并且第一存取控制信號(hào)NACS1為高電平時(shí)，“與”電路134驅(qū)動(dòng)禁止操作第一讀出放大器電路S/A1并且把I/O端口切換到第二讀出放大器電路S/A2的控制信號(hào)NOPSA1為高電平。即，由于在第一操作周期中對(duì)在第二操作周期中被存取的相同存儲(chǔ)單元MC發(fā)出用于普通操作的請(qǐng)求，因此即使在第一操作周期中，存儲(chǔ)單元MC被在第二操作周期中所用的第二讀出放大器電路S/A2所存取。
當(dāng)陣列分配地址(標(biāo)志F1＝高)、字線選擇地址(標(biāo)志F2＝高)和位線選擇地址(標(biāo)志F3＝高)分別相互一致并且第二存取控制信號(hào)NACS2為高電平時(shí)，“與”電路136驅(qū)動(dòng)禁止操作第二讀出放大器電路S/A2并且把I/O端口切換到第一讀出放大器電路S/A1的控制信號(hào)NOPSA2為高電平。即，由于在第二操作周期中對(duì)在第一操作周期中被存取的相同存儲(chǔ)單元MC發(fā)出用于普通操作的請(qǐng)求，因此即使在第二操作周期中，存儲(chǔ)單元MC被在第一操作周期中所用的第一讀出放大器電路S/A1所存取。
當(dāng)陣列分配地址(標(biāo)志Fl＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致，但是位線選擇地址(標(biāo)志F3＝低)不一致，并且第二存取控制信號(hào)NACS2為高電平時(shí)，“與”電路138驅(qū)動(dòng)釋放第三位線選擇電路SL14并且釋放第四位線選擇電路SL16的控制信號(hào)22TO12為高電平。即，這是具有與在第一操作周期中存取的存儲(chǔ)單元MC相同的字線選擇地址但是與它們不同的存儲(chǔ)單元MC被在第二操作周期中存取的情況。在這種情況中，第一位線之一由第二讀出放大器電路S/A2通過第四位線選擇電路SL16所存取。
當(dāng)陣列分配地址(標(biāo)志Fl＝高)和字線選擇地址(標(biāo)志F2＝高)分別相互一致，但是位線選擇地址(標(biāo)志F3＝低)不一致，并且第一存取控制信號(hào)NACS1為高電平時(shí)，“與”電路140驅(qū)動(dòng)釋放第一位線選擇電路SL10并且釋放第二位線選擇電路SL12的控制信號(hào)11TO21為高電平。即，這是具有與在第二操作周期中存取的存儲(chǔ)單元MC相同的字線選擇地址但是與它們不同的存儲(chǔ)單元MC被在第二操作周期中存取的情況。在這種情況中，第二位線之一由第一讀出放大器電路S/A1通過第二位線選擇電路SL12所存取。
如圖19中所示，從陣列控制器110輸出的控制信號(hào)中的控制信號(hào)NOPWL1和控制信號(hào)NOPSA1被在輸入到用于控制第一字線WL1和第一讀出放大器電路S/A1的控制器450?？刂菩盘?hào)NOPWL2和控制信號(hào)NOPSA2被輸入到用于控制第二字線WL2和第二讀出放大器電路S/A2的控制器460。
控制信號(hào)NOPSA1和控制信號(hào)11TO21被輸入到用于驅(qū)動(dòng)控制第一讀出放大器電路S/A1和位線選擇電路400的驅(qū)動(dòng)器470?？刂菩盘?hào)NOPSA2和控制信號(hào)22TO12被輸入到用于驅(qū)動(dòng)控制第二讀出放大器電路S/A2和位線選擇電路410的驅(qū)動(dòng)器480?？刂菩盘?hào)NOPWL1被輸入到用于第一字線WL1的解碼器和驅(qū)動(dòng)器490?？刂菩盘?hào)NOPWL2被輸入到用于第二字線WL2的驅(qū)動(dòng)器500?？刂菩盘?hào)NOPSA1和控制信號(hào)NOPSA2被輸入到I/O端口。
另外，如圖19中所示，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括4個(gè)存儲(chǔ)單元陣列0至3。在位線方向上互為相鄰的存儲(chǔ)單元陣列MCA共用第一讀出放大器電路S/A1和參考電壓產(chǎn)生電路，或共用第二讀出放大器電路S/A2和參考電壓產(chǎn)生電路。
列解碼器520被提供在這些存儲(chǔ)單元陣列的左端側(cè)，并且從外部輸入的外部列地址被通過列地址緩沖器530而輸入。另一方面，從外部輸入的外部行地址被輸入到第一行地址緩沖器540或者第二行地址緩沖器542。即，在第一操作周期中，外部行地址被輸入到第一行地址緩沖器540，而在該第二操作周期中，外部行地址被輸入到第二行地址緩沖器542。換句話說，外部地址被交替地輸入到第一行地址緩沖器540和第二行地址緩沖器542。
然后行地址被從第一行地址緩沖器540輸入到上述行地址比較電路102以及用于第一字線WL1的解碼器和驅(qū)動(dòng)器490。并且，行地址被從行地址緩沖器542輸入到上述行地址比較電路102以及用于第二字線WL2的解碼器和驅(qū)動(dòng)器500。
另外，從存儲(chǔ)單元陣列0至3讀出的數(shù)據(jù)和要寫入到存儲(chǔ)單元陣列0至3的數(shù)據(jù)被通過I/O電路550發(fā)送到和接收自外部數(shù)據(jù)總線。I/O電路550和I/O端口510被數(shù)據(jù)路徑控制器560所控制。
除了這一點(diǎn)之外，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件與在上述第一實(shí)施例中的半導(dǎo)體存儲(chǔ)器件相同，因此省略對(duì)它的描述。
如上文所述，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件，對(duì)存儲(chǔ)單元陣列MCA的存取時(shí)間被減小到在基本操作周期中的一半，從而可以實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器件的加速。另外，如上述圖16B中所示，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器件272和使用半導(dǎo)體存儲(chǔ)器件272工作的邏輯電路274可以容易地形成在單個(gè)半導(dǎo)體芯片270上。
應(yīng)當(dāng)指出，本發(fā)明不限于上述實(shí)施例，并且可以作出各種變型。例如，在圖19中的半導(dǎo)體存儲(chǔ)器件中，至少兩個(gè)行地址緩沖器540和542的系統(tǒng)或者兩個(gè)控制器450和460的系統(tǒng)被統(tǒng)一為一個(gè)系統(tǒng)。更加具體來說，如圖20中所示，控制器450和控制器460可以被統(tǒng)一為控制第一字線WL1和第二字線WL2以及第一讀出放大器電路SA/1和第二讀出放大器電路S/A2的控制器600。另外，如圖21中所示，第一行地址緩沖器540和行地址緩沖器542被統(tǒng)一為在第一操作周期中被輸入外部行地址以及在第二操作周期中被輸入外部行地址的一個(gè)行地址緩沖器610。另外，如圖22中所示，還可以把控制器450和控制器460統(tǒng)一為一個(gè)控制器600，并且把第一行地址緩沖器540和行地址緩沖器542統(tǒng)一為一個(gè)行地址緩沖器610。
在這些情況中，需要在存儲(chǔ)器存取的基本操作周期的一半時(shí)間內(nèi)操作該統(tǒng)一的控制器600和/或行地址緩沖器610。另一方面，在圖19中，可以在存儲(chǔ)器存取的實(shí)際基本操作周期中操作行地址緩沖器540和542以及控制器450和460。
另外，如果采用這種半導(dǎo)體存儲(chǔ)器件，則可以由用戶選擇是否刷新操作被隱藏在普通操作中并且被用于SRAM狀接口中，或者刷新操作被用于DRAM接口中并且周期時(shí)間被減半。上述兩個(gè)系統(tǒng)之間的選擇在一個(gè)用戶與另一個(gè)用戶之間互不相同，因此如果兩個(gè)系統(tǒng)的電路結(jié)構(gòu)以前為該半導(dǎo)體存儲(chǔ)器件所準(zhǔn)備并且被設(shè)計(jì)為可以通過屏蔽選項(xiàng)、結(jié)合選項(xiàng)或者一般可編程電路來選擇，這兩個(gè)系統(tǒng)都可以較大方便地選擇。另外，在這種情況中產(chǎn)生的芯片面積的增加非常小，因?yàn)樗鼈儾辉诖鎯?chǔ)單元部分中。
另外，在上述實(shí)施例中，如圖6中所示。兩個(gè)參考單元RC0和RC1被提供給一對(duì)普通字線NWL和刷新字線RWL。即，參考電壓產(chǎn)生電路64和66被分別設(shè)計(jì)，以通過使用保存“0”數(shù)據(jù)的參考單元RC0和保存“1”數(shù)據(jù)的參考單元RC1而獲得參考電流Icell0+Icell1。但是，為該對(duì)普通字線NWL和刷新字線RWL提供的參考單元的數(shù)目不限于兩個(gè)，并且它接近是2N個(gè)(N是一個(gè)自然數(shù))。在這種情況中，需要提供2N對(duì)(即，2N×2)刷新位線RNBL和RRBL。
當(dāng)參考單元的數(shù)目為2N個(gè)時(shí)，建議它保持如圖10中所示的第一讀出放大器SA1和第二讀出放大器SA2中的如下關(guān)系。具體來說，當(dāng)通過包含MISFET TR31和MISPET TR32的電流鏡像電路使得參考電流變?yōu)镻倍時(shí)，以及通過包括MISFET TR11和MISFET TR12的電流鏡像電路使得讀取單元電流變?yōu)镼倍，這種設(shè)置滿足關(guān)系P/Q＝1/(2N)，其中P和Q分別為任何給定的正數(shù)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件包括具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，以及每個(gè)存儲(chǔ)單元包括第一MISFET，其中包括形成在半導(dǎo)體層中的第一源區(qū)、形成在該半導(dǎo)體層中并且與該第一源區(qū)相分離的第一漏區(qū)、以及形成在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層上的第一柵電極，其中在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層是處于浮動(dòng)狀態(tài)的一個(gè)浮動(dòng)體；以及第二MISFET，其中包括形成在該半導(dǎo)體層中的第二源區(qū)、形成在該半導(dǎo)體層中并且與該第二源區(qū)相分離的第二漏區(qū)、以及形成在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層上的第二柵電極，其中在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層是與該第一MISFET共用的浮動(dòng)體。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括多個(gè)第一字線，其連接到第一MISFET的第一柵電極；多個(gè)第二字線，其連接到第二MISFET的第二柵電極；多個(gè)第一位線，其連接到第一MISFET的第一漏區(qū)；以及多個(gè)第二位線，其連接到第二MISFET的第二漏區(qū)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括第一讀出放大器電路，其被提供在存儲(chǔ)單元陣列的位線方向的一側(cè)上，并且讀出在該存儲(chǔ)單元中的一個(gè)所選擇存儲(chǔ)單元的數(shù)據(jù)；以及第二讀出放大器電路，其提供在存儲(chǔ)單元陣列的位線方向的另一側(cè)上，并且讀出在存儲(chǔ)單元中的所選擇存儲(chǔ)單元的數(shù)據(jù)。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括第一位線選擇電路，其被提供在存儲(chǔ)單元陣列的位線方向的一側(cè)上，并且選擇第一位線和第二位線中的第一所選擇位線；第一讀出放大器電路，其通過由第一位線選擇電路選擇的第一所選擇位線讀出在該存儲(chǔ)單元中的所選擇的存儲(chǔ)單元的數(shù)據(jù)；第二位線選擇電路，其被提供在該存儲(chǔ)單元陣列的位線方向的另一側(cè)上，并且從該第一位線和第二位線之間選擇第二所選擇位線；以及第二讀出放大器電路，其通過由第二位線選擇電路所選擇的第二選擇位線讀出在該存儲(chǔ)單元中的所選擇存儲(chǔ)單元的數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括第一字線驅(qū)動(dòng)器，其被提供在該存儲(chǔ)單元陣列的字線方向的一側(cè)上，并且驅(qū)動(dòng)第一字線；以及第二字線驅(qū)動(dòng)器，其被提供在該存儲(chǔ)單元陣列的字線方向的另一側(cè)上，并且驅(qū)動(dòng)該第二字線。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括行地址比較電路，其把一個(gè)外部行地址與一個(gè)內(nèi)部行地址相比較，其中該外部行地址是一個(gè)用于普通操作的一個(gè)地址，該普通操作是對(duì)存儲(chǔ)單元的讀取操作或者寫入操作，并且該內(nèi)部行地址是一個(gè)用于對(duì)該存儲(chǔ)單元的刷新操作的地址；以及控制電路，其根據(jù)行地址比較電路的比較結(jié)果在普通操作和刷新操作中控制對(duì)存儲(chǔ)單元陣列的存取。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其中即使同時(shí)進(jìn)行普通操作和刷新操作，當(dāng)該行地址比較電路的比較結(jié)果表示外部行地址的字線選擇地址不同于內(nèi)部行地址的字線選擇地址時(shí)，該控制電路控制該存儲(chǔ)單元陣列，從而通過使用第一讀出放大器電路、第一字線和第一位線執(zhí)行普通操作，并且通過使用第二讀出放大器電路、第二字線和第二位線執(zhí)行刷新操作。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其中即使同時(shí)執(zhí)行普通操作和刷新操作，當(dāng)行地址比較電路的比較結(jié)果表明外部行地址的字線選擇地址與內(nèi)部行地址的字線選擇地址相一致，但是外部行地址的位線選擇地址與內(nèi)部行地址的位線選擇地址不同時(shí)，如果當(dāng)?shù)谝蛔x出放大器電路被用于普通操作時(shí)要求執(zhí)行刷新操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第二讀出放大器電路、第一字線和第一位線執(zhí)行刷新操作，以及如果當(dāng)?shù)诙x出放大器電路被用于刷新操作時(shí)要求執(zhí)行普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第一讀出放大器電路、第二字線和第二位線執(zhí)行普通操作。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其中即使同時(shí)執(zhí)行普通操作和刷新操作，當(dāng)行地址比較電路的比較結(jié)果表明外部行地址的字線選擇地址與內(nèi)部行地址的字線選擇地址相一致，并且外部行地址的位線選擇地址與內(nèi)部行地址的位線選擇地址相一致時(shí)，如果當(dāng)?shù)谝蛔x出放大器電路被用于普通操作時(shí)要求執(zhí)行刷新操作，控制電路控制存儲(chǔ)單元陣列，使得刷新操作不被執(zhí)行，以及如果當(dāng)?shù)诙x出放大器電路被用于刷新操作時(shí)要求執(zhí)行普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第二讀出放大器電路、第二字線和第二位線執(zhí)行普通操作。
10.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括行地址比較電路，其在第一操作周期中把第一外部行地址與第二外部行地址相比較，其中第一外部行地址是用于普通操作的一個(gè)地址，該普通操作是對(duì)存儲(chǔ)單元的讀取操作或者寫入操作，并且該第二外部行地址是在第二操作周期中用于對(duì)該存儲(chǔ)單元進(jìn)行普通操作的地址；以及控制電路，其根據(jù)行地址比較電路的比較結(jié)果在第一操作周期和第二操作周期中控制對(duì)該存儲(chǔ)單元陣列的訪問。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器件，即使在同時(shí)進(jìn)行在第一操作周期中的普通操作和在第二操作周期中的普通操作，當(dāng)該行地址比較電路的比較結(jié)果表示第一外部行地址的字線選擇地址不同于第二外部行地址的字線選擇地址時(shí)，該控制電路控制該存儲(chǔ)單元陣列，從而通過使用第一讀出放大器電路、第一字線和第一位線執(zhí)行在第一操作周期中的普通操作，并且通過使用第二讀出放大器電路、第二字線和第二位線執(zhí)行在第二操作周期中的普通操作。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，其中即使在同時(shí)進(jìn)行在第一操作周期中的普通操作和在第二操作周期中的普通操作時(shí)，當(dāng)該行地址比較電路的比較結(jié)果表示第一外部行地址的字線選擇地址與第二外部行地址的字線選擇地址相一致，但是第一外部行地址的位線選擇地址不同于第二外部行地址的位線選擇地址時(shí)，如果當(dāng)?shù)谝蛔x出放大器電路被用于在第一操作周期中的普通操作時(shí)要求執(zhí)行第二操作周期中的普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第二讀出放大器電路、第一字線和第一位線執(zhí)行在第二操作周期中的普通操作，以及如果當(dāng)?shù)诙x出放大器電路被用于在第二操作周期中的普通操作時(shí)要求執(zhí)行第一操作周期中的普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第一讀出放大器電路、第二字線和第二位線執(zhí)行在第一操作周期中的普通操作。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其中即使在同時(shí)進(jìn)行在第一操作周期中的普通操作和在第二操作周期中的普通操作時(shí)，當(dāng)該行地址比較電路的比較結(jié)果表示第一外部行地址的字線選擇地址與第二外部行地址的字線選擇地址相一致，并且第一外部行地址的位線選擇地址與第二外部行地址的位線選擇地址相一致時(shí)，如果當(dāng)?shù)谝蛔x出放大器電路被用于在第一操作周期中的普通操作時(shí)要求執(zhí)行第二操作周期中的普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第一讀出放大器電路、第一字線和第一位線執(zhí)行在第二操作周期中的普通操作，以及如果當(dāng)?shù)诙x出放大器電路被用于在第二操作周期中的普通操作時(shí)要求執(zhí)行第一操作周期中的普通操作，控制電路控制存儲(chǔ)單元陣列，使得通過使用第二讀出放大器電路、第二字線和第二位線執(zhí)行在第一操作周期中的普通操作。
14.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括參考電壓產(chǎn)生電路，通過使用要存儲(chǔ)“0”數(shù)據(jù)的第一參考單元和要存儲(chǔ)“1”數(shù)據(jù)的第二參考單元獲取參考電流，以根據(jù)該參考電流產(chǎn)生參考電壓，其中第一讀出放大器電路和第二讀出放大器電路根據(jù)在參考電壓產(chǎn)生電路中產(chǎn)生的參考電壓確定在所選擇的存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括沿著位線方向提供的至少一對(duì)第一參考位線；以及沿著位線方向提供的至少一對(duì)第二參考位線，其中第一參考單元的結(jié)構(gòu)與存儲(chǔ)單元的結(jié)構(gòu)相同，并且第一參考單元被提供在第一參考位線與第一和第二字線的交叉點(diǎn)處，第二參考單元的結(jié)構(gòu)與該存儲(chǔ)單元的結(jié)構(gòu)相同，并且第二參考單元被提供在第二參考位線與第一和第二字線的交叉點(diǎn)處，以及參考電壓產(chǎn)生電路通過使用由第一字線之一或者第二字線之一所激活的至少一個(gè)第一參考單元和至少一個(gè)第二參考單元獲取參考電流。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中每個(gè)第一參考單元的第一柵電極連接到其中一個(gè)第一字線，每個(gè)第一參考單元的第二柵電極連接到其中一個(gè)第二字線，每個(gè)第一參考單元的第一漏區(qū)連接到其中一對(duì)第一參考位線，每個(gè)第一參考單元的第二漏區(qū)連接到另一對(duì)第一參考位線，每個(gè)第二參考單元的第一柵電極連接到其中一個(gè)第一字線，每個(gè)第二參考單元的第二柵電極連接到其中一個(gè)第二字線，每個(gè)第二參考單元的第一漏極連接到其中一對(duì)第二參考位線，以及每個(gè)第二參考單元的第二漏區(qū)連接到另一對(duì)第二參考位線。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中第一和第二讀出放大器電路通過使用把參考電流增加到P倍而獲得的電流以及通過把流過所選擇存儲(chǔ)單元的單元電流增加到Q倍，來以確定存儲(chǔ)在所選擇存儲(chǔ)單元中的數(shù)據(jù)，其中P和Q分別是任何給定的正數(shù)。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器件，其中當(dāng)參考電壓產(chǎn)生電路獲得該參考電流所用的第一單元的數(shù)目和第二參考單元的數(shù)目分別為N，其中N是一個(gè)自然數(shù)，并且P/Q為1/2N。
19.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括沿著字線方向提供的第一參考字線；以及沿著字線方向提供的第二參考字線，其中第一參考單元也被提供在第一和第二參考字線與一對(duì)第一參考位線的交叉點(diǎn)處，以及第二參考單元也被提供在第一和第二參考字線與一對(duì)第二參考位線的交叉點(diǎn)處。
20.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中該存儲(chǔ)單元形成在SOI(絕緣體上硅)基片上。
21.一種半導(dǎo)體器件包括形成在一個(gè)半導(dǎo)體芯片上的半導(dǎo)體存儲(chǔ)器；邏輯電路，其形成在該半導(dǎo)體芯片上并且使用該半導(dǎo)體存儲(chǔ)單元而工作，其中該半導(dǎo)體存儲(chǔ)器包括一個(gè)具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，每個(gè)存儲(chǔ)單元包括第一MISFET，其中包括形成在一個(gè)半導(dǎo)體層中的第一源區(qū)、形成在該半導(dǎo)體層中并且與該第一源區(qū)相分離的第一漏區(qū)、以及形成在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層上的第一柵電極，其中在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層是處于浮動(dòng)狀態(tài)的一個(gè)浮動(dòng)體；以及第二MISFET，其中包括形成在該半導(dǎo)體層中的第二源區(qū)、形成在該半導(dǎo)體層中并且與該第二源區(qū)相分離的第二漏區(qū)、以及形成在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層上的第二柵電極，其中該在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層是與該第一MISFET共用的浮動(dòng)體。
全文摘要
一種半導(dǎo)體存儲(chǔ)器件包括具有多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列，以及每個(gè)存儲(chǔ)單元包括第一MISFET和第二MISFET。第一MISFET包括第一源區(qū)、第一漏區(qū)和第一柵電極，以及在該第一源區(qū)和第一漏區(qū)之間的半導(dǎo)體層是處于浮動(dòng)狀態(tài)的一個(gè)浮動(dòng)體。第二MISFET包括第二源區(qū)、第二漏區(qū)和第二柵電極，以及在該第二源區(qū)和第二漏區(qū)之間的半導(dǎo)體層是與該第一MISFET共用的浮動(dòng)體。
文檔編號(hào)H01L27/108GK1469483SQ0314942
公開日2004年1月21日 申請(qǐng)日期2003年6月18日 優(yōu)先權(quán)日2002年6月18日
發(fā)明者大澤隆 申請(qǐng)人:株式會(huì)社東芝