專利名稱：半導(dǎo)體器件及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有外延結(jié)構(gòu)的半導(dǎo)體器件及其制備方法，其特別適用于CMOS結(jié)構(gòu)的半導(dǎo)體器件。
背景技術(shù)：
許多傳統(tǒng)的MOS晶體管采用LDD結(jié)構(gòu)，以抑制短溝道效應(yīng)，并改善熱載流子電阻。
另一方面，追求更大程度地減小體積和更高的集成度要求縮短MOS晶體管的柵極長(zhǎng)度。但是，縮短?hào)艠O長(zhǎng)度會(huì)導(dǎo)致不一致性，比如，由于熱載流子而導(dǎo)致的門限電壓隨時(shí)間變化，以及互導(dǎo)的惡化。解決這個(gè)問題的一個(gè)方法是具有所謂的外延結(jié)構(gòu)(LDD結(jié)構(gòu))的MOS晶體管。這種MOS晶體管具有一對(duì)摻雜層，通過形成淺的外延層、形成連接在柵極上的側(cè)壁或類似結(jié)構(gòu)、然后形成深的源漏區(qū)，部分地與外延區(qū)重合，從而制備這個(gè)摻雜層。
最近對(duì)MOS晶體管更高的減小體積和更高的集成度的要求給具有外延結(jié)構(gòu)的MOS晶體管帶來了以下兩個(gè)問題。
(1)控制外延區(qū)中的濃度分布使得MOS晶體管體積的進(jìn)一步減小更加重要。特別是，外延區(qū)中的橫向濃度分布對(duì)于提高電流驅(qū)動(dòng)能力是非常關(guān)鍵的。此時(shí)，門限電壓的下降(roll off)特性和電流驅(qū)動(dòng)能力(即外延區(qū)的電阻)成權(quán)衡關(guān)系，這需要如下所述對(duì)兩者進(jìn)行精確的調(diào)節(jié)。
為了改善門限電壓的下降特性，最好保證金屬有效柵極長(zhǎng)度相對(duì)于給定的物理柵極長(zhǎng)度盡可能的長(zhǎng)。這有效地降低了溝道的雜質(zhì)濃度，這可以提高載流子的移動(dòng)性，因?yàn)樗鼈兏蝗菀妆浑s質(zhì)分散，并從而改善MOS晶體管的電流驅(qū)動(dòng)能力。如果金屬柵極長(zhǎng)度保持恒定，則可以減小物理柵極的長(zhǎng)度。
另一方面，外延區(qū)應(yīng)該足夠程度地與柵極重合。由于強(qiáng)反向條件下的反向?qū)又械妮d流子密度可以達(dá)到大約1019/cm3，剛好處于柵極邊緣之下的一部分外延區(qū)，即外延區(qū)的端部，可以作為電阻并從而降低電流驅(qū)動(dòng)能力。為了抑制這種不一致性，必須把端部的雜質(zhì)濃度提高至大約5×1019/cm3。
為了形成這種雜質(zhì)濃度受控的外延區(qū)，必須加劇外延區(qū)中橫向濃度分布的不均勻性。具體而言，最好使?jié)舛确植荚诙瞬勘ＷC5×1019/cm3或更高的雜質(zhì)濃度，從端部向著溝道急劇地降低。一個(gè)理想的方案是形成所謂的箱形的外延區(qū)。但是，很難理想地控制濃度分布的銳度，因?yàn)闄M向濃度分布通常由擴(kuò)散現(xiàn)象所決定。
(2)很多現(xiàn)今的MOS晶體管具有袋區(qū)域(pocket region)，被外延區(qū)所包圍，通過注入具有相反導(dǎo)電類型的雜質(zhì)離子而形成，從而進(jìn)一步改善門限電壓的下降特性和電流驅(qū)動(dòng)能力。在一個(gè)典型的CMOS晶體管中，nMOS晶體管使用銦(In)而pMOS晶體管使用砷(As)或銻(Sb)作為袋區(qū)域中含有的雜質(zhì)，它們都是相對(duì)較重的元素。
使用這些雜質(zhì)，因?yàn)樗鼈儗?duì)于改善下降特性和電流驅(qū)動(dòng)能力非常優(yōu)秀。但是，它們是重元素，從而通過離子注入而引入時(shí)會(huì)引起晶體缺陷，即使退火活化之后這種缺陷也無法消除，這會(huì)增加漏極泄漏，特別是柵極周圍的部分。由于袋區(qū)域設(shè)計(jì)為隱藏在深源漏區(qū)后面，其柵極周圍會(huì)保持為大致恒定。用于消除缺陷的退火可以有效地抑制漏極泄漏電流，但退火也促進(jìn)了雜質(zhì)的擴(kuò)散，這對(duì)器件的體積減小不利。
如上所述，進(jìn)一步減小具有外延結(jié)構(gòu)的MOS晶體管的體積會(huì)使得難以控制外延區(qū)中的橫向濃度分布，而且形成袋區(qū)域，通過減小漏極泄漏電流而改善門限電壓的下降特性和電流驅(qū)動(dòng)能力會(huì)使得難以減小器件的體積，這有悖于該工藝的主要目的。
發(fā)明內(nèi)容
本發(fā)明旨在解決上述問題，并提供一種半導(dǎo)體器件及其制備方法，從而簡(jiǎn)單確切地保證器件的體積減小和更高的集成度，而不會(huì)破壞改善門限電壓的下降特性和電流驅(qū)動(dòng)能力，并減小漏極泄漏電流的努力。具體而言，提供了一種CMOS結(jié)構(gòu)的半導(dǎo)體器件及其制備方法，從而可以保證器件的最優(yōu)設(shè)計(jì)，以實(shí)現(xiàn)更好的性能和更低的功耗。
通過廣泛的研究，本發(fā)明實(shí)現(xiàn)了以下的幾個(gè)方面。
本發(fā)明的半導(dǎo)體器件包括半導(dǎo)體襯底；形成在半導(dǎo)體襯底上的柵極，之間有一個(gè)柵極絕緣膜；形成在半導(dǎo)體襯底表面部分中柵極兩側(cè)的一對(duì)摻雜層；每個(gè)摻雜層包括部分地與柵極底部重疊的淺第一區(qū)域；比第一區(qū)域深，并與第一區(qū)域重疊的第二區(qū)域；以及第三區(qū)域，其注入有擴(kuò)散抑制物質(zhì)，用于抑制第一區(qū)域中包含的雜質(zhì)的擴(kuò)散，使得至少在一個(gè)與半導(dǎo)體襯底交界處附近的第一位置處以及一個(gè)比第一位置深的第二位置處具有濃度峰值。
本發(fā)明的半導(dǎo)體器件的制備方法包括第一步驟，在半導(dǎo)體襯底上形成柵極，其間放置一個(gè)柵極絕緣膜；第二步驟，在柵極的兩側(cè)向半導(dǎo)體襯底的表面部分注入至少一種擴(kuò)散抑制物質(zhì)，用于抑制以后要注入的提供導(dǎo)電性的雜質(zhì)的擴(kuò)散；第三步驟，在柵極的兩側(cè)，向半導(dǎo)體襯底的表面部分注入提供導(dǎo)電性的雜質(zhì)，注入的深度比擴(kuò)散抑制物質(zhì)的深度淺；第四步驟，僅在柵極的側(cè)面上形成絕緣膜；以及第五步驟，注入雜質(zhì)，該雜質(zhì)與第三步驟中注入的提供導(dǎo)電性的雜質(zhì)具有相同的導(dǎo)電類型，其注入深度比第二步驟中注入的擴(kuò)散抑制物質(zhì)的深度深；其中，第一步驟最先執(zhí)行，第二至第五步驟以任意順序隨后執(zhí)行。
圖1A至1C是示意截面圖，順序地顯示了根據(jù)第一實(shí)施例的CMOS晶體管制備方法的工藝步驟；圖2A至2C是示意截面圖，順序地顯示了圖1C之后的工藝步驟；圖3A至3C是示意截面圖，順序地顯示了圖2C之后的工藝步驟；圖4A至4C是示意截面圖，順序地顯示了圖3C之后的工藝步驟；圖5是示意截面圖，顯示了第一實(shí)施例的一個(gè)改進(jìn)示例，其中在柵極的兩個(gè)側(cè)面上形成有側(cè)壁；
圖6是一個(gè)特性圖，顯示了第一實(shí)施例中注入的離子的SIMS濃度分布；圖7是一個(gè)特性圖，顯示了第一實(shí)施例所述的根據(jù)是否進(jìn)行了N離子注入，最小柵極長(zhǎng)度和最大漏極電流之間的關(guān)系；圖8A至8C是示意截面圖，順序地顯示了根據(jù)第二實(shí)施例的CMOS晶體管制備方法的工藝步驟；圖9A至9C是示意截面圖，順序地顯示了圖8C之后的步驟；圖10A至10C是示意截面圖，順序地顯示了圖9C之后的步驟；圖11A至11C是示意截面圖，順序地顯示了圖10C之后的步驟；圖12是一個(gè)特性圖，顯示了在第二實(shí)施例中，受到作為擴(kuò)散抑制物質(zhì)而注入的N影響的電流特性(導(dǎo)通電流(ION)比截止電流(IOFF)特性)的檢驗(yàn)結(jié)果；圖13A和13B是示意截面圖，具體顯示了根據(jù)第三實(shí)施例的CMOS晶體管制備方法中的N注入；圖14A至14C是示意截面圖，順序地顯示了根據(jù)第四實(shí)施例的CMOS晶體管制備方法的工藝步驟；圖15A和15B是示意截面圖，順序地顯示了圖14C之后的工藝步驟；圖16A至16C是示意截面圖，順序地顯示了圖15B之后的工藝步驟；圖17A至17C是示意截面圖，順序地顯示了圖16C之后的工藝步驟；圖18是一個(gè)特性圖，顯示了nMOS晶體管的晶體管特性；圖19是一個(gè)特性圖，顯示了nMOS晶體管的晶體管特性；以及圖20是一個(gè)特性圖，顯示了pMOS晶體管的晶體管特性。
具體實(shí)施例方式
本發(fā)明的基本概念以下對(duì)本發(fā)明主要構(gòu)思的基本概念進(jìn)行說明。
經(jīng)過深思熟慮，發(fā)明人首先想到了外延結(jié)構(gòu)的半導(dǎo)體器件，其具有一個(gè)淺的外延區(qū)(第一區(qū)域)和一個(gè)源極漏極區(qū)域(第二區(qū)域)，該第二區(qū)域比第一區(qū)域深，并部分地與第一區(qū)域重疊，必須簡(jiǎn)單確切地抑制外延區(qū)中的雜質(zhì)擴(kuò)散，特別是橫向方向上的擴(kuò)散，附加地注入一種用于抑制外延區(qū)中包含的雜質(zhì)擴(kuò)散的擴(kuò)散抑制物質(zhì)(形成第三區(qū)域)。
至于注入這種擴(kuò)散抑制物質(zhì)的具體方法，必須在半導(dǎo)體襯底的極淺部分中形成一個(gè)濃度峰值，也就是說，從抑制前面所說的橫向雜質(zhì)擴(kuò)散的角度來說，在與柵極絕緣膜的界面附近。
在要形成袋區(qū)域(第四區(qū)域)的情況下，還需要減小漏極泄漏電流。最好使用相對(duì)較重的元素作為形成上述袋區(qū)域的雜質(zhì)，但重的雜質(zhì)會(huì)使襯底非晶體化而導(dǎo)致缺陷。于是，發(fā)明人有了第二個(gè)想法，如果在袋區(qū)域中的雜質(zhì)所產(chǎn)生的缺陷界面(端部缺陷)，即非晶體/晶體界面(A/C界面)處隔離擴(kuò)散抑制物質(zhì)，則可以消除缺陷。也就是說，最好注入擴(kuò)散抑制物質(zhì)使得在A/C界面處形成另一個(gè)濃度峰值，從而具有和袋區(qū)域基本上一致的濃度分布。
因此，在本發(fā)明中，注入擴(kuò)散抑制物質(zhì)，從而至少在兩點(diǎn)處具有濃度峰值，即，與柵極絕緣膜的界面附近，以及在A/C界面處，從而具有與袋區(qū)域基本上一致的濃度分布。考慮到與柵極絕緣膜的界面附近的區(qū)域?qū)τ谝种茢U(kuò)散有著重要的作用，把這個(gè)部位的峰值濃度設(shè)定得高于A/C界面處的濃度是特別可取的。
按照上述的方式注入擴(kuò)散抑制物質(zhì)可以有效地抑制橫向雜質(zhì)擴(kuò)散，從而改善下降特性，并且改善后的濃度分布銳度可以有效地防止外延區(qū)端部電阻率的提高，從而帶來更好的電流驅(qū)動(dòng)能力。注入擴(kuò)散抑制物質(zhì)還可以恢復(fù)由于向袋區(qū)域中注入雜質(zhì)而在A/C界面處造成的缺陷，這可以有效地防止由這種缺陷引起的結(jié)點(diǎn)泄漏(帶間隧道效應(yīng))，從而使漏極泄漏電流明顯降低。
此處可用的擴(kuò)散抑制物質(zhì)可以從那些具有相對(duì)較小的質(zhì)量，并對(duì)于構(gòu)成半導(dǎo)體襯底和導(dǎo)電性雜質(zhì)的其它元素為惰性的物質(zhì)中選取。N或者N2是最為優(yōu)選的，從氬(Ar)、氟(F)和碳(C)中選擇的任何一種也是可以的。
要注意的是，簡(jiǎn)單地向襯底中注入氮的技術(shù)早為人知，盡管其目的和本質(zhì)不同于本發(fā)明。
具體實(shí)施例現(xiàn)在根據(jù)上述的本發(fā)明基本概念對(duì)具體實(shí)施例進(jìn)行說明。在下文中把CMOS晶體管簡(jiǎn)稱為半導(dǎo)體器件，并且結(jié)合其制備方法解釋其結(jié)構(gòu)。要注意的是，本發(fā)明不限于CMOS晶體管，而是可以應(yīng)用于基于具有柵極、源極和漏極的晶體管結(jié)構(gòu)的任何半導(dǎo)體器件。
(第一實(shí)施例)圖1A至4C是示意截面圖，順序地顯示了根據(jù)第一實(shí)施例的CMOS晶體管制備方法的工藝步驟。
首先，如圖1A所示，根據(jù)常規(guī)的CMOS工藝形成元件活動(dòng)區(qū)域和柵極。
具體而言，根據(jù)STI(淺溝道隔離)工藝，通過光刻和干蝕刻在半導(dǎo)體襯底1上計(jì)劃要形成元件隔離區(qū)的區(qū)域中形成溝道，典型地通過CVD工藝沉積二氧化硅膜，從而填充這些溝道，通過CMP(化學(xué)機(jī)械拋光)去除頂部的二氧化硅膜，僅在溝道內(nèi)保留，從而形成STI型元件隔離結(jié)構(gòu)2，并劃分開n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4。接著，通過離子注入，分別向n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)和n型雜質(zhì)，從而分別形成p阱3a和n阱4a。在這個(gè)示例中，n型元件活動(dòng)區(qū)3作為形成nMOS晶體管的區(qū)域，p型元件活動(dòng)區(qū)4作為形成pMOS晶體管的區(qū)域。
接著，通過熱氧化在元件活動(dòng)區(qū)3、4上形成柵極絕緣膜5，然后典型地通過CVD工藝在其上沉積一個(gè)多晶硅膜，然后通過光刻和干蝕刻把多晶硅膜和柵極絕緣膜5構(gòu)圖為電極的形狀，從而分別在元件活動(dòng)區(qū)3、4中形成柵極6，其下是柵極絕緣膜5。
接下來，在整個(gè)表面上涂布光阻劑，然后通過光刻進(jìn)行處理，從而形成光阻掩膜7，僅露出n型元件活動(dòng)區(qū)3，如圖1B所示。
然后，僅對(duì)n型元件活動(dòng)區(qū)3進(jìn)行離子注入，以形成一對(duì)袋區(qū)域。
具體而言，如圖1C所示，向從光阻膜7中露出、由柵極6遮掩的n型元件活動(dòng)區(qū)3中注入p型雜質(zhì)離子(此處以銦(In)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域11。
這次In離子注入的條件涉及30keV至100keV的離子加速能量，以及5×1012/cm2至2×1013/cm2的劑量，其中沿著傾斜于半導(dǎo)體襯底1的垂直線的方向注入離子。傾斜角度(傾角)設(shè)定為0°至45°，其中0°表示半導(dǎo)體襯底1的垂直線的方向。在這個(gè)實(shí)施例中，按照上述的離子加速能量和劑量，從四個(gè)相互對(duì)稱的方向，把離子注入到襯底的表面部分中。要注意的是，在下文中，盡管沒有特別指出，所有采用了傾角的離子注入都是在四個(gè)方向上進(jìn)行的。使用硼(B)代替In也是可以的，其中離子加速能量設(shè)置為3keV至10keV。
接下來，注入氮(N)作為擴(kuò)散抑制物質(zhì)。
具體而言，如圖2A所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入擴(kuò)散抑制物質(zhì)(此處以N為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)N擴(kuò)散區(qū)域12，其基本上與袋區(qū)域11重疊。這次離子注入的條件涉及5keV至10keV的離子加速能量(0.5keV至20keV的離子加速能量也是允許的)，1×1014/cm2至2×1015/cm2的劑量，以及O°至10°的傾角(0°至30°的傾角也是允許的)。隨著N的劑量從1×1014/cm2開始增大，擴(kuò)散抑制效果也加大，在2×1015/cm2或更大時(shí)呈現(xiàn)飽和趨勢(shì)。使用N2而不是單獨(dú)的N也是允許的，因?yàn)閱为?dú)的N要保證足夠水平的注入離子束流是相對(duì)較難的。N2的離子加速能量和劑量最好是單獨(dú)N的一半。使用Ar、F和C中的至少一種物質(zhì)代替N或N2也是可以的。
接下來的步驟涉及離子注入以形成外延區(qū)。
具體而言，如圖2B所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處砷(As)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)13。使用磷(P)或銻(Sb)代替As也是可取的。這次離子注入的條件涉及1keV至5keV的離子加速能量(0.5keV至10keV的離子加速能量也是允許的)，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角(0°至30°的傾角也是允許的)。
接下來，如圖2C所示，典型地通過灰化去除光阻掩膜7，并且進(jìn)行退火。退火的條件是900℃至1,025℃，在諸如氮?dú)夥盏亩栊詺夥罩型嘶饦O短的時(shí)間，接近于0秒。這使得所注入的N的濃度分布從剛注入后的狀態(tài)開始發(fā)生變化，最后得到的濃度分布大致與袋區(qū)域11重疊，在與半導(dǎo)體襯底1的界面附近和A/C界面處具有兩個(gè)濃度峰值。要注意的是，這個(gè)階段的退火是基于提高為形成帶區(qū)域11而注入的In的電活性的特殊考慮，如果適當(dāng)?shù)卣{(diào)整了后面階段的熱處理，則可以省略這個(gè)退火。
雖然上面的說明是針對(duì)在側(cè)面上沒有形成側(cè)壁的柵極6的遮掩下進(jìn)行離子注入，但是如圖5所示，也可以在兩個(gè)側(cè)面上形成有大約5nm至20nm厚的薄側(cè)壁10的柵極6的遮掩下進(jìn)行上述的離子注入，以優(yōu)化外延區(qū)和柵極6之間的重疊。僅在元件活動(dòng)區(qū)3、4中一個(gè)柵極6的側(cè)面上形成側(cè)壁也是可以的。對(duì)于側(cè)壁的膜構(gòu)成和形狀沒有特別的限制，只要它可以合適地作為隔離體(掩膜)。
如上所述，劑量從1×1014/cm2增大可以增強(qiáng)擴(kuò)散抑制效果，并且在2×1015/cm2或更大的時(shí)候呈現(xiàn)飽和趨勢(shì)，其中的最佳條件隨著有無側(cè)壁及其厚度而變化。在有側(cè)壁的情況下，必須對(duì)離子注入進(jìn)行優(yōu)化，提高形成袋區(qū)域的能量，并且把形成外延區(qū)的劑量提高到一定程度。
在本實(shí)施例中，在上述的工藝中形成光阻掩膜7之后進(jìn)行擴(kuò)散抑制物質(zhì)的注入，但這個(gè)注入也可以在形成光阻掩膜7之前進(jìn)行，并且覆蓋元件活動(dòng)區(qū)域3、4的整個(gè)表面。然而本實(shí)施例中所述的形成光阻掩膜7之后進(jìn)行注入是有優(yōu)勢(shì)的，因?yàn)榭梢葬槍?duì)nMOS和pMOS晶體管獨(dú)立地優(yōu)化注入條件。
接下來，在整個(gè)表面上涂布光阻劑，然后進(jìn)行光刻處理，從而形成光阻掩膜8，此時(shí)只露出p型元件活動(dòng)區(qū)4，如圖3A所示。
首先，進(jìn)行離子注入以形成袋區(qū)域。
具體而言，如圖3B所示，向從光阻掩膜8中露出、在柵極6遮掩之下的p型元件活動(dòng)區(qū)4中注入n型雜質(zhì)離子(此處以銻(Sb)為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域14。
這次Sb離子注入的條件涉及30keV至100keV的離子加速能量，5×1012/cm2至2×1013/cm2的劑量，以及0°至45°的傾角。使用其它的n型雜質(zhì)，比如As和P取代Sb也是可以的。
接下來，注入氮(N)作為擴(kuò)散抑制物質(zhì)。
具體而言，如圖3C所示，向從光阻掩膜8中露出、被柵極6遮掩的p型元件活動(dòng)區(qū)4中注入擴(kuò)散抑制物質(zhì)(此處以N為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)N擴(kuò)散區(qū)域15，其基本上與袋區(qū)域14重疊。這次離子注入的條件涉及5keV至10keV的離子加速能量(這是保證與袋區(qū)域14緊密重疊的主要條件)，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。使用N2而不是單獨(dú)的N也是允許的，因?yàn)閱为?dú)的N要保證足夠水平的注入離子束流是相對(duì)較難的。N2的離子加速能量和劑量最好是單獨(dú)N的一半。使用Ar、F和C中的至少一種物質(zhì)代替N或N2也是可以的。
接下來的步驟涉及用于形成外延區(qū)的離子注入。
具體而言，如圖4A所示，向從光阻掩膜8中露出、被柵極6遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)16。
這次B離子注入的條件涉及0.5keV或更低的離子加速能量(1keV或更低的離子加速能量也是允許的)，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角(0°至30°的傾角也是允許的)。對(duì)于使用BF2離子的情況，可以通過把離子加速能量設(shè)定為2.5keV或更低，同時(shí)劑量保持不變，從而對(duì)注入進(jìn)行優(yōu)化。其中的最佳條件隨著有無側(cè)壁及其厚度而變化。在有側(cè)壁的情況下，必須對(duì)離子注入進(jìn)行優(yōu)化，提高形成袋區(qū)域的能量，并且把形成外延區(qū)的劑量提高到一定程度。
接下來，分別在元件活動(dòng)區(qū)3、4中形成一對(duì)深源漏區(qū)(深S/D區(qū))。
具體而言，典型地通過灰化去除光阻掩膜8，并且典型地通過CVD工藝在整個(gè)表面上沉積一層二氧化硅膜，然后從上部對(duì)二氧化硅膜進(jìn)行各向異性的蝕刻(深蝕刻)，從而僅在柵極6的側(cè)面保留二氧化硅膜，形成側(cè)壁9，如圖4B所示。
接著，在整個(gè)表面上涂布光阻劑，然后進(jìn)行光刻處理以形成光阻掩膜(未顯示)，僅露出n型元件活動(dòng)區(qū)3。然后向從光阻掩膜露出的、被柵極6和側(cè)壁9遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處以磷(P)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域17，如圖4C所示。這次P離子注入的條件涉及5keV至20keV的離子加速能量(1keV至20keV的離子加速能量也是允許的)，2×1015/cm2至1×1016/cm2的劑量(2×1015/cm2至2×1016/cm2的劑量也是允許的)，以及0°至10°的傾角(0°至30°的傾角也是允許的)。還可以使用砷(As)代替P。
然后典型地通過灰化去除光阻掩膜，在整個(gè)表面上重新涂布一層新的光阻劑，然后進(jìn)行光刻處理以形成另一個(gè)光阻掩膜(未示出)，此時(shí)僅露出p型元件活動(dòng)區(qū)4。然后向從光阻掩膜露出的、被柵極6和側(cè)壁9遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域18。這次B離子注入的條件涉及2keV至5keV的離子加速能量，2×1015/cm2至1×1016/cm2的劑量，以及0°至10°的傾角。任何包含B的離子，比如BF2，都可用于這個(gè)離子注入。
然后，通過1,000℃至1,050℃下的接近于0秒的快速熱退火(RTA)(900℃至1,100℃下10秒內(nèi)的RTA也是允許的)激活各種雜質(zhì)。通過退火，在n型元件活動(dòng)區(qū)3中形成了一對(duì)包含袋區(qū)域11、N擴(kuò)散區(qū)12、外延區(qū)13和深S/D區(qū)17的n型摻雜層21，在p型元件活動(dòng)區(qū)4中形成了一對(duì)包含袋區(qū)域14、N擴(kuò)散區(qū)15、外延區(qū)16和深S/D區(qū)18的p型摻雜層22。
退火之后還可以形成層間絕緣膜、接觸孔和各種線路，從而在n型元件活動(dòng)區(qū)3中完成nMOS晶體管，在p型元件活動(dòng)區(qū)4中完成pMOS晶體管。
盡管上面所述的本發(fā)明針對(duì)在形成柵極之后再形成一對(duì)摻雜層，之后形成為源極和漏極的情況，但是本發(fā)明不限于此，并且這些形成工藝的順序可以適當(dāng)?shù)刈兓?br>
在上面所述的實(shí)施例中，通過按順序執(zhí)行用于形成袋區(qū)域的離子注入、用于擴(kuò)散抑制的N注入、以及用于形成外延區(qū)的離子注入而形成摻雜層21、22，這些工藝的順序是任意的，沒有特別的限制。但是，需要注意的是，有必要優(yōu)化袋區(qū)域和/或外延區(qū)的濃度分布，因?yàn)橐恍┨貏e的工藝順序會(huì)由于非晶體化而影響濃度分布。
下面解釋上述實(shí)施例中各個(gè)離子注入所獲得的SIMS濃度分布。
圖6是一個(gè)特性圖，顯示了上述實(shí)施例中所注入的離子的SIMS濃度分布。該圖表示向pMOS晶體管的袋區(qū)域中注入Sb離子后的情況，顯示了Sb的濃度分布，以及退火前后N的濃度分布。nMOS晶體管也可以得到類似的濃度分布。
如圖所示，即使在退火(RTA)之后，Sb的濃度分布也大體保持不變，與N存在與否無關(guān)。另一方面，退后之后N的濃度分布從剛注入后的分布開始變化，由于Sb的注入，在與柵極絕緣膜的界面附近以及A/C界面附近產(chǎn)生兩個(gè)濃度峰值，這表示在這兩點(diǎn)處N的隔離。有了這樣形成的N濃度分布，在柵極絕緣膜界面附近隔離的N抑制了B的擴(kuò)散，從而有效地改善了下降特性，并提高了電流驅(qū)動(dòng)能力，在A/C界面附近隔離的N有效地抑制了漏極泄漏電流的產(chǎn)生。
下面對(duì)最小柵極長(zhǎng)度和受N影響的最大漏極電流之間的關(guān)系進(jìn)行說明。此處的“最小柵極長(zhǎng)度”表示晶體管可以在多細(xì)微的程度下工作，“最大漏極電流”是描述這么細(xì)微的晶體管所得到的最大漏極電流的一個(gè)指標(biāo)。從而可以理解，具有更短?hào)艠O長(zhǎng)度并產(chǎn)生更大的最大漏極電流的晶體管具有更好的性能。
圖7顯示了這個(gè)關(guān)系，其中▲表示沒有N注入的普通情況；●和■表示根據(jù)本發(fā)明的具有N注入的情況，其中●對(duì)應(yīng)于在外延區(qū)中具有相對(duì)較低的雜質(zhì)濃度的情況，■表示具有相對(duì)較高的雜質(zhì)濃度的情況。由此圖可見，N注入使得曲線整體地向左或向右移動(dòng)，這表示N注入帶來了性能改善。還可以看出，即使最小柵極長(zhǎng)度保持不變，提高外延區(qū)中的雜質(zhì)濃度也可以保證更大的最大漏極電流，這對(duì)于性能的進(jìn)一步改善是有益的。
如上所述，本實(shí)施例簡(jiǎn)單有效地保證了半導(dǎo)體器件的體積減小和更高的集成性，而不會(huì)破壞改善門限電壓的下降特性和電流驅(qū)動(dòng)能力并減小漏極泄漏電流的努力；特別是可以保證CMOS晶體管的最優(yōu)設(shè)計(jì)，實(shí)現(xiàn)更好的性能和更低的功耗。
(第二實(shí)施例)在第二實(shí)施例中，對(duì)CMOS晶體管中nMOS晶體管的袋層的形成進(jìn)行了特殊考慮，從而僅向nMOS晶體管注入擴(kuò)散抑制物質(zhì)。
圖8A至11C是示意截面圖，順序地顯示了根據(jù)第二實(shí)施例的CMOS晶體管制備方法的工藝步驟。
首先，如圖8A所示，根據(jù)普通的CMOS工藝形成元件活動(dòng)區(qū)和柵極。
具體而言，根據(jù)STI(淺溝道隔離)工藝，通過光刻和干蝕刻在半導(dǎo)體襯底1上計(jì)劃要形成元件隔離區(qū)的區(qū)域中形成溝道，典型地通過CVD工藝沉積一層二氧化硅膜，從而填充這些溝道，通過CMP(化學(xué)機(jī)械拋光)去除頂部的二氧化硅膜，僅在溝道內(nèi)保留，從而形成STI型元件隔離結(jié)構(gòu)2，并劃分開n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4。接著，通過離子注入，分別向n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)和n型雜質(zhì)，從而分別形成p阱3a和n阱4a。在這個(gè)示例中，n型元件活動(dòng)區(qū)3作為形成nMOS晶體管的區(qū)域，p型元件活動(dòng)區(qū)4作為形成pMOS晶體管的區(qū)域。
接著，通過熱氧化在元件活動(dòng)區(qū)3、4上形成柵極絕緣膜5，然后典型地通過CVD工藝在其上沉積一層多晶硅膜，然后通過光刻和干蝕刻把多晶硅膜和柵極絕緣膜5構(gòu)圖為電極的形狀，從而分別在元件活動(dòng)區(qū)3、4中形成柵極6，其下是柵極絕緣膜5。形成氮氧化硅膜作為柵極絕緣膜5也是可以的。
接下來，不是形成圖5所示的薄側(cè)壁10，而是以自對(duì)齊的方式形成圖8B所示的帶缺口的隔離體41，從而僅覆蓋柵極6側(cè)面的中間部分。按順序形成氧化硅膜41a和氮化硅膜41b，覆蓋柵極6，然后通過各向異性的蝕刻和濕蝕刻對(duì)這些膜進(jìn)行處理，從而得到隔離體41。
接下來，在整個(gè)表面上涂布光阻劑，然后進(jìn)行光刻處理，從而形成光阻掩膜7，僅露出n型元件活動(dòng)區(qū)3，如圖8C所示。
然后僅對(duì)n型元件活動(dòng)區(qū)3進(jìn)行離子注入，以形成一對(duì)袋區(qū)域。
具體而言，如圖9A所示，向從光阻掩膜7中露出、由柵極6遮掩的n型元件活動(dòng)區(qū)3中分別地注入p型雜質(zhì)離子(此處以銦(In)和硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域42。
這次In離子注入的條件涉及30KeV至100KeV的離子加速能量，以及5×1012/cm2至2×1013/cm2的劑量，其中沿著傾斜于半導(dǎo)體襯底1的垂直線的方向注入離子。傾斜角度(傾角)設(shè)定為0°至45°，其中0°表示半導(dǎo)體襯底的垂直線方向。在這個(gè)實(shí)施例中，按照上述的離子加速能量和劑量，從四個(gè)相互對(duì)稱的方向，把離子注入到襯底的表面部分中。要注意的是，在下文中，盡管沒有特別指出，所有采用了傾角的離子注入都是在四個(gè)方向上進(jìn)行的。
這次B離子注入的條件涉及3keV至10keV的離子加速能量，5×1012/cm2至2×1013/cm2的劑量，以及0°至45°的傾角。
接著，注入氮(N)作為擴(kuò)散抑制物質(zhì)。
具體而言，如圖9B所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入擴(kuò)散抑制物質(zhì)(此處以N為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)N擴(kuò)散區(qū)域12，其基本上與袋區(qū)域42重合。這次離子注入的條件涉及5keV至10keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至40°的傾角。隨著N的劑量從1×1014/cm2開始增大，擴(kuò)散抑制效果也加大，在2×1015/cm2或更大時(shí)呈現(xiàn)飽和趨勢(shì)。使用N2而不是單獨(dú)的N也是允許的，因?yàn)閱为?dú)的N要保證足夠水平的注入離子束流是相對(duì)較難的。N2的離子加速能量和劑量最好是單獨(dú)N的一半。使用Ar、F和C中的至少一種物質(zhì)代替N或N2也是可以的。
接下來的步驟涉及用于形成外延區(qū)的離子注入。
具體而言，如圖9C所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處以砷(As)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)13。使用磷(P)或銻(Sb)代替As也是可取的。這次離子注入的條件涉及1keV至5keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
接下來，如圖10A所示，典型地通過灰化去除光阻掩膜7，在整個(gè)表面上涂布新的光阻劑，通過光刻對(duì)所涂布的膜進(jìn)行構(gòu)圖，從而形成光阻掩膜8，此時(shí)僅露出p型元件活動(dòng)區(qū)4，如圖10B所示。
然后，首先進(jìn)行用于形成袋區(qū)域的離子注入。
具體而言，如圖10C所示，向從光阻掩膜8中露出、在柵極6遮掩之下的p型元件活動(dòng)區(qū)4中注入n型雜質(zhì)離子(此處以銻(Sb)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域14。
這次Sb離子注入的條件涉及40keV至90keV的離子加速能量，5×1012/cm2至2×1013/cm2的劑量，以及0°至45°的傾角。使用其它的n型雜質(zhì)，比如As和P取代Sb也是可以的。
接下來的步驟涉及用于形成外延區(qū)的離子注入。
具體而言，如圖11A所示，向從光阻掩膜8中露出、被柵極6遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)16。
這次B離子注入的條件涉及0.2keV至0.5keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。對(duì)于使用BF2離子的情況，可以通過把離子加速能量設(shè)定為2.5keV或更低，同時(shí)劑量保持不變，從而對(duì)注入進(jìn)行優(yōu)化。對(duì)于使用BF2離子的情況，也可以通過把離子加速能量設(shè)定為1keV至2.5keV，同時(shí)劑量加倍，從而對(duì)注入進(jìn)行優(yōu)化。
接下來，在元件活動(dòng)區(qū)3、4中分別形成一對(duì)深源漏區(qū)(深S/D區(qū))。
具體而言，典型地通過灰化去除光阻掩膜8，并且典型地通過CVD工藝在整個(gè)表面上沉積一層二氧化硅膜，然后從上部對(duì)二氧化硅膜進(jìn)行各向異性的蝕刻(深蝕刻)，從而僅在柵極6的側(cè)面保留二氧化硅膜，形成覆蓋帶缺口的隔離體41的側(cè)壁9，如圖11B所示。
接著，在整個(gè)表面上涂布光阻劑，然后進(jìn)行光刻處理以形成光阻掩膜(未顯示)，僅露出n型元件活動(dòng)區(qū)3。然后向從光阻掩膜露出的、被柵極6和側(cè)壁9遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處以磷(P)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域17，如圖11C所示。這次P離子注入的條件涉及5keV至15keV的離子加速能量，6×1015/cm2至1×1016/cm2的劑量，以及0°至10°的傾角。還可以使用砷(As)代替P。
然后典型地通過灰化去除光阻掩膜，在整個(gè)表面上重新涂布一層新的光阻劑，然后進(jìn)行光刻處理以形成另一個(gè)光阻掩膜(未示出)，此時(shí)僅露出p型元件活動(dòng)區(qū)4。然后向從光阻掩膜中露出的、被柵極6和側(cè)壁9遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域18。這次B離子注入的條件涉及3keV至6keV的離子加速能量，2×1015/cm2至6×1016/cm2的劑量，以及0°至10°的傾角。任何包含B的離子，比如BF2，都可用于這個(gè)離子注入。
然后，典型地通過灰化去除光阻掩膜，再通過1,000℃至1,050℃下在N2氣氛中接近于0秒的極短時(shí)間的快速熱退火(RTA)激活各種雜質(zhì)。通過這次退火，所注入的N的濃度分布發(fā)生變化而不同于剛注入時(shí)的狀態(tài)，最后得到的濃度分布大致和袋區(qū)域42重合，在與半導(dǎo)體襯底1的界面附近和A/C界面處具有兩個(gè)濃度峰值；并且形成了一對(duì)n型摻雜層51，其包含在n型元件活動(dòng)區(qū)3中形成的袋區(qū)域42、N擴(kuò)散區(qū)12、外延區(qū)13和深S/D區(qū)17。要注意的是，由于形成袋區(qū)域42之后的熱處理，有時(shí)會(huì)在RTA之前形成上述的濃度分布。另一方面，RTA也導(dǎo)致形成一對(duì)p型摻雜層52，其包含p型元件活動(dòng)區(qū)4中的袋區(qū)域14、外延區(qū)16和深S/D區(qū)18。
然后對(duì)nMOS和pMOS晶體管進(jìn)行SALICIDE處理。在整個(gè)表面上沉積一個(gè)用于硅化的金屬層(此處以鈷(Co)膜為例)，并且使其與柵極6、n型摻雜層51和p型摻雜層52中的硅發(fā)生反應(yīng)，從而形成CoSi膜43。去除未反應(yīng)的鈷。
去除之后還可以形成層間絕緣膜、接觸孔和各種線路，從而在n型元件活動(dòng)區(qū)3中完成nMOS晶體管，在p型元件活動(dòng)區(qū)4中完成pMOS晶體管。
盡管上面所述的實(shí)施例針對(duì)在形成柵極之后再形成一對(duì)摻雜層，之后形成為源極和漏極的情況，但是本發(fā)明不限于此，這些形成工藝的順序可以適當(dāng)?shù)刈兓?br>
在上面所述的第二實(shí)施例中，通過按順序執(zhí)行用于形成袋區(qū)域的離子注入、用于抑制擴(kuò)散的N注入、以及用于形成外延區(qū)的離子注入而形成摻雜層51，這些工藝的順序是任意的，沒有特別的限制。但是，需要注意的是，有必要優(yōu)化袋區(qū)域和/或外延區(qū)的濃度分布，因?yàn)橐恍┨貏e的工藝順序會(huì)由于非晶體化而影響濃度分布。
一般而言，nMOS晶體管會(huì)遇到這樣的問題，通過銦(In)離子注入而形成的袋區(qū)域會(huì)由于該元素較低的可溶性極限而降低下降特性。另一方面，除銦(In)之外再注入硼(B)離子而形成的袋區(qū)域理想地改善了下降特性，但降低了電流，因?yàn)槔鄯e在襯底表面部分中的硼會(huì)導(dǎo)致溝道中電子的分散。
發(fā)明人對(duì)第二實(shí)施例中受到作為擴(kuò)散抑制物質(zhì)而注入的N的影響的電流特性(導(dǎo)通電流(ION)比截止電流(IOFF))進(jìn)行了研究。圖12顯示了研究結(jié)果。由圖可見，與沒有N注入的情況相比，N注入改善了ION-IOFF特性。這意味著注入N理想地防止了袋區(qū)域中的雜質(zhì)(硼)在襯底的表面部分中累積，這減小了溝道中電子分散的誘發(fā)因素，防止了電流減小。簡(jiǎn)而言之，根據(jù)第二實(shí)施例，下降特性和ION-IOFF特性都可以得到改善，因?yàn)樽⑷肓算?In)和硼(B)以形成nMOS晶體管的袋區(qū)域，并進(jìn)一步注入了氮作為擴(kuò)散抑制物質(zhì)。
如上所述，第二實(shí)施例簡(jiǎn)單有效地保證了半導(dǎo)體器件的體積減小和高度集成，而不會(huì)破壞改善門限電壓下降特性和電流驅(qū)動(dòng)能力并減小漏極泄漏電流的努力；特別是可以保證CMOS晶體管的最優(yōu)設(shè)計(jì)，從而實(shí)現(xiàn)更好的性能和更低的功耗。
(第三實(shí)施例)第三實(shí)施例將公布一種制備CMOS晶體管的方法，該CMOS晶體管類似于前述的第一和第二實(shí)施例，只是N注入的方式不同。和第一實(shí)施例中相同的構(gòu)成部件用相同的標(biāo)號(hào)指示，不進(jìn)行詳細(xì)說明。雖然結(jié)合第一實(shí)施例對(duì)第三實(shí)施例進(jìn)行描述，但第三實(shí)施例也可應(yīng)用于第二實(shí)施例，也就是執(zhí)行兩次N注入。
圖13A和13B是示意截面圖，僅僅是具體顯示了根據(jù)第三實(shí)施例的CMOS晶體管制備方法中的N注入。
在第三實(shí)施例中，首先根據(jù)第一實(shí)施例中圖1A至圖1C所示的步驟執(zhí)行離子注入以形成nMOS晶體管的袋區(qū)域11，然后如圖13A所示重復(fù)N注入兩次。
具體而言，向從光阻掩膜7中露出的n型元件活動(dòng)區(qū)域3注入擴(kuò)散抑制物質(zhì)(此處以N為例)，針對(duì)柵極絕緣膜界面附近并被柵極6遮掩的半導(dǎo)體襯底1淺表部分，從而在柵極6的兩側(cè)形成一對(duì)淺N擴(kuò)散區(qū)31。這次離子注入的條件涉及2keV左右的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
接下來，在柵極6的遮掩下，再一次向從光阻掩膜7中露出的n型元件活動(dòng)區(qū)域3注入擴(kuò)散抑制物質(zhì)(此處還以N為例)，針對(duì)半導(dǎo)體襯底1的深部，相當(dāng)于用于形成袋區(qū)域11的離子注入，從而在柵極6的兩側(cè)形成一對(duì)深N擴(kuò)散區(qū)32。淺N擴(kuò)散區(qū)31和深N擴(kuò)散區(qū)32構(gòu)成了一對(duì)N擴(kuò)散區(qū)12。這次離子注入的條件涉及10keV至20keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
然后進(jìn)行離子注入以形成nMOS晶體管的一對(duì)外延區(qū)13，根據(jù)圖2C、3A和3B所示的步驟執(zhí)行另一次離子注入，以形成pMOS晶體管的一對(duì)袋區(qū)域15，然后如圖13B所示重復(fù)N注入兩次。
具體而言，在柵極6的遮掩下，向從光阻掩膜8中露出的p型元件活動(dòng)區(qū)域4注入擴(kuò)散抑制物質(zhì)(此處以N為例)，針對(duì)與柵極絕緣膜的界面附近的半導(dǎo)體襯底1淺表部分，從而在柵極6的兩側(cè)形成一對(duì)淺N擴(kuò)散區(qū)33。這次離子注入的條件涉及2keV左右的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
接下來，在柵極6的遮掩下，再一次向從光阻掩膜8中露出的p型元件活動(dòng)區(qū)域4注入擴(kuò)散抑制物質(zhì)(此處還以N為例)，針對(duì)半導(dǎo)體襯底1的深部，相當(dāng)于用于形成袋區(qū)域14的離子注入，從而在柵極6的兩側(cè)形成一對(duì)深N擴(kuò)散區(qū)34。淺N擴(kuò)散區(qū)33和深N擴(kuò)散區(qū)34構(gòu)成了一對(duì)N擴(kuò)散區(qū)15。這次離子注入的條件涉及10keV至20keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
這次注入之后執(zhí)行圖4A至4C所示的各項(xiàng)工藝步驟以及相關(guān)的后處理，從而在n型元件活動(dòng)區(qū)3中完成nMOS晶體管，在p型元件活動(dòng)區(qū)4中完成pMOS晶體管。
如上所述，第三實(shí)施例簡(jiǎn)單而確切地保證了半導(dǎo)體器件的體積減小和更高的集成度，而不會(huì)破壞改善門限電壓的下降特性和電流驅(qū)動(dòng)能力，并減小漏極泄漏電流的努力；特別是可以保證CMOS晶體管的最優(yōu)設(shè)計(jì)，實(shí)現(xiàn)更好的性能和更低的功耗。另外，對(duì)應(yīng)于各個(gè)濃度峰值重復(fù)進(jìn)行兩次N注入，可以更有效地獲得上述效果。
(第四實(shí)施例)第四實(shí)施例將具體地公布一種制備CMOS晶體管的方法，其中對(duì)于nMOS晶體管和pMOS晶體管使用不同種類的擴(kuò)散抑制物質(zhì)。
圖14A至17C是示意截面圖，順序地顯示了根據(jù)第四實(shí)施例的CMOS晶體管制備方法的工藝步驟。
首先，如圖14A所示，根據(jù)普通的CMOS工藝形成元件活動(dòng)區(qū)和柵極。
具體而言，根據(jù)STI(淺溝道隔離)工藝，通過光刻和干蝕刻在半導(dǎo)體襯底1上計(jì)劃要形成元件隔離區(qū)的區(qū)域中形成溝道，典型地通過CVD工藝沉積一層二氧化硅膜，從而填充這些溝道，通過CMP(化學(xué)機(jī)械拋光)去除頂部的二氧化硅膜，僅在溝道內(nèi)保留，從而形成STI型元件隔離結(jié)構(gòu)2，并劃分開n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4。接著，通過離子注入，分別向n型元件活動(dòng)區(qū)3和p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)和n型雜質(zhì)，從而分別形成p阱3a和n阱4a。在這個(gè)示例中，n型元件活動(dòng)區(qū)3作為形成nMOS晶體管的區(qū)域，p型元件活動(dòng)區(qū)4作為形成pMOS晶體管的區(qū)域。
接著，通過熱氧化在元件活動(dòng)區(qū)3、4上形成柵極絕緣膜5，然后典型地通過CVD工藝在其上沉積一層多晶硅膜，然后通過光刻和干蝕刻把多晶硅膜和柵極絕緣膜5構(gòu)圖為電極的形狀，從而分別在元件活動(dòng)區(qū)3、4中形成柵極6，其下是柵極絕緣膜5。
接下來，在整個(gè)表面上涂布光阻劑，然后通過光刻處理形成光阻掩膜7，僅露出n型元件活動(dòng)區(qū)3，如圖14B所示。
然后僅對(duì)n型元件活動(dòng)區(qū)3進(jìn)行離子注入，形成一對(duì)袋區(qū)域。
具體而言，如圖14C所示，向從光阻掩膜7中露出、由柵極6遮掩的n型元件活動(dòng)區(qū)3中注入p型雜質(zhì)離子(此處以銦(In)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域11。
這次In離子注入的條件涉及30KeV至100KeV的離子加速能量，以及5×1012/cm2至2×1013/cm2的劑量，其中沿著傾斜于半導(dǎo)體襯底1的垂直線的方向注入離子。傾斜角度(傾角)設(shè)定為0°至45°，其中0°表示半導(dǎo)體襯底的垂直線方向。在這個(gè)實(shí)施例中，按照上述的離子加速能量和劑量，從四個(gè)相互對(duì)稱的方向，把離子注入到襯底的表面部分中。要注意的是，在下文中，盡管沒有特別指出，所有采用了傾角的離子注入都是在四個(gè)方向上進(jìn)行的。使用硼(B)代替In也是可以的，其中離子加速能量設(shè)置為3keV至10keV。
接下來，注入氮(N)作為擴(kuò)散抑制物質(zhì)。
具體而言，如圖15A所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入擴(kuò)散抑制物質(zhì)(此處以N為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)N擴(kuò)散區(qū)域12，其基本上與袋區(qū)域11重合。這次離子注入的條件涉及5keV至10keV的離子加速能量(這是保證與袋區(qū)域緊密重合的主要條件)，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。隨著N的劑量從1×1014/cm2開始增大，擴(kuò)散抑制效果也加大，在2×1015/cm2或更大時(shí)呈現(xiàn)飽和趨勢(shì)。使用N2而不是單獨(dú)的N也是允許的，因?yàn)閱为?dú)的N要保證足夠水平的注入離子束流是相對(duì)較難的。N2的離子加速能量和劑量最好是單獨(dú)N的一半。
接下來的步驟涉及離子注入以形成外延區(qū)。
具體而言，如圖15B所示，向從光阻掩膜7中露出、被柵極6遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處砷(As)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)13。使用磷(P)或銻(Sb)代替As也是可取的。這次As離子注入的條件涉及1keV至5keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
雖然上面的說明是針對(duì)在側(cè)面上沒有形成側(cè)壁的柵極6的遮掩下進(jìn)行離子注入，但是如圖5所示，也可以在兩個(gè)側(cè)面上形成有大約5nm至20nm厚的薄側(cè)壁10的柵極6的遮掩下進(jìn)行上述的離子注入，以優(yōu)化外延區(qū)和柵極6之間的重疊。僅在元件活動(dòng)區(qū)3、4中一個(gè)柵極6的側(cè)面上形成側(cè)壁也是可以的。對(duì)于側(cè)壁的膜構(gòu)成和形狀沒有特別的限制，只要它可以合適地作為隔離體(掩膜)。
如上所述，劑量從1×1014/cm2增大可以增強(qiáng)擴(kuò)散抑制效果，并且在2×1015/cm2或更大的時(shí)候呈現(xiàn)飽和趨勢(shì)，其中的最佳條件隨著有無側(cè)壁及其厚度而變化。在有側(cè)壁的情況下，必須對(duì)形成袋區(qū)域的離子注入進(jìn)行優(yōu)化，提高能量，形成外延區(qū)的離子注入也要進(jìn)行優(yōu)化，把劑量提高到一定程度。
在本實(shí)施例中，在上述的工藝中形成光阻掩膜7之后進(jìn)行擴(kuò)散抑制物質(zhì)的注入，但這個(gè)注入也可以在形成光阻掩膜7之前進(jìn)行，并且針對(duì)元件活動(dòng)區(qū)域3、4的全部范圍。然而本實(shí)施例中所述的形成光阻掩膜7之后進(jìn)行注入是有優(yōu)勢(shì)的，因?yàn)榭梢葬槍?duì)nMOS和pMOS晶體管獨(dú)立地優(yōu)化注入條件。
接著，在整個(gè)表面上涂布光阻劑，然后通過光刻處理形成光阻掩膜8，這次僅露出p型元件活動(dòng)區(qū)4，如圖16A所示。
首先，執(zhí)行形成袋區(qū)域的離子注入。
具體而言，如圖16B所示，向從光阻掩膜8中露出、在柵極6遮掩之下的p型元件活動(dòng)區(qū)4中注入n型雜質(zhì)離子(此處以銻(Sb)為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)袋區(qū)域14。
這次Sb離子注入的條件涉及40keV至90keV的離子加速能量，5×1012/cm2至2×1013/cm2的劑量，以及0°至45°的傾角。使用其它的n型雜質(zhì)，比如As和P取代Sb也是可以的。
接下來，注入氟(F)作為擴(kuò)散抑制物質(zhì)。
具體而言，如圖16C所示，向從光阻掩膜8中露出、被柵極6遮掩的p型元件活動(dòng)區(qū)4中注入擴(kuò)散抑制物質(zhì)(此處以F為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)F擴(kuò)散區(qū)域61，其基本上與袋區(qū)域14重疊。這次離子注入的條件涉及0.1keV至10keV的離子加速能量(這是保證與袋區(qū)域14緊密重疊的主要條件)，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。
接下來的步驟涉及形成外延區(qū)的離子注入。
具體而言，如圖17A所示，向從光阻掩膜8中露出、被柵極6遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)外延區(qū)16。
這次B離子注入的條件涉及0.2keV至0.5keV的離子加速能量，1×1014/cm2至2×1015/cm2的劑量，以及0°至10°的傾角。對(duì)于使用BF2離子的情況，可以通過把離子加速能量設(shè)定為1keV至2.5keV，劑量加倍，從而對(duì)注入進(jìn)行優(yōu)化。其中的最佳條件隨著有無側(cè)壁及其厚度而變化。在有側(cè)壁的情況下，必須對(duì)形成袋區(qū)域的離子注入進(jìn)行優(yōu)化，提高能量，并且對(duì)形成外延區(qū)的離子注入進(jìn)行優(yōu)化，把劑量提高到一定程度。
接下來，分別在元件活動(dòng)區(qū)3、4中形成一對(duì)深源漏區(qū)(深S/D區(qū))。
具體而言，典型地通過灰化去除光阻掩膜8，并且典型地通過CVD工藝在整個(gè)表面上沉積一層二氧化硅膜，然后從上部對(duì)二氧化硅膜進(jìn)行各向異性的蝕刻(深蝕刻)，從而僅在柵極6的側(cè)面保留二氧化硅膜，形成側(cè)壁62，如圖17B所示。在整個(gè)形成處理中，形成側(cè)壁62的溫度保持為300℃至600℃。在300℃以下，二氧化硅膜會(huì)發(fā)生明顯的破壞，而在600℃以上，雜質(zhì)分布會(huì)出現(xiàn)波動(dòng)。
接著，在整個(gè)表面上涂布光阻劑，然后進(jìn)行光刻處理以形成光阻掩膜(未顯示)，僅露出n型元件活動(dòng)區(qū)3。然后向從光阻掩膜露出的、被柵極6和側(cè)壁62遮掩的n型元件活動(dòng)區(qū)3中注入n型雜質(zhì)離子(此處以磷(P)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域17，如圖17C所示。這次P離子注入的條件涉及5keV至20keV的離子加速能量，2×1015/cm2至1×1016/cm2的劑量，以及0°至10°的傾角。還可以使用砷(As)代替P。
然后典型地通過灰化去除光阻掩膜，在整個(gè)表面上重新涂布一層新的光阻劑，然后進(jìn)行光刻處理以形成另一個(gè)光阻掩膜(未示出)，此時(shí)僅露出p型元件活動(dòng)區(qū)4。然后向從光阻掩膜露出的、被柵極6和側(cè)壁62遮掩的p型元件活動(dòng)區(qū)4中注入p型雜質(zhì)離子(此處以硼(B)離子為例)，從而在半導(dǎo)體襯底1的表面部分中，在柵極6的兩側(cè)形成一對(duì)深S/D區(qū)域18。這次B離子注入的條件涉及2keV至5keV的離子加速能量，2×1015/cm2至1×1016/cm2的劑量，以及0°至10°的傾角。任何包含B的離子，比如BF2，都可用于這個(gè)離子注入。
然后，通過1,000℃至1,050℃下的接近于0秒的快速熱退火(RTA)激活各種雜質(zhì)。通過退火，在n型元件活動(dòng)區(qū)3中形成了一對(duì)包含袋區(qū)域11、N擴(kuò)散區(qū)12、外延區(qū)13和深S/D區(qū)17的n型摻雜層21，在p型元件活動(dòng)區(qū)4中形成了一對(duì)包含袋區(qū)域14、F擴(kuò)散區(qū)61、外延區(qū)16和深S/D區(qū)18的p型摻雜層22。
退火之后還可以形成層間絕緣膜、接觸孔和各種線路，從而在n型元件活動(dòng)區(qū)3中完成nMOS晶體管，在p型元件活動(dòng)區(qū)4中完成pMOS晶體管。
盡管上面所述的本發(fā)明針對(duì)在形成柵極之后再形成一對(duì)摻雜層，之后形成為源極和漏極的情況，但是本發(fā)明不限于此，并且這些形成工藝的順序可以適當(dāng)?shù)刈兓?br>
在上述的實(shí)施例中，通過按順序執(zhí)行形成袋區(qū)域的離子注入、用于擴(kuò)散抑制的N注入，以及形成外延區(qū)的離子注入，從而形成摻雜層21。另一方面，通過按順序執(zhí)行形成袋區(qū)域的離子注入、用于擴(kuò)散抑制的F注入，以及形成外延區(qū)的離子注入，從而形成摻雜層22。但是這些處理的順序是任意的，沒有特別的限制。但需要注意的是，有必要對(duì)袋區(qū)域和/或外延區(qū)的濃度分布進(jìn)行優(yōu)化，因?yàn)橐恍┨貏e的工藝順序會(huì)由于非晶體化而影響濃度分布。
如上所述，本實(shí)施例簡(jiǎn)單有效地保證了半導(dǎo)體器件的體積減小和更高的集成性，而不會(huì)破壞改善門限電壓的下降特性和電流驅(qū)動(dòng)能力并減小漏極泄漏電流的努力；特別是可以保證CMOS晶體管的最優(yōu)設(shè)計(jì)，實(shí)現(xiàn)更好的性能和更低的功耗。
通過在600℃或更低的溫度條件下形成側(cè)壁62，把雜質(zhì)激活之前工藝的熱歷程限制在600℃或更低，從而可以省略用于激活銦(In)的退火，此處的In是在形成nMOS晶體管的袋區(qū)域11的處理中注入的，并且隨后通過離子注入向n型元件活動(dòng)區(qū)3中注入氮(N)作為擴(kuò)散抑制物質(zhì)，從而本實(shí)施例還有益于實(shí)現(xiàn)具有更細(xì)微的柵極長(zhǎng)度而不降低驅(qū)動(dòng)電流的nMOS晶體管。
和nMOS晶體管的情況不同，通過離子注入向p型元件活動(dòng)區(qū)4中注入氟(F)作為擴(kuò)散抑制物質(zhì)，從而本實(shí)施例還有益于實(shí)現(xiàn)具有更細(xì)微的柵極長(zhǎng)度而不降低驅(qū)動(dòng)電流的pMOS晶體管。
以下根據(jù)有無注入擴(kuò)散抑制物質(zhì)的情況之間的比較，解釋上述的第一至第四實(shí)施例所獲得的構(gòu)成CMOS晶體管的nMOS晶體管和pMOS晶體管的晶體管特性。
圖18顯示了對(duì)nMOS晶體管的研究結(jié)果。圖中顯示了最小柵極長(zhǎng)度和最大漏極電流之間的關(guān)系，其中的最小柵極長(zhǎng)度定義為產(chǎn)生70mA/μm或更低的截止電流的柵極長(zhǎng)度，橫坐標(biāo)(柵極長(zhǎng)度)刻度為5nm，縱坐標(biāo)(最大漏極電流)刻度為0.1mA/μm?！癖硎具M(jìn)行了N離子注入的情況(對(duì)應(yīng)于第一至第四實(shí)施例)，○表示沒有進(jìn)行N離子注入的情況(對(duì)應(yīng)于對(duì)比例)。由圖可見，通過N離子注入，成功地減小了nMOS晶體管的最小柵極長(zhǎng)度，并獲得優(yōu)異的晶體管特性，同時(shí)最大漏極電流幾乎沒有任何降低。
圖19顯示了擴(kuò)散抑制物質(zhì)注入和形成外延區(qū)的雜質(zhì)注入的順序是否影響晶體管特性。
●表示在形成外延區(qū)的雜質(zhì)注入之前注入N離子的情況(對(duì)應(yīng)于第一至第四實(shí)施例)，△表示在形成外延區(qū)的雜質(zhì)注入之后注入N離子的情況，○表示沒有進(jìn)行N離子注入的情況(對(duì)比例)。由圖可見，不管N離子注入和形成外延區(qū)的雜質(zhì)注入的順序怎樣，沒有很明顯的區(qū)別，兩種情況下都顯示出優(yōu)異的晶體管特性。
圖20顯示了對(duì)pMOS晶體管的研究結(jié)果。
●表示N離子注入的情況(對(duì)應(yīng)于第一實(shí)施例)，▲表示F離子注入的情況(對(duì)應(yīng)于第四實(shí)施例)，○表示沒有進(jìn)行N離子注入的情況(對(duì)比例)。由圖可見，通過N離子注入或F離子注入，成功地減小了pMOS晶體管的最小柵極長(zhǎng)度，并獲得優(yōu)異的晶體管特性，同時(shí)最大漏極電流幾乎沒有任何降低。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底；柵極，形成在所述半導(dǎo)體襯底上，其間有柵極絕緣膜；一對(duì)摻雜層，形成在所述半導(dǎo)體襯底的表面部分中，位于所述柵極的兩側(cè)；各個(gè)所述的摻雜層包括淺的第一區(qū)域，其部分地與所述柵極的底部重合；第二區(qū)域，其深于所述的第一區(qū)域，并與所述第一區(qū)域重合；以及第三區(qū)域，其中注入有擴(kuò)散抑制物質(zhì)，用于抑制所述第一區(qū)域中包含的雜質(zhì)的擴(kuò)散，使得至少在與所述半導(dǎo)體襯底的界面附近的第一位置處和比所述第一區(qū)域更深的第二位置處具有濃度峰值。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述的摻雜層還包括一個(gè)第四區(qū)域，其中注入有至少一種導(dǎo)電類型與所述第一和第二區(qū)域中包含的雜質(zhì)相反的雜質(zhì)；以及所述第三區(qū)域的濃度分布與所述第四區(qū)域大致相同，但相比之下至少在深度的部分范圍內(nèi)具有更高的濃度。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一位置處的濃度峰值大于所述的第二位置處的濃度峰值。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一位置處的濃度峰值大于所述的第二位置處的濃度峰值。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述擴(kuò)散抑制物質(zhì)至少是從氮、氬、氟和碳中選擇的任何一種。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述的半導(dǎo)體器件是CMOS型半導(dǎo)體器件，其nMOS晶體管和pMOS晶體管中的至少一個(gè)具有一對(duì)所述的摻雜層。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述的半導(dǎo)體器件具有至少一個(gè)nMOS晶體管，所述的nMOS晶體管具有一對(duì)所述的摻雜層；以及所述的第四區(qū)域注入有銦和硼作為所述具有相反導(dǎo)電類型的雜質(zhì)。
8.一種制備半導(dǎo)體器件的方法，包括第一步驟，在半導(dǎo)體襯底上形成柵極，其間放置一個(gè)柵極絕緣膜；第二步驟，在所述柵極的兩側(cè)，向所述半導(dǎo)體襯底的表面部分注入至少一種擴(kuò)散抑制物質(zhì)，用于抑制以后要注入的提供導(dǎo)電性的雜質(zhì)的擴(kuò)散；第三步驟，在所述柵極的兩側(cè)，向所述半導(dǎo)體襯底的表面部分注入提供導(dǎo)電性的雜質(zhì)，注入的深度比所述擴(kuò)散抑制物質(zhì)的深度淺；第四步驟，僅在所述柵極的側(cè)面上形成絕緣膜；以及第五步驟，注入雜質(zhì)，該雜質(zhì)與所述第三步驟中注入的提供導(dǎo)電性的雜質(zhì)具有相同的導(dǎo)電類型，其注入深度比所述第二步驟中注入的擴(kuò)散抑制物質(zhì)的深度深；其中，所述的第一步驟最先執(zhí)行，所述的第二至第五步驟以任意順序隨后執(zhí)行。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，在所述的第二步驟中，注入所述的擴(kuò)散抑制物質(zhì)，使得至少在與所述半導(dǎo)體襯底的界面附近的第一位置處和比所述第三步驟中注入的提供導(dǎo)電性的雜質(zhì)更深的第二位置處產(chǎn)生濃度峰值。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件制備方法，其中，在所述的第二步驟中，注入所述的擴(kuò)散抑制物質(zhì)，使得所述第一位置處的濃度峰值大于所述第二位置處的濃度峰值。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，還包括第六步驟，注入至少一種導(dǎo)電類型與所述第三步驟中注入的提供導(dǎo)電性的雜質(zhì)相反的雜質(zhì)，從而獲得與所述擴(kuò)散抑制物質(zhì)基本上相同的濃度分布，只是相比之下，至少在深度的部分范圍內(nèi)具有更小的濃度；其中，所述的第一步驟最先執(zhí)行，所述的第二至第六步驟以任意順序隨后執(zhí)行。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件制備方法，還包括第六步驟，注入至少一種導(dǎo)電類型與所述第三步驟中注入的提供導(dǎo)電性的雜質(zhì)相反的雜質(zhì)，從而獲得與所述擴(kuò)散抑制物質(zhì)基本上相同的濃度分布，只是相比之下，至少在深度的部分范圍內(nèi)具有更小的濃度；其中，所述的第一步驟最先執(zhí)行，所述的第二至第六步驟以任意順序隨后執(zhí)行。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件制備方法，還包括第六步驟，注入至少一種導(dǎo)電類型與所述第三步驟中注入的提供導(dǎo)電性的雜質(zhì)相反的雜質(zhì)，從而獲得與所述擴(kuò)散抑制物質(zhì)基本上相同的濃度分布，只是相比之下，至少在深度的部分范圍內(nèi)具有更小的濃度；其中，所述的第一步驟最先執(zhí)行，所述的第二至第六步驟以任意順序隨后執(zhí)行。
14.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件制備方法，其中，在所述的第二步驟中，對(duì)應(yīng)于每個(gè)所述的濃度峰值多次注入所述的擴(kuò)散抑制物質(zhì)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件制備方法，其中，對(duì)應(yīng)于所述的第一位置和第二位置兩次注入所述的擴(kuò)散抑制物質(zhì)。
16.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，在所述的第三步驟中，通過沿垂直于半導(dǎo)體襯底的方向注入所述雜質(zhì)的離子注入，或者通過沿傾斜于半導(dǎo)體襯底的垂直線的方向注入所述雜質(zhì)的傾角離子注入，注入所述提供導(dǎo)電性的雜質(zhì)。
17.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，在所述的第二步驟中，通過沿垂直于半導(dǎo)體襯底的方向注入所述物質(zhì)的離子注入，注入所述的擴(kuò)散抑制物質(zhì)。
18.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，在所述的第二步驟中，通過沿著傾斜于半導(dǎo)體襯底的垂直線的方向注入所述物質(zhì)的傾角離子注入，注入所述的擴(kuò)散抑制物質(zhì)。
19.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，所述的擴(kuò)散抑制物質(zhì)至少是從氮、氬、氟和碳中選擇的任何一種。
20.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件制備方法，其中，所述的半導(dǎo)體器件是CMOS型半導(dǎo)體器件，其nMOS晶體管和pMOS晶體管中的至少一個(gè)是通過上述的各個(gè)步驟制備的。
21.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件制備方法，其中，所述的半導(dǎo)體器件具有至少一個(gè)nMOS晶體管，所述nMOS晶體管是通過上述的各個(gè)步驟制備的，并且在所述的第六步驟中，注入銦或者硼作為所述的具有相反導(dǎo)電類型的雜質(zhì)。
全文摘要
首先注入Sb離子作為形成袋區(qū)域的雜質(zhì)；然后注入N作為擴(kuò)散抑制物質(zhì)，使得在與柵極交界處的附近和由袋區(qū)域中的雜質(zhì)產(chǎn)生的作為缺陷界面的非晶體/晶體界面處產(chǎn)生兩個(gè)濃度峰值；并且執(zhí)行用于形成外延區(qū)和深源漏區(qū)的離子注入，從而形成具有外延結(jié)構(gòu)的摻雜層。
文檔編號(hào)H01L21/336GK1469488SQ0314289
公開日2004年1月21日 申請(qǐng)日期2003年6月24日 優(yōu)先權(quán)日2002年6月24日
發(fā)明者籾山陽(yáng)一, 岡部堅(jiān)一, 齊木孝志, 福留秀暢, 一, 山陽(yáng)一, 志, 暢 申請(qǐng)人:富士通株式會(huì)社