專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別是涉及設(shè)置在半導(dǎo)體器件中的絕緣膜。
背景技術(shù)：
硅氮化膜(SiN膜)可在半導(dǎo)體器件的多個部位中使用。但是，使用二氯甲硅烷(SiH2Cl2DCS)成膜的現(xiàn)有的SiN膜，若在制造下一代半導(dǎo)體器件上使用，則存在著會產(chǎn)生各種問題的可能。
作為一個例子，對在采用雙柵極的下一代的DRAM中產(chǎn)生的問題進(jìn)行說明。在下一代的DRAM中，作為電極加工用的硬掩模，使用200nm左右厚度的SiN膜。在使用DCS的SiN膜(DCS-SiN膜)的情況下，由于硼的擴(kuò)散可借助于成膜后的高溫工序而增速，故PMOS元件將劣化。起因于SiN膜的PMOS元件的劣化，得益于集成方面的對策而可以某種程度地緩和。但是，這樣的對策，由于將使晶體管的性能劣化，故實(shí)際進(jìn)行起來是困難的。因此，為了謀求更為本質(zhì)的解決，不會產(chǎn)生PMOS元件的劣化的SiN膜的開發(fā)就非進(jìn)行不可。
由DCS-SiN膜產(chǎn)生的元件劣化，可以通過使用四氯硅烷(SiCl4TCS)的SiN膜(TCS-SiN膜)來加以解決。但是，TCS-SiN膜的成膜速度慢，是DCS-SiN膜的成膜速度的大約1/3。成膜速度一般可采用改變成膜條件(成膜溫度、成膜壓力等)的辦法使之增加。但是，由于要確保膜的均一性、要不使膜質(zhì)劣化、要抑制灰塵等的必要性，故增加成膜速度在實(shí)際上是困難的。因此，在使用TCS-SiN膜的情況下，存在著生產(chǎn)性惡化的問題。
此外，作為下一代的閃速存儲器的單元構(gòu)造，人們提議使用把硅氮化膜用做電荷儲存層的MONOS型的元件。MONOS元件是在半導(dǎo)體襯底上邊依次疊層硅氧化膜(隧道氧化膜、底層氧化膜)、硅氮化膜(電荷儲存層)、硅氧化膜(頂層氧化膜)和電極的元件，變成為M-O-N-O-S構(gòu)造。電信息(‘0’或‘1’)的寫入，可采用通過隧道氧化膜從半導(dǎo)體襯底向硅氮化膜內(nèi)注入電子或空穴的辦法進(jìn)行。
在MONOS元件的情況下，由寫入/擦除應(yīng)力引起的數(shù)據(jù)破壞將成為問題。此外，在MONOS元件的情況下，由讀出應(yīng)力引起的數(shù)據(jù)破壞也將成為問題。在非易失性存儲器的情況下，一般地說，雖然要求在進(jìn)行了10萬次的寫入/擦除后，在10年間保持電荷的性能，但是，在現(xiàn)狀的情況下，卻得不到充分的電荷保持特性。
作為現(xiàn)有技術(shù)，在特開昭60-60770號公報中，公開了使用氫含有量彼此不同的2層的SiN膜構(gòu)造。成膜氣體，使用硅烷和氨氣。具體地說，采用在下層一側(cè)設(shè)置Si-H鍵多的SiN膜，在上層一側(cè)設(shè)置Si-H鍵少的SiN膜的辦法，改善電荷保持特性。但是，如后所述，這樣的構(gòu)造未必可以說是最佳的構(gòu)造。
在特開平9-64205號公報中，公開了在作為電荷儲存層使用的SiN膜中，在SiN膜的上表面附近具有硅濃度的峰值，在SiN膜的下表面附近具有氮濃度的峰值的構(gòu)造。成膜氣體例如使用DCS和氨氣。具體地說，采用向SiN膜的單層膜中離子注入硅和氮的辦法，調(diào)整硅和氮的濃度。但是，SiN膜是用DCS等形成的單層膜，這樣的構(gòu)造，未必可以說是最佳。
在特公平5-48631號公報中，公開了在底層氧化膜一側(cè)形成含氧的硅氮化膜(硅氮氧化膜)作為儲存電荷層的構(gòu)造。倘采用這樣的構(gòu)造，就可以提高電荷保持特性。但是，如后所述，這樣的構(gòu)造未必可以說是最佳構(gòu)造。
此外，在閃速存儲器等的非易失性存儲器中，伴隨著元件的微細(xì)化，要求隧道絕緣膜的薄膜化。在作為隧道絕緣膜使用硅氧化膜或硅氮氧化膜的情況下，歸因于被叫做直接隧道效應(yīng)的機(jī)構(gòu)，在施加5MV/cm以下的低電場的情況下會產(chǎn)生漏電流。為此，將使電荷保持特性惡化。
于是，為了降低低電場漏電流，人們提議把硅氮化膜用做隧道絕緣膜(Non-Volatile Semiconductor Memory Workshop 1998、p.95、和Non-Volatile Semiconductor Memory Workshop 2001、p.67)。但是，盡管初始特性優(yōu)良，隨著寫入/擦除次數(shù)的增加，就將漸漸地產(chǎn)生被叫做SILC(Stress Induced Leakage Current應(yīng)力誘發(fā)漏電流)的低電場漏電流。因此，作為非易失性存儲器元件的數(shù)據(jù)保持能力是不充分的。

發(fā)明內(nèi)容
如上所述，使用DCS形成硅氮化膜的情況下的問題，雖然可以采用使用TCS的辦法解決，但是，在使用TCS的情況下，由于難于提高成膜速度，故存在著使生產(chǎn)性惡化的問題。
此外，雖然人們提出了把硅氮化膜用做電荷儲存層的非易失性存儲器元件的方案，但是，若使用現(xiàn)有的構(gòu)造，則存在著得不到可以滿足的電荷保持特性的問題。
此外，雖然人們提出了在非易失性存儲器元件的隧道絕緣膜中使用硅氮化膜的方案，但是，若使用現(xiàn)有的構(gòu)造，則存在著得不到可以滿足的電荷保持特性的問題。
本發(fā)明就是對于上述現(xiàn)有的問題而發(fā)明的，目的在于采用改善硅氮化膜的構(gòu)成或形成方法的辦法，提供特性等優(yōu)良的半導(dǎo)體器件及其制造方法。
本發(fā)明的半導(dǎo)體器件，是具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；含有沿著上述柵極電極的上表面或側(cè)面上形成，含有氮、硅和氫的下層一側(cè)硅氮化膜，和在下層一側(cè)硅氮化膜上邊形成，含有氮、硅和氫的上層一側(cè)硅氮化膜的第2絕緣膜的半導(dǎo)體器件，其特征在于在上述下層一側(cè)的硅氮化膜中的氮(N)和硅(Si)之間的組成比N/Si這一方，比在上述上層一側(cè)的硅氮化膜中的氮(N)和硅(Si)之間的組成比N/Si更高。
此外，本發(fā)明的半導(dǎo)體器件，是具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；含有與上述柵極電極鄰近地形成，含有氮、硅和氫的下層一側(cè)硅氮化膜，和在下層一側(cè)硅氮化膜上邊形成，含有氮、硅和氫的上層一側(cè)硅氮化膜的第2絕緣膜的半導(dǎo)體器件，其特征在于在上述下層一側(cè)硅氮化膜中含有的氫的濃度這一方，比在上述上層一側(cè)硅氮化膜中含有的氫的濃度更高。
此外，本發(fā)明的半導(dǎo)體器件，是具備串聯(lián)連接起來的多個存儲單元的半導(dǎo)體器件，上述存儲單元，具備含有源極區(qū)域、漏極區(qū)域、被上述源極區(qū)域和上述漏極區(qū)域挾持著的溝道區(qū)域的半導(dǎo)體襯底；在上述半導(dǎo)體襯底上邊形成的第1絕緣膜；在上述第1絕緣膜上邊形成且儲存通過上述第1絕緣膜從上述半導(dǎo)體襯底注入進(jìn)來的電荷的第2絕緣膜，具有厚度為1nm以上4nm以下的下層一側(cè)硅氮化膜和在下層一側(cè)硅氮化膜上邊形成的上層一側(cè)硅氮化膜；在上述第2絕緣膜上邊形成的第3絕緣膜；在上述第3絕緣膜上邊形成的控制柵極電極，其特征在于上述第2絕緣膜，具有上述源極區(qū)域附近的第1區(qū)域，和上述漏極區(qū)域附近的第2區(qū)域，在上述第1區(qū)域和第2區(qū)域內(nèi)彼此獨(dú)立地儲存電荷。
本發(fā)明的半導(dǎo)體器件的制造方法，是具備在半導(dǎo)體襯底上邊形成第1絕緣膜的工序，和在含有上述第1絕緣膜的區(qū)域上邊形成第2絕緣膜的工序的半導(dǎo)體器件的制造方法，其特征在于形成上述第2絕緣膜的工序，具備如下的工序用含有四氯硅烷的第1硅源，和第1氮源形成第1硅氮化膜的工序；在上述第1硅氮化膜上邊，使用四氯硅烷以外的第2硅源和第2氮源形成第2硅氮化膜的工序。
此外，本發(fā)明的半導(dǎo)體器件，是具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；與上述柵極電極鄰接地形成，含有氮、硅和氫的硅氮化膜的第2絕緣膜的半導(dǎo)體器件，其特征在于重氫的個數(shù)對在上述硅氮化膜中含有的全部氫的個數(shù)的比率在0.9以上。
此外，本發(fā)明的半導(dǎo)體器件的制造方法，是具備在半導(dǎo)體襯底上邊形成第1絕緣膜的工序，在含有上述第1絕緣膜的區(qū)域上邊形成第2絕緣膜的工序的半導(dǎo)體器件的制造方法，其特征在于形成上述第2絕緣膜的工序，含有用硅源和含有重氫的氮源形成硅氮化膜的工序。
此外，本發(fā)明的半導(dǎo)體器件，其特征在于具備半導(dǎo)體襯底；控制柵極電極；在上述半導(dǎo)體襯底和上述控制柵極電極之間形成，含有硅、氮和已結(jié)合到氮上的重氫的硅氮化膜；在上述控制柵極電極和上述硅氮化膜之間形成，儲存通過上述硅氮化膜從上述半導(dǎo)體襯底注入進(jìn)來的電荷的電荷儲存膜。
倘采用本發(fā)明，得益于使用下層一側(cè)硅氮化膜和上層一側(cè)硅氮化膜的疊層構(gòu)造，故可以得到特性和生產(chǎn)性優(yōu)良的半導(dǎo)體器件。
倘采用本發(fā)明，得益于使用下層一側(cè)硅氮化膜和上層一側(cè)硅氮化膜的疊層構(gòu)造，故可以得到電荷保持特性等優(yōu)良的半導(dǎo)體器件。
倘采用本發(fā)明，得益于在硅氮化膜中含有重氫，故可以得到電荷保持特性等優(yōu)良的半導(dǎo)體器件。


圖1的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法的一部分。
圖2的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法的一部分。
圖3的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法的一部分。
圖4的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法的一部分。
圖5的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件的制造方法的一部分。
圖6涉及本發(fā)明的實(shí)施形態(tài)，示出了SiN膜中的N/Si的組成比和漏電流之間的關(guān)系。
圖7涉及本發(fā)明的實(shí)施形態(tài)，示出了SiN膜中的N/Si的組成比和密度之間的關(guān)系。
圖8的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法的一部分。
圖9的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法的一部分。
圖10的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法的一部分。
圖11的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法的一部分。
圖12的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件的制造方法的一部分。
圖13的剖面圖示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件的構(gòu)造。
圖14的剖面圖示出了本發(fā)明的實(shí)施形態(tài)4的半導(dǎo)體器件的構(gòu)造。
圖15涉及本發(fā)明的實(shí)施形態(tài)，對于各種硅氮化膜示出了電荷保持特性。
圖16涉及本發(fā)明的實(shí)施形態(tài)，示出了在使硅氮化膜的膜厚變化時的電荷保持特性。
圖17的剖面圖示出了本發(fā)明的實(shí)施形態(tài)5的一個例子。
圖18的剖面圖示出了本發(fā)明的實(shí)施形態(tài)5的另一個例子。
圖19的剖面圖示出了本發(fā)明的實(shí)施形態(tài)5的又一個例子。
圖20的剖面圖示出了本發(fā)明的實(shí)施形態(tài)5的再一個例子。
圖21涉及本發(fā)明的實(shí)施形態(tài)，示出了氫濃度與深度之間的關(guān)系。
圖22涉及本發(fā)明的實(shí)施形態(tài)，示出了氧濃度與深度之間的關(guān)系。
圖23涉及本發(fā)明的實(shí)施形態(tài)，示出了數(shù)據(jù)保持時間與平帶電壓之間的關(guān)系。
圖24涉及本發(fā)明的實(shí)施形態(tài)，示出了編程電壓與平帶電壓之間的關(guān)系。
圖25涉及本發(fā)明的實(shí)施形態(tài)，示出了儲存電荷的重心深度與儲存電荷密度之間的關(guān)系。
圖26涉及本發(fā)明的實(shí)施形態(tài)的比較例，示出了儲存電荷的重心深度與儲存電荷密度之間的關(guān)系。
圖27的電路圖涉及本發(fā)明的實(shí)施形態(tài)，示出了NAND型元件的構(gòu)成。
圖28涉及本發(fā)明的實(shí)施形態(tài)，示出了重氫退火的效果。
圖29涉及本發(fā)明的實(shí)施形態(tài)，示出了重氫退火的效果。
圖30的剖面圖示出了本發(fā)明的實(shí)施形態(tài)7的半導(dǎo)體器件的構(gòu)造。
圖31的電路圖示出了把圖30的半導(dǎo)體器件用于反相器的例子。
圖32的剖面圖示出了本發(fā)明的實(shí)施形態(tài)8的半導(dǎo)體器件的構(gòu)造。
圖33的剖面圖示出了本發(fā)明的實(shí)施形態(tài)9的半導(dǎo)體器件的構(gòu)造。
具體實(shí)施例方式
以下，參看

本發(fā)明的實(shí)施形態(tài)。
實(shí)施形態(tài)1圖1到圖5的剖面圖示出了本發(fā)明的實(shí)施形態(tài)1的半導(dǎo)體器件(MIS晶體管)的制造方法。
首先，如圖1所示，在硅襯底101上邊，形成元件隔離區(qū)102和柵極絕緣膜103。柵極絕緣膜103是厚度4.5nm的硅氮氧化膜。接著，在柵極絕緣膜103上邊，作為柵極電極，形成非晶硅膜104(70nm)、氮化鎢膜105(5nm)和鎢膜106(40nm)的疊層構(gòu)造。向非晶硅膜104中，在PMOS區(qū)域中添加p型雜質(zhì)，在NMOS區(qū)域中添加n型雜質(zhì)。例如，在5keV、5×1014到1×1016cm-2的條件下，向PMOS區(qū)域離子注入硼，在10keV、5×1014到1×1016cm-2的條件下，向NMOS區(qū)域離子注入磷。借助于此，就可以向PMOS的柵極電極中導(dǎo)入比1×1019cm-3多而且比1×1021cm-3少的硼。
其次，如圖2所示，用減壓化學(xué)氣相淀積(LP-CVD)法形成合計(jì)厚度200nm的硅氮化膜(SiN膜)107和108。SiN膜107和108，要如下那樣地形成。
首先，用四氯硅烷(SiCl4TCS)和氨氣(NH3)形成SiN膜107。成膜條件為溫度700到900℃、壓力0.01到10Torr、TCS流量/NH3流量比為0.01到10。使用TCS的SiN膜(TCS-SiN膜)的成膜速度為1nm/min。成膜時間為80分鐘，形成厚度80nm的SiN膜107。接著，用二氯甲硅烷(SiH2Cl2DCS)和氨氣，形成SiN膜108。成膜條件為溫度600到900℃、壓力0.01到10Torr、DCS/NH3流量比為0.01到10。使用DCS的SiN膜(DCS-SiN膜)的成膜速度為3.2nm/min。成膜時間為40分鐘，形成厚度120nm的SiN膜108。另外，DCS-SiN膜108，在形成了TCS-SiN膜107之后，不使襯底暴露于大氣中地在同一爐內(nèi)連續(xù)地形成。
其次，如圖3所示，形成用光刻技術(shù)圖形化的光刻膠膜109。以光刻膠膜109為掩模，對SiN膜107和108進(jìn)行干法刻蝕。然后，除去光刻膠膜109。
其次，如圖4所示，以SiN膜107和108為硬掩模，用通常的干法刻蝕技術(shù)，依次對鎢膜106、氮化鎢膜105和非晶硅膜104進(jìn)行刻蝕。這時，借助于干法刻蝕削掉SiN膜108的上部，使SiN膜107和108的合計(jì)膜厚變成為130nm。
在這里，說明分2層形成SiN膜的理由。
在SiN形成工序之后，要進(jìn)行多次目的為使雜質(zhì)激活的高溫工序。在該高溫工序中，在僅僅在電極上邊形成DCS-SiN膜的情況下，PMOS元件將劣化。因?yàn)闅w因于高溫工序，電極中的硼將穿透柵極絕緣膜一直擴(kuò)散到襯底為止。象這樣的起因于SiN膜的硼的擴(kuò)散可以采用使用TCS-SiN的辦法予以抑制(參看M.Tanaka et al.、10-1、2001Symposium on VLSI Symposium、Digest of Technical Papers)。即，采用使用TCS-SiN的辦法，就可以抑制硼的擴(kuò)散而不會給元件特性造成影響。
但是，在僅僅使用TCS-SiN膜的情況下，生產(chǎn)性將顯著地惡化。TCS-SiN膜的成膜速度，是DCS-SiN的1/3左右。例如，如果想用TCS形成200nm的SiN膜，則需要200分鐘，與在DCS的情況下(60分鐘)比較，生產(chǎn)性顯著地受到損害。此外，由于TCS每一個分子都具有4個氯，故與DCS比通過化學(xué)反應(yīng)可產(chǎn)生2倍的NH4Cl。NH4Cl是固體，將給裝置的排氣系統(tǒng)造成損傷。即，NH4Cl將堵塞管道或變成為灰塵附著在排氣泵內(nèi)。為此，在使用TCS的情況下，維修頻度顯著地增加，因而將使生產(chǎn)性惡化。因此，雖然為了實(shí)現(xiàn)高性能元件，TCS是必須的，但是卻存在著使生產(chǎn)性惡化的問題。
在這里，當(dāng)注目于圖4時，則以200nm的厚度形成的SiN膜，在柵極電極形成后，就僅僅剩下了約130nm左右。由此可知沒有必要僅僅用TCS形成200nm。為此，在將對電學(xué)特性造成影響的成膜初期，用TCS形成SiN膜，在實(shí)質(zhì)上作為掩模起作用的成膜后期，則使用DCS，借助于此，就可以提高生產(chǎn)性。在這里應(yīng)當(dāng)考慮的是必須以不產(chǎn)生起因于硼的擴(kuò)散的PMOS元件的劣化的那種程度的厚度形成TCS-SiN膜。即，元件特性和生產(chǎn)性處于妥協(xié)折中的關(guān)系。
對2層的SiN膜的膜厚比和元件特性的相關(guān)進(jìn)行研究的結(jié)果，在TCS/DCS為80nm/120nm的情況下，即，在TCS/DCS＝0.67的情況下，在元件特性上不會產(chǎn)生問題。在上邊所說的例子中，使僅僅用TCS進(jìn)行成膜的情況下的成膜時間減少約40％是可能的。
在形成了柵極電極后，進(jìn)行側(cè)壁氧化。后氧化，由于是使鎢膜106露出來的構(gòu)造，故在氮、氫和水的混合氣氛中，在80℃，進(jìn)行30分鐘。
其次，如圖5所示，以圖形化后的光刻膠(未畫出來)為掩模，對單元區(qū)域、NMOS區(qū)域和PMOS區(qū)域中的源/漏極區(qū)域111進(jìn)行雜質(zhì)的離子注入。然后，在氮?dú)鈿夥罩?，?50℃，進(jìn)行10秒鐘的目的為使雜質(zhì)激活的退火。
其次，形成厚度20nm的絕緣用的SiN膜110。該SiN膜110用來防止要連接到柵極電極和源/漏極區(qū)域111上的接觸電極(未畫出來)之間的漏電流。首先，以TCS形成10nm的下層一側(cè)的SiN膜，接著，用DCS形成10nm的上層一側(cè)的SiN膜。DCS-SiN膜，要在形成了TCS-SiN膜后，不使襯底暴露于大氣中連續(xù)地形成。成膜條件都規(guī)定為成膜溫度700℃、成膜壓力0.5Torr、硅源流量(DCS或TCS)100sccm、氨氣流量1000sccm。在該成膜條件下的成膜速度，在DCS的情況下為0.8nm/min，在TCS的情況下為0.3nm/min。然后，采用進(jìn)行干法刻蝕除去底面的SiN膜的辦法，在柵極電極的周圍選擇地剩下SiN膜110。
SiN膜110，直接與添加進(jìn)硼的硅膜104接連。為此，歸因于先前所說的理由，TCS-SiN膜和DCS-SiN膜之間的疊層構(gòu)造的應(yīng)用就變成為是有效的。倘采用研究結(jié)果，如果TCS/DCS為10nm/10nm(膜厚比)，則可以充分地抑制硼的擴(kuò)散。因此，若把TCS/DCS的膜厚比作成為1.0以下，則在可以提高生產(chǎn)性的同時，還可以抑制硼的擴(kuò)散。
此外，采用應(yīng)用TCS-SiN膜的辦法，還可以降低漏電流。TCS-SiN膜，與DCS-SiN膜比，N/Si的組成比高。就是說，與DCS-SiN膜比較，TCS-SiN膜是富氮的，接近于化學(xué)計(jì)量比。
圖6示出了SiN膜中的N/Si組成比和漏電流之間的關(guān)系。TCS-SiN膜的N/Si的組成比約為1.34，DCS-SiN膜的N/Si的組成比約為1.30。由圖可知，隨著N/Si組成比變高，接近于硅氮化膜的化學(xué)計(jì)量比(4/3)，漏電流將減小。
圖7示出了SiN膜中的N/Si組成比和密度之間的關(guān)系。TCS-SiN膜的密度約為2.62g/cm3，DCS-SiN膜的密度約為2.76g/cm3?？芍狽/Si組成比越高則密度越小。此外，由密度小可知，TCS-SiN膜的相對介電系數(shù)(6.8)，比DCS-SiN膜的相對介電系數(shù)(7.4)還小。因此，采用應(yīng)用TCS-SiN膜的辦法，就可以減小寄生電容。
但是，在圖5所示的SiN膜110中僅僅使用TCS-SiN膜的情況下，就不能夠?qū)崿F(xiàn)漏電流的降低。由于要在柵極電極的附近形成接觸電極，故將變成為多晶硅膜104與TCS-SiN膜接連的構(gòu)造。在接觸電極形成后，就可進(jìn)行目的為激活化的高溫工序。TCS-SiN膜，由于過剩地含有氮，故與多晶硅之間的反應(yīng)性高。為此，TCS-SiN膜中的氮就會借助于高溫工序而向多晶硅一側(cè)擴(kuò)散。其結(jié)果是在作為SiN膜110使用TCS-SiN膜的單層構(gòu)造的情況下，將產(chǎn)生在高溫工序之后漏電流增加的問題。
在本例中，由于在TCS-SiN膜形成后形成DCS-SiN膜，故可以降低SiN膜110和多晶硅膜104之間的反應(yīng)性，因而可以減小漏電流。此外，采用使用TCS-SiN膜和DCS-SiN膜的疊層構(gòu)造的辦法，與TCS-SiN單層的情況下比，可以使成膜時間縮短約40％。
如上所述，在本實(shí)施形態(tài)中，采用使用下層一側(cè)的TCS-SiN膜和上層一側(cè)的DCS-SiN膜的2層構(gòu)造的辦法，在可以抑制硼擴(kuò)散和減小漏電流的同時，還可以提高生產(chǎn)性。
另外，對于下層一側(cè)的SiN膜和上層一側(cè)的SiN膜來說，一般地說，以下的形態(tài)是可能的。另外，這些形態(tài)，對于后述的實(shí)施形態(tài)2到7也同樣可以應(yīng)用。
如圖6和圖7所示，TCS-SiN膜的N/Si組成比約為1.34，DCS-SiN膜的N/Si組成比約為1.32。因此，理想的是下層一側(cè)的SiN膜的組成比N/Si比1.32高，上層一側(cè)的SiN膜的組成比N/Si比1.32低。此外，在組成比N/Si為1.32時的SiN膜的密度約為2.68g/cm3。因此，理想的是下層一側(cè)的SiN膜的密度比2.68g/cm3低，上層一側(cè)的SiN膜的密度比2.68g/cm3高。
此外，如后所述(參看圖21)，在TCS-SiN膜中所含有的氫的濃度約為7×1021/cm3，DCS-SiN膜中所含有的氫的濃度約為3×1021/cm3。因此，理想的是在下層一側(cè)的SiN膜中所含有的氫的濃度比5×1021/cm3高，在上層一側(cè)的SiN膜中所含有的氫的濃度比5×1021/cm3低。另外，在氫中，也可以含有重氫(D)等的氫的同位素。
此外，從在TCS和DCS中含有氯可知，在TCS-SiN膜和DCS-SiN膜中也含有氯，通常這些氯的濃度比1×1019/cm3高。
此外，雖然DCS具有Si-H鍵，但是，TCS卻不具有Si-H鍵。為此，相對于DCS-SiN膜具有許多的Si-H鍵，TCS-SiN膜的Si-H鍵少。倘采用使用傅立葉變換型紅外吸收法(FT-IR法)進(jìn)行分析，人們認(rèn)為相對于在DCS-SiN膜中Si-H鍵的密度比1×1020/cm3高，在TCS-SiN膜中Si-H鍵的密度比1×1020/cm3低。
此外，在下層一側(cè)的SiN膜和上層一側(cè)的SiN膜中，也可以含有氧。但是，下層一側(cè)的SiN膜和上層一側(cè)的SiN膜，理想的是不暴露于大氣中連續(xù)地形成。在該情況下，如后所述(參看圖22)，理想的是在下層一側(cè)的SiN膜和上層一側(cè)的SiN膜之間的界面處的氧濃度比1×1022/cm3低。
此外，上層一側(cè)的SiN膜，也可以使用用硅烷(SiH4)或六氯二硅烷(HCDSi2Cl6)成膜而不使用DCS成膜的SiN膜。
實(shí)施形態(tài)2圖8到圖12的剖面圖示出了本發(fā)明的實(shí)施形態(tài)2的半導(dǎo)體器件(MIS晶體管)的制造方法。
首先，如圖8所示，用通常的方法，在硅襯底121上邊，形成元件隔離區(qū)域(未畫出來)、柵極絕緣膜124、柵極電極125、側(cè)壁絕緣膜126、擴(kuò)展區(qū)域123和源/漏極區(qū)域122。柵極電極125用非晶硅膜形成，向非晶硅膜中，在PMOS區(qū)域中添加p型雜質(zhì)，在NMOS區(qū)域中添加n型雜質(zhì)。向非晶硅膜進(jìn)行的雜質(zhì)的離子注入，與向源/漏極區(qū)域122進(jìn)行的離子注入同時進(jìn)行。例如，在7keV、5×1014到1×1016cm-2的條件下，向PMOS區(qū)域內(nèi)離子注入硼，向NMOS區(qū)域，在65keV、5×1014到1×1016cm-2的條件下離子注入砷。側(cè)壁絕緣膜126是用TEOS形成的硅氧化膜(SiO2膜)。借助于此，向PMOS的柵極電極導(dǎo)入比1×1019/cm3多而且比1×1021/cm3少的硼。
其次，如圖9所示，用LPCVD法，形成厚度70nm的SiN膜127。該SiN膜127，是下層一側(cè)的TCS-SiN膜和上層一側(cè)的DCS-SiN膜的疊層構(gòu)造。首先，用TCS形成下層一側(cè)的SiN膜。成膜條件為溫度700到900℃、壓力0.01到10Torr、TCS/NH3流量比為0.01到10。TCS-SiN膜的成膜速度為1nm/min。成膜時間為20分鐘，形成厚度20nm的TCS-SiN膜。接著，用DCS形成上層一側(cè)的SiN膜。成膜條件為溫度600到900℃、壓力0.01到10Torr、DCS/NH3流量比為0.01到1。DCS-SiN膜的成膜速度為3.2nm/min。成膜時間為16分鐘，形成厚度50nm的DCS-SiN膜。另外，DCS-SiN膜，要在形成了TCS-SiN膜后，不使襯底暴露在大氣中連續(xù)地形成。
其次，如圖10所示，用干法刻蝕技術(shù)，在柵極電極的側(cè)壁上邊，選擇地保留SiN膜127。在側(cè)壁上邊剩下的SiN膜127的最大膜厚為50nm左右。側(cè)壁SiN膜127在起著硅化物塊的作用的同時，還起著藥液處理時的刻蝕阻擋層的作用。即，可借助于側(cè)壁SiN膜127抑制柵極電極125和源/漏極區(qū)域122上邊的鈷硅化物之間的交聯(lián)反應(yīng)，而且，還可抑制結(jié)漏電流的增加。在沒有側(cè)壁SiN膜127的情況下，歸因于鈷硅化物工序前的前處理，TEOS-SiO2膜將后退。為此，一直到更接近電極附近為止都會形成鈷硅化物，使結(jié)漏電流遺憾地增加。
其次，如圖11所示，用濺射法形成鈷膜。接著，用800℃、30秒左右的熱工序使鈷與硅反應(yīng)，形成鈷硅化物膜128。此外，在除去了未硅化物化的鈷膜后，用LPCVD法形成40nm的SiN膜129。該SiN膜129起著形成接觸孔時的刻蝕阻擋層的作用。
其次，如圖12所示，用使用等離子體的成膜法，作為層間絕緣膜形成200nm的硅氧化膜(TEOS-SiO2膜)130。此外，用CMP法使硅氧化膜130的表面平坦化。然后，以光刻膠圖形(未畫出來)和SiN膜127為掩模，自對準(zhǔn)地形成接觸孔。此外，向接觸孔內(nèi)埋入導(dǎo)電材料，形成接觸電極131。
在僅僅用DCS-SiN膜形成SiN膜127的情況下，歸因于硼的擴(kuò)散，就會產(chǎn)生柵極電極的耗盡化、界面能級的增加和對電場-溫度應(yīng)力的耐性劣化等。為實(shí)現(xiàn)高性能化，TCS-SiN膜的形成是必須的。但是，如果僅僅用TCS-SiN膜，由于生產(chǎn)性會惡化，故在本實(shí)施形態(tài)中，不使元件性能劣化那種程度地把TCS-SiN膜形成得薄，且在TCS-SiN膜上邊形成DCS-SiN膜。在本實(shí)施形態(tài)中，也可以采用使TCS-SiN膜/DCS-SiN膜的膜厚比變成為1.0以下的辦法，在提高生產(chǎn)性的同時，抑制硼的擴(kuò)散。
如上所述，在本實(shí)施形態(tài)中，采用使用下層一側(cè)TCS-SiN膜和上層一側(cè)DCS-SiN膜的2層構(gòu)造的辦法，也可以得到與在實(shí)施形態(tài)1中說明的效果同樣的效果。
實(shí)施形態(tài)3圖13的剖面圖示出了本發(fā)明的實(shí)施形態(tài)3的半導(dǎo)體器件(非易失性存儲器、閃速存儲器)的構(gòu)造。
在圖13中，在硅襯底141上邊，形成有隧道絕緣膜142、將變成為電荷儲存膜的浮置柵極143、中間絕緣膜144、用多晶硅膜形成的控制柵極145和鎢硅化物膜146。此外，在鎢硅化物膜146上邊形成SiN膜147，沿著柵極構(gòu)造的側(cè)壁形成SiN膜148。含于中間絕緣膜144中的SiN膜、SiN膜147和SiN膜148中的至少一個，是下層一側(cè)的TCS-SiN膜和上層一側(cè)的DCS-SiN膜的疊層構(gòu)造。此外，把柵極構(gòu)造夾在中間地形成源/漏擴(kuò)散層149。
在本實(shí)施形態(tài)中，除去也可以得到在實(shí)施形態(tài)1中所述的同樣的效果之外，如下所述，還可以抑制起因于SiN膜成膜后的高溫?zé)峁ば虻乃淼澜^緣膜的劣化。
在這里，對在側(cè)壁上邊形成的SiN膜148進(jìn)行說明。在閃速存儲器中，在寫入和擦除時需要20V左右的高電壓。在DCS-SiN膜中俘獲中心(陷阱)多。為此，在寫入時注入進(jìn)來的電子就被俘獲到SiN膜中，其結(jié)果是存在著閾值電壓變化的問題。如上所述，在TCS-SiN膜中，就象從N/Si組成比接近于化學(xué)計(jì)量比，漏電流少所暗示的那樣，俘獲中心少。因此采用在與柵極構(gòu)造接連的一側(cè)使用TCS-SiN膜的辦法就可以抑制在寫入時注入進(jìn)來的電子被俘獲于SiN膜中的現(xiàn)象。因此，采用在下層一側(cè)使用TCS-SiN膜的辦法，就可以抑制寫入時的電子俘獲所伴生的閾值電壓的變動。
實(shí)施形態(tài)4圖14的剖面圖示出了本發(fā)明的實(shí)施形態(tài)4的半導(dǎo)體器件(MONOS型存儲器件)的構(gòu)造。
首先，在硅襯底201上邊，形成厚度0.5到10nm的硅氧化膜202。硅氧化膜202是MONOS元件中的隧道氧化膜(底層氧化膜)。通過該硅氧化膜202，進(jìn)行電子或空穴的注入。
其次，在硅氧化膜202上邊，用LPCVD法，形成1到4nm的TCS-SiN膜而不進(jìn)行濕式的前處理等。成膜條件為溫度700到900℃、壓力0.01到10Torr、TCS/NH3流量比為0.01到1。接著，用LPCVD法，形成2到20nm的DCS-SiN膜。成膜條件為溫度600到900℃、壓力0.01到10Torr、DCS/NH3流量比為0.01到1。借助于此，作為電荷儲存膜就可以形成合計(jì)膜厚12nm的硅氮化膜。另外，DCS-SiN膜203，要在形成了TCS-SiN膜206后，不將TCS-SiN膜暴露于大氣中連續(xù)地形成。借助于此，就可以減少在DCS-SiN膜203與TCS-SiN膜206之間的界面區(qū)域207的氧濃度。
其次，在硅氮化膜203上邊形成0.5到30nm的硅氧化膜(頂層氧化膜)204而不進(jìn)行溫式的前處理等。硅氧化膜204用來防止來自電極的電荷注入或從電荷儲存層向電極進(jìn)行的電荷的漏泄。然后為了提高頂層氧化膜204的膜質(zhì)，例如在800℃下進(jìn)行使用氧和氫的燃燒氧化。接著，在硅氧化膜204上邊，不進(jìn)行濕式的前處理等形成控制電極205。例如，用LPCVD法，用硅烷，在溫度600℃下，形成厚度200nm的硅膜。接著，向硅膜中導(dǎo)入雜質(zhì)。然后，進(jìn)行激活化處理，形成控制電極205。
其次，對用上邊所說的方法形成的MONOS元件的電學(xué)特性的測定結(jié)果進(jìn)行說明。
圖15和圖16是電容器(面積0.01mm2)的評價結(jié)果。在使得平帶電壓的變化變成為3V那樣地進(jìn)行了寫入的狀態(tài)下，測定電荷保持特性。所謂電荷保持特性，就是表明儲存電荷對經(jīng)過時間的依賴性的特性。電荷保持特性，可采用從剛剛寫入后開始每經(jīng)過規(guī)定時間就用電容-電壓(C-V)測定法確定平帶電壓的辦法得到。
保持在硅氮化膜中的電荷，隨著時間的經(jīng)過一起，向襯底一側(cè)漏泄。為此，平帶電壓就從初期的寫入電壓，隨著時間的經(jīng)過而漸漸地減少。圖中所示的減少率，是每一位數(shù)時間的平帶電壓的變化量(V/dec)。理所當(dāng)然的是，減少率越小電荷儲存層就越優(yōu)良。在閃速存儲器中，必須保證把已寫入的信息保持10年，即，在10年后仍能判別‘0’和‘1’。在這里，假定10年還可以用3×108秒，用0.5V的差判別‘0’和‘1’。當(dāng)把上述規(guī)格換算成減少率時，3V寫入時的規(guī)格就將變成為約0.3V/dec。
圖15對4種硅氮化膜示出了電荷保持特性的評價結(jié)果。SiN-1是僅僅用DCS-SiN膜形成硅氮化膜的情況，是富硅的硅氮化膜的評價結(jié)果。SiN-2是僅僅用TCS-SiN膜形成硅氮化膜的情況，是接近于化學(xué)計(jì)量比的硅氮化膜或富氮的硅氮化膜的評價結(jié)果。此外，SiN-2/SiN-1(in-situ，即原位)是在SiN-2上邊連續(xù)地形成SiN-1的情況下的評價結(jié)果。SiN-2/SiN-1(ex-situ，即外部)是在把SiN-2暴露在大氣中之后再形成SiN-1的情況下的評價結(jié)果。另外，4種硅氮化膜，不論哪一種合計(jì)膜厚都相等。由圖15的結(jié)果可知，電荷保持特性最好的是SiN-2/SiN-1(in-situ)。
首先對(in-situ)比(ex-situ)好的原因進(jìn)行說明。在(ex-situ)的情況下，在硅氮化膜/硅氮化膜界面上存在著許多的氧。為此，將增加寫入/擦除電壓。在(ex-situ)的情況下，歸因于強(qiáng)的電場應(yīng)力，10萬次的寫入/擦除后的劣化很厲害。
對僅僅用SiN-2形成的硅氮化膜，在10萬次寫入/擦除后的劣化很厲害的理由進(jìn)行說明。在SiN-2中，N/Si組成比接近于化學(xué)計(jì)量比，膜中的俘獲中心密度少，介電系數(shù)低。為此，寫入/擦除電壓增加。因此，在SiN-2中，也歸因于強(qiáng)的電場應(yīng)力使得劣化變得很厲害。
在in-situ疊層膜中，歸因于在襯底一側(cè)界面上形成的SiN-2的存在，可使俘獲電子遠(yuǎn)離電極一側(cè)。為此，就可以顯著地改善電荷保持特性。此外，在in-situ疊層膜的情況下，由于膜的大部分由俘獲中心多的SiN-1形成，故寫入/擦除電壓幾乎不增加。因此，就可以把寫入/擦除時的電場應(yīng)力也抑制得低。為此，就可以抑制10萬次寫入/擦除后的膜的劣化。
其次，說明在in-situ疊層膜中，SiN-2的膜厚和減少率之間的關(guān)系。圖16是對于SiN-2/SiN-1(in-situ)，使合計(jì)膜厚變成為恒定，對減少率和SiN-2的膜厚之間的關(guān)系進(jìn)行研究的結(jié)果?？v軸是減少率，橫軸是襯底一側(cè)的硅氮化膜(SiN-2)的膜厚。
SiN-2的膜厚為8nm的情況下的減少率，與在SiN-2單層膜的情況下相同。另一方面，在SiN-2的膜厚為4nm和2nm的情況下，減少率的絕對值小。因此，當(dāng)SiN-2的膜厚變成為4nm以下時，疊層構(gòu)造的效果就將變得顯著起來。這被認(rèn)為是儲存電子歸因于SiN-2而遠(yuǎn)離襯底的效果，和可用SiN-1有效地俘獲電子的效果所產(chǎn)生的結(jié)果。
如上所述，倘采用本實(shí)施形態(tài)，歸因于使用下層一側(cè)的TCS-SiN膜和上層一側(cè)的DCS-SiN膜的疊層構(gòu)造，而可以得到電荷保持特性優(yōu)良的半導(dǎo)體器件。
實(shí)施形態(tài)5圖17的剖面圖示出了本發(fā)明的實(shí)施形態(tài)5的半導(dǎo)體器件(MONOS型存儲器件)的構(gòu)造。
硅襯底301是雜質(zhì)(硼或銦)的濃度為1014cm-3到1019cm-3左右的p型。
在硅襯底301上邊，形成厚度0.5到10nm的底層絕緣膜(隧道絕緣膜)302。該底層絕緣膜302可以使用硅氧化膜或硅氮氧化膜。在底層絕緣膜302上邊，形成1nm以上4nm以下的厚度的TCS-SiN膜306。在TCS-SiN膜306上邊形成厚度2nm以上20nm以下的DCS-SiN膜303。借助于這些TCS-SiN膜306和DCS-SiN膜303的疊層構(gòu)造，構(gòu)成電荷儲存膜。307表示TCS-SiN膜306和DCS-SiN膜303的界面區(qū)域。在電荷儲存膜上邊，形成厚度5nm以上30nm以下的塊絕緣膜(頂層絕緣膜)304。該塊絕緣膜304可以使用硅氧化膜或硅氮氧化膜。用上述底層絕緣膜302、電荷儲存膜和塊絕緣膜304，構(gòu)成ONO疊層膜。
在塊絕緣膜304上邊形成厚度10到500nm的柵極電極(控制電極)305。該柵極電極305可以使用雜質(zhì)(砷、磷或硼)的濃度為1×1019cm-3到1×1021cm-3左右的多晶硅膜。另外，若把多晶硅膜中的雜質(zhì)濃度作成為1×1019cm-3以上。由于加在ONO疊層膜上的電場會因柵極電極305的耗盡化而減小，故可以防止擦除時間的增大。
在柵極電極305上邊，以10到500nm的厚度形成由WSi(鎢硅化物)、NiSi(鎳硅化物)、MoSi(鉬硅化物)、TiSi(鈦硅化物)、CoSi(鈷硅化物)、W或Al構(gòu)成的金屬性導(dǎo)電膜310。金屬性導(dǎo)電膜310將成為把多個柵極電極連接起來的柵極布線。
在金屬性導(dǎo)電膜310上邊，以5到500nm的厚度形成由硅氮化膜或硅氧化膜構(gòu)成的上層絕緣膜309。在柵極電極305的側(cè)壁上邊，以2到200nm的厚度形成由硅氮化膜或硅氧化膜構(gòu)成的側(cè)壁絕緣膜308。用該側(cè)壁絕緣膜308和絕緣膜309保持柵極電極305和源/漏極區(qū)域、接觸(未畫出來)以及上部布線層(未畫出來)之間的電絕緣性。
在形成了側(cè)壁絕緣膜308后，采用向硅襯底301內(nèi)離子注入n型雜質(zhì)的辦法，形成源極區(qū)域311和漏極區(qū)域312。這時，可借助于側(cè)壁絕緣膜308，減小柵極電極305端部的離子注入損傷。
另外，由于防止起因于寫入/擦除時所施加的電壓的不均一的閾值電壓的分散，理想的是在從硅襯底301和源極區(qū)域311之間的邊界到硅襯底301與漏極區(qū)域312之間的邊界為止的區(qū)域中，構(gòu)成ONO膜的各個膜302、306、303和304的厚度分別是均一的。
倘采用上邊所說的構(gòu)成，則可以構(gòu)成借助于儲存在電荷儲存膜內(nèi)的電荷來存儲信息的MONOS型EEPROM存儲單元。另外，柵極長度為0.5微米以下0.01微米以上。此外，源極區(qū)域311和漏極區(qū)域312，使得雜質(zhì)(磷、砷或銻)的表面濃度變成為1017cm-3到1021cm-3那樣地，可用擴(kuò)散或離子注入形成。此外，源極區(qū)域311和漏極區(qū)域312的深度為10到500nm左右。
以下，對ONO膜的構(gòu)造和制造方法進(jìn)行說明。
首先，在硅襯底301上邊，以2到5nm的厚度形成硅氧化膜302。硅氧化膜302是MONOS元件中的隧道氧化膜，通過硅氧化膜302注入電子或空穴。
其次，不進(jìn)行濕式的前處理，在硅氧化膜302上邊，用LPCVD法，把TCS用做硅源，以1到4nm的厚度形成硅氮化膜(TCS-SiN膜)306。接著，用LPCVD法，把DCS用做硅源，以2到20nm的厚度形成硅氮化膜(DCS-SiN)303。DCS-SiN膜303，要在形成了TCS-SiN膜306后，不將襯底暴露于大氣中地連續(xù)地形成。氮化反應(yīng)物，由于可以在還原氣氛中形成硅氮化膜306和303，故理想的是使用氨。TCS-SiN膜306的典型成膜條件為溫度700到900℃、壓力0.01到10Torr、TCS流量/氮化反應(yīng)物流量比為0.01到1。DCS-SiN膜303的典型成膜條件為溫度600到900℃、壓力0.01到10Torr、DCS流量/氮化反應(yīng)物流量比為0.01到1。
在成膜溫度為700到900℃的情況下，在用TCS形成的硅氮化膜中，Si-H鍵的密度小于1×1020cm-3，N-H鍵的密度則將變成為7×1021cm-3左右。另一方面，在用硅烷或DCS形成的硅氮化膜中，Si-H鍵的密度大于3×1020cm-3，N-H鍵的密度則比7×1021cm-3小。這表明為了提高儲存狀態(tài)的保持特性，重要的是把Si-H鍵而不是把N-H鍵減少到比現(xiàn)有技術(shù)更少。此外，還表明SiN膜中的S-H鍵，可采用減少硅源氣體中的H的比率的辦法使之減少。
此外，含于TCS-SiN膜中的氫的濃度，比在用硅烷或DCS形成的硅氮化膜中含有的氫的濃度高。圖21示出了在硅襯底上邊，依次形成SiO2膜、TCS-SiN膜和DCS-SiN膜的樣品的測定結(jié)果。橫軸是深度，縱軸是氫濃度。由圖21可知，含于TCS-SiN膜內(nèi)的氫的濃度比5×1021cm-3高，含于DCS-SiN膜內(nèi)的氫的濃度比5×1021cm-3低。
如上所述，在本實(shí)施形態(tài)中，下層一側(cè)的TCS-SiN膜比起上層一側(cè)的DCS-SiN膜來，Si-H鍵的密度低而且氫濃度高。因此，與在現(xiàn)有技術(shù)中所述的特開昭60-60770的構(gòu)造完全不同。此外，在用二氯甲硅烷和氨氣形成的SiN膜中，如果Si-H鍵增加則氫濃度也將增加，這一點(diǎn)雖然已由本發(fā)明人等確認(rèn)(特愿2001-2975)，但是，本實(shí)施形態(tài)也和這樣的構(gòu)造基本上不同。此外，在本實(shí)施形態(tài)中，TCS-SiN膜的N/Si組成比比1.32大。另一方面，在用硅烷或二氯硅烷形成的SiN膜中，N/Si形成比比1.32小。因此，在用硅烷或二氯硅烷形成的硅氮化膜中，顯然不能實(shí)現(xiàn)本實(shí)施形態(tài)的疊層構(gòu)造。
圖23示出了使用本實(shí)施形態(tài)的構(gòu)造進(jìn)行了10萬次的用隧道電流進(jìn)行的寫入/擦除(W/E)之后的電荷保持特性。(b)是在形成了TCS-SiN膜之后，在形成DCS-SiN膜之前，使襯底暴露在含氧的氣氛內(nèi)106朗格繆爾(Langmuir)以上的情況。(a)是在TCS-SiN膜的形成后，在DCS-SiN膜形成前，不使襯底暴露在含氧的氣氛內(nèi)105朗格繆爾(Langmuir)以上而連續(xù)地形成TCS-SiN膜和DCS-SiN膜的情況。在這里，中性平帶電壓估計(jì)為-0.5V±0.2V。寫入/擦除后的空穴和電子的保持特性，顯然是連續(xù)成膜的一方良好?，F(xiàn)有技術(shù)，雖然被認(rèn)為是采用增加氧鍵的辦法使電荷保持特性變成為良好，但是，從上邊所說的結(jié)果可知，卻是減少了氧鍵一方的電荷保持特性好。因此，理想的是連續(xù)地形成TCS-SiN膜和DCS-SiN膜。
此外，當(dāng)TCS-SiN膜和DCS-SiN膜之間的界面附近的氧濃度變大時，包括界面在內(nèi)的SiN膜全體的介電系數(shù)就將降低。為此，寫入/擦除電壓將增大。當(dāng)寫入/擦除電壓增大時，10萬次寫入/擦除后的電荷保持特性的劣化就將變得顯著起來。圖22示出了在硅襯底上邊依次形成TCS-SiN膜和DCS-SiN膜的樣品的測定結(jié)果。橫軸為深度，縱軸為氧濃度。由圖22可知，在連續(xù)地形成TCS-SiN膜和DCS-SiN膜而不暴露于大氣中的樣品中，在TCS-SiN膜和DCS-SiN膜的界面處的氧濃度變成為比1×1022cm-3低。因此，理想的是把在TCS-SiN膜和DCS-SiN膜的界面處的氧濃度做成為比1×1022cm-3低。
此外，下層一側(cè)的TCS-SiN膜，理想的是接近于化學(xué)計(jì)量比的、電荷俘獲中心少的膜。另一方面，上層一側(cè)的DCS-SiN膜，理想的是富硅的俘獲中心多的膜。例如，在DCS以外，即便是使用六氯二硅烷(Si2Cl6)等，也可以得到電荷俘獲中心多的SiN膜。作為氮化反應(yīng)物只要是可以控制氧化還原反應(yīng)的反應(yīng)物即可，也可以使用NO或N2O等。
返回到圖17的說明。在形成了DCS-SiN膜303后，不進(jìn)行濕式的前處理，在DCS-SiN膜303上邊形成厚度2到10nm的硅氧化膜(頂層絕緣膜)304。該硅氧化膜304，用來防止來自電極的電荷注入或從電荷儲存膜向電極一側(cè)進(jìn)行的電荷的漏泄。接著，為了提高頂層氧化膜304的膜質(zhì)，進(jìn)行使之增加密度的退火。也可以在溫度850℃下，進(jìn)行由氧和氫進(jìn)行的燃燒氧化。
其次，在硅氧化膜304上邊進(jìn)行柵極電極305的形成而不進(jìn)行濕式的前處理。柵極電極，例如，用LPCVD法，使用硅烷，在成膜溫度600℃下，形成200nm左右的厚度。然后，經(jīng)由雜質(zhì)的離子注入工序、激活化工序等，就可以得到圖17的MONOS構(gòu)造。
在如上所述得到的MONOS元件中，進(jìn)行由隧道電流進(jìn)行的來自襯底的電子注入，研究儲存電荷的重心。圖25是本實(shí)施形態(tài)的情況，圖26是用DCS-SiN膜得到的單層膜的情況下的比較例。橫軸是從電荷儲存膜和底層絕緣膜之間的界面計(jì)算的電荷重心的深度，縱軸是儲存電荷密度。測定溫度為213K(-60℃)、253K(-20℃)和300K(27℃)。TCS-SiN膜的厚度為2±0.3nm。
由圖26可知，在DCS-SiN單層膜中，隨著使溫度降低儲存電荷的重心就逐漸接近襯底一側(cè)。當(dāng)隨著溫度降低電荷重心變得接近于襯底一側(cè)時，如果是在低溫下進(jìn)行了寫入后，在比寫入溫度更高的溫度下進(jìn)行保持，漏電流將因儲存電荷向襯底一側(cè)流動的隧道電流而增大。結(jié)果是作為元件特性的電荷保持特性的劣化就會變得顯著起來。為此，在使用單層膜的元件中，就難于保證在低溫下的動作。另一方面，如圖25所示，在本實(shí)施形態(tài)的疊層構(gòu)造中，電荷的深度不存在溫度依賴性，一直到-60℃為止都保持同一深度。因此，采用使用本實(shí)施形態(tài)的疊層構(gòu)造的辦法，就可以防止在低溫下的特性劣化。因此，就可以實(shí)現(xiàn)能夠承受在冰點(diǎn)下，例如在-20℃下使用的元件。
此外，對圖25和圖26進(jìn)行比較可知，本實(shí)施形態(tài)這一方，儲存電荷的重心變深。在儲存電荷密度為1uC/cm2以下的情況下，TCS-SiN膜和DCS-SiN膜的界面的位置，大體上與重心位置對應(yīng)。因此，即便是不向界面上添加氧，也可以把電子俘獲到比現(xiàn)有技術(shù)還深的位置上，借助于此，就可以減少儲存電荷向襯底一側(cè)流動的隧道電流引起的漏電流。
另外，由詳細(xì)的研究可知，TCS-SiN膜和DCS-SiN膜的界面深度比圖26的重心位置更深，在1nm以上4nm以下是最合適的。此外，如果界面比4nm更深，由于借助于隧道注入而注入進(jìn)來的電子幾乎全都被TCS-SiN膜俘獲，故也可以判明未能得到加深俘獲中心位置的效果。
另外，在這里，雖然示出的是可以采用使用本實(shí)施形態(tài)的疊層膜構(gòu)造的辦法，加深由隧道注入形成的電荷重心的情況，但是即便是在借助于熱電子注入向SiN膜中注入載流子的情況，由于注入載流子的能量大，故載流子達(dá)到界面的概率增加，仍可以得到同樣的效果。
圖24示出了在施加上從1到5MV/cm的弱的誤寫入應(yīng)力的情況下的平帶電壓。橫軸是寫入平帶電壓變成為2V的編程電壓值，縱軸是誤寫入應(yīng)力后的平帶電壓。結(jié)果變成為誤寫入平帶電壓低的一方，有對誤寫入應(yīng)力的耐性。另外，本特性是施加上10萬次的寫入/擦除應(yīng)力后的特性。
在本實(shí)施形態(tài)的疊層構(gòu)造中，在隧道界面附近形成有電子俘獲中心比DCS-SiN膜少的TCS-SiN膜。為此，由圖24可知，在本實(shí)施形態(tài)中，可以把施加上弱的電場應(yīng)力的情況下的載流子注入量減少到比TCS-SiN單層膜和DCS-SiN單層膜的情況下更少。對這樣的疊層構(gòu)造的誤寫入應(yīng)力的耐性，是本發(fā)明人等發(fā)現(xiàn)的，現(xiàn)有技術(shù)未曾報告過。
從上邊所說的結(jié)果可知，對于讀出時必然要加上誤寫入應(yīng)力的構(gòu)造，就是說對于在讀出時在控制電極上施加有比寫入閾值電壓的上限還高的電壓的元件來說，本實(shí)施形態(tài)的疊層構(gòu)造是有效的。采用使用本實(shí)施形態(tài)的疊層構(gòu)造的辦法，就可以抑制由誤寫入應(yīng)力產(chǎn)生的閾值電壓的變化，可以防止讀出時數(shù)據(jù)的破壞。
作為這樣的構(gòu)造的例子，可以舉出在特開平11-224908號公報中所示出的那樣的、把多個存儲單元的電流端子串聯(lián)連接起來的NAND型的元件(參看圖27)。此外，還可以舉出在美國專利6215148中所述的那樣的、在電荷儲存膜的源極附近的區(qū)域和電荷儲存膜的漏極附近的區(qū)域中，具有彼此獨(dú)立地儲存電荷的構(gòu)造的元件。
圖18的剖面圖示出了本實(shí)施形態(tài)的MONOS元件的第1變形例。另外，對于那些與圖17所示的構(gòu)成要素對應(yīng)的構(gòu)成要素賦予同一參照標(biāo)號。
本變形例，在柵極電極305和金屬性導(dǎo)電膜310之間設(shè)置導(dǎo)電體膜322，在側(cè)壁絕緣膜308的側(cè)面上邊設(shè)置絕緣膜321。倘采用這樣的構(gòu)造，則可以在與從源極區(qū)域311向漏極區(qū)域312前進(jìn)的同一方向上形成已連接到柵極電極305上的控制線。借助于這樣的構(gòu)造，也可以形成AND構(gòu)造或虛擬接地陣列(Virtual Ground Array)構(gòu)造。另外，導(dǎo)電體膜322是10到500nm厚度的多晶硅膜，添加有1×1019cm-3到1×1021cm-3的雜質(zhì)(砷、磷或硼)，絕緣膜321可以使用硅氧化膜或硅氮化膜。該絕緣膜321，可在源極區(qū)域311和漏極區(qū)域312形成后，在相鄰的柵極電極間埋入形成。
圖19的剖面圖示出了本實(shí)施形態(tài)的MONOS元件的變形例2。另外，對于那些與圖17所示的構(gòu)成要素對應(yīng)的構(gòu)成要素賦予同一參照標(biāo)號。
在本變形例中，在與從源極區(qū)域311向漏極區(qū)域312前進(jìn)的同一方向上形成由金屬性導(dǎo)電膜310構(gòu)成的控制線。此外，在本變形例中，在源極區(qū)域311和漏極區(qū)域312上邊自對準(zhǔn)地形成有由硅氧化膜構(gòu)成的元件隔離絕緣膜323。以下，詳細(xì)地對本變形例進(jìn)行說明。
在硅襯底301上邊，形成厚度0.5到10nm的底層絕緣膜(隧道絕緣膜)302。該底層絕緣膜302例如為條帶狀，在其兩側(cè)形成由硅氧化膜構(gòu)成的元件隔離膜323(厚度0.05到0.5微米)，在底層絕緣膜302和元件隔離絕緣膜323上邊形成厚度1nm以上4nm以下的TCS-SiN膜306。在TCS-SiN膜306上邊形成厚度2nm以上20nm以下的DCS-SiN膜303。
這樣的構(gòu)造可如下所述地得到。首先，在硅襯底301上邊形成底層絕緣膜302。接著，向整個面上淀積TCS-SiN膜306和DCS-SiN膜303，并使它們圖形化。然后，采用在氧化氣氛中使硅襯底301氧化的辦法，形成元件隔離絕緣膜323。
在元件隔離絕緣膜323的下方，設(shè)置深度10到500nm的源極區(qū)域311和漏極區(qū)域312。源極區(qū)域311和漏極區(qū)域312用擴(kuò)散或離子注入形成，雜質(zhì)(磷、砷或銻)的表面濃度為1017cm-3到1021cm-3左右。源極區(qū)域311和漏極區(qū)域312，可以采用把已圖形化的電荷儲存層303和306用做掩模的辦法，相對元件隔離絕緣膜313自對準(zhǔn)地形成。
在上邊所說的構(gòu)造上邊，形成厚度5nm以上30nm以下的塊絕緣膜304。塊絕緣膜304可以使用硅氧化膜或硅氮氧化膜。在塊絕緣膜304上邊，以10到500nm的厚度形成由多晶硅膜構(gòu)成的柵極電極305。在多晶硅膜中，含有1×1019cm-3到1×1021cm-3的雜質(zhì)(砷、磷或硼)。從防止硅氧化膜中的硼的異常擴(kuò)散和使p型MOS晶體管的閾值電壓穩(wěn)定化的觀點(diǎn)考慮，硼濃度理想的是作成為1×1020cm-3以下。此外，如果把多晶硅膜中的雜質(zhì)濃度作成為1×1019cm-3以上，由于會減小歸因于柵極電極305的耗盡化而加到ONO疊層膜上的電場，故可以防止擦除時間的增大。
塊絕緣膜304也可以使用TEOS或HTO等的淀積硅氧化膜?；蛘?，也可以使用采用使SiN膜303氧化的辦法得到的硅氧化膜或硅氮氧化膜。
在柵極電極305上邊，以10到500nm的厚度形成金屬性導(dǎo)電膜310。金屬性導(dǎo)電膜310，將成為連接多個柵極電極的柵極布線。在金屬性導(dǎo)電膜310上邊，以5到500nm的厚度形成由硅氮化膜或硅氧化膜構(gòu)成的絕緣膜309。
另外，在本變形例中，為了防止在寫入/擦除時要施加的電場的不均一所引起的閾值電壓的分散，理想的也是在從硅襯底301和源極區(qū)域311之間的邊界到硅襯底301和漏極區(qū)域312之間的邊界為止的區(qū)域中，使構(gòu)成ONO膜的各膜302、306、303和304的厚度分別是均一的。
若用本變形例，除去用圖17所示的MONOS型元件可得到的效果外，還可以得到如下的效果。
在與從源極區(qū)域311向漏極區(qū)域312前進(jìn)的同一方向上形成已連接到柵極電極305上的控制線。為此，對于實(shí)現(xiàn)例如AND構(gòu)造或虛擬接地陣列(Virtual Ground Array)構(gòu)造是合適的。此外，對于元件隔離絕緣膜323，可以自對準(zhǔn)地形成源極區(qū)域311、漏極區(qū)域312、電荷儲存膜303和306。因此，無須確保這些層間的對準(zhǔn)裕度，因而，可以實(shí)現(xiàn)高密度的存儲單元。
圖20的剖面圖示出了本實(shí)施形態(tài)的MONOS元件的變形例3。另外，對于那些與圖17所示的構(gòu)成要素對應(yīng)的構(gòu)成要素賦予同一參照標(biāo)號。
本變形例雖然基本上與變形例2是同樣的，但是在未形成元件隔離絕緣膜這一點(diǎn)上與變形例2不同。
本變形例的存儲單元可以如下那樣地形成。首先，在硅襯底301的表面區(qū)域上，用離子注入形成源極區(qū)域311和漏極區(qū)域312。接著，在硅襯底301上邊形成底層絕緣膜302、電荷儲存膜306和303、塊絕緣膜304。然后，向整個面上淀積用來形成柵極電極305的多晶硅膜和金屬性導(dǎo)電膜310。然后，使上邊所說的各膜圖形化。至于各膜的膜厚，可以與變形例2同樣。
若采用本變形例，除去用圖17所示的MONOS型元件可得到的效果外，還可以得到如下的效果。
在與從源極區(qū)域311向漏極區(qū)域312前進(jìn)的同一方向上形成已連接到柵極電極305上的控制線。為此，對于實(shí)現(xiàn)把相鄰的存儲單元的源極區(qū)域和漏極區(qū)域并聯(lián)連接起來的構(gòu)造，例如AND構(gòu)造或虛擬接地陣列(Virtual Ground Array)構(gòu)造是合適的。此外，底層絕緣膜302、電荷儲存膜306和303、塊絕緣膜304的厚度，由于在元件隔離絕緣膜的端部不會變化，故可以用均一的厚度實(shí)現(xiàn)存儲單元。因此，可以減小寫入/擦除時的閾值電壓的分布。
如上所述，倘采用本變形例，歸因于下層一側(cè)的TCS-SiN膜和上層一側(cè)的DCS-SiN膜的疊層構(gòu)造，故可以得到電荷保持特性優(yōu)良的半導(dǎo)體器件。
實(shí)施形態(tài)6本實(shí)施形態(tài)是對在實(shí)施形態(tài)5中說明的各個構(gòu)造導(dǎo)入了重氫(D)的實(shí)施形態(tài)。采用導(dǎo)入重氫的辦法，就可以實(shí)現(xiàn)劣化非常少的元件。
對于在實(shí)施形態(tài)5中說明的例如圖17的MONOS元件，用1％到100％重氫氣體進(jìn)行退火。退火條件定為常壓、850℃以上1000℃以下、1分鐘到2個小時。在要成為界面和電荷儲存膜的SiN膜中的重氫的比率，借助于用SIMS進(jìn)行分析，被確認(rèn)為對于全部的氫為1％以上。
用圖28和圖29對已進(jìn)行了重氫退火的MONOS元件的電學(xué)特性的評價結(jié)果進(jìn)行說明。圖28和圖29是電容器(面積0.01mm2)的評價結(jié)果，是在10萬次寫入/擦除后測定的評價結(jié)果。圖28是電荷保持特性，圖29是誤寫入特性。此外，在圖28和圖29中，示出了3種樣品(未退火、氮?dú)馔嘶?、重氫退?的評價結(jié)果。
圖28是減少率的測定結(jié)果。在使得平帶電壓的變化變成為3V那樣地進(jìn)行了寫入的狀態(tài)下，測定電荷保持特性。由圖28可知，可采用進(jìn)行重氫退火的辦法改善減少率。
圖29示出了誤寫入特性。誤寫入特性采用使得平帶電壓變成為-1V那樣地進(jìn)行擦除，測定施加上5V的電壓300秒后的平帶電壓的辦法進(jìn)行評價。在NAND構(gòu)造的元件中，例如，16個單元已串聯(lián)地連接起來，讀出某一單元時，給剩下的單元也會加上讀出電壓。在擦除狀態(tài)中，當(dāng)加上5V的電壓300秒時，就可進(jìn)行寫入，使平帶電壓上升(誤寫入)，雖然上升得很少。如圖29所示，誤寫入特性借助于重氫退火可大為改善。
根據(jù)上邊所說的2個特性值，求在10年后讀出應(yīng)力施加后的存儲器窗口。特性最為優(yōu)良的是電荷保持特性和誤寫入特性這兩者都得到改善的重氫退火的樣品。在重氫退火樣品的情況下，10萬次的寫入/擦除所產(chǎn)生的劣化少。
在因?qū)懭?擦除產(chǎn)生的應(yīng)力的情況下，可以認(rèn)為在界面和膜中已形成了缺陷。這些缺陷，歸因于增加儲存電荷向襯底一側(cè)進(jìn)行的漏泄而使電荷保持特性劣化，歸因于增大從襯底向氮化膜中進(jìn)行的漏泄而使誤寫入特性劣化。作為使這些特性劣化的缺陷之一，可以認(rèn)為是Si-H鍵(在這里，為方便起見，把硅與輕氫之間的鍵表示為Si-H鍵)。在Si-H鍵的情況下，輕氫原子歸因于寫入/擦除產(chǎn)生的電場應(yīng)力而偏移，因而將形成硅的懸空鍵。硅的懸空鍵被認(rèn)為起著俘獲電子和空穴的位點(diǎn)的作用。在已進(jìn)行了重氫退火的情況下，缺陷已被重氫置換，已形成了Si-D鍵。因此，鍵不容易被切斷，由寫入/擦除引起的缺陷的產(chǎn)生少。為此，被認(rèn)為特性的劣化少。此外，在TCS-SiN膜的情況下，由于幾乎沒有Si-H鍵，采用用N-D鍵置換N-H鍵的辦法，也可以使得鍵難于切斷。本專利發(fā)明人等首先發(fā)現(xiàn)不論哪種情況，采用使得在使用疊層有SiN的電荷儲存膜或TCS-SiN膜的電荷儲存膜中含有重氫的辦法，都可以改善電荷儲存膜的特性。
重氫的導(dǎo)入方法并不限定于退火法。例如，在形成硅氮化膜時，也可以作成為使用含有重氫的硅源或含有重氫的氮化反應(yīng)物。此外，在形成將成為電極的多晶硅膜時，也可以作成為使用含有重氫的硅源。再有，即便是低溫退火，只要提高壓力，也可以導(dǎo)入重氫。不論用哪一種方法，都可以得到導(dǎo)入重氫的效果。
另外，在上邊所說的例子中，雖然作成為TCS-SiN膜和DCS-SiN膜的疊層構(gòu)造，但是也可以采用含有重氫的硅氮化膜的單層構(gòu)造。以下，對該例子進(jìn)行說明。
作為含有重氫的硅氮化膜的形成方法，粗分起來可以舉出2種方法。第1，是使用含有重氫的硅源(用重氫置換了輕氫的硅源)，和含有重氫的氮源(用重氫置換了輕氫的氮源)的方法。第2，是使用不含有氫(輕氫和重氫)的硅源，和含有重氫的氮源的方法。另外，在上述含有重氫的氮源中，可以舉出ND3(用重氫置換了輕氫的氨)或N2D4(用重氫置換了輕氫的聯(lián)氨)。
若使用第1方法，由于含有重氫的硅源的價格非常昂貴，故在量產(chǎn)中使用是困難的，相對于此，若使用第2方法，作為不含有氫的硅源，可以使用廉價的TCS或六氯二硅烷(HCDSi2Cl6)等。因此，在考慮量產(chǎn)的情況下，理想的是使用第2方法。
若使用不含有氫的硅源，在硅氮化膜中含有的重氫的量僅僅依賴于ND3等的純度。因此，可以容易地使重氫數(shù)對在硅氮化膜中含有的氫總數(shù)的比率作成為90％以上。實(shí)際上使用HCD和ND3形成硅氮化膜的結(jié)果，可以得到含有1×1021cm-3以上的重氫，重氫對全部氫的比率為99％以上的硅氮化膜。另外，在作為硅源使用TCS或HCD，作為氮源使用ND3的情況下，硅氮化膜中的氯濃度將變得比1×1019cm-3更高。
如上所述，倘采用本實(shí)施形態(tài)，歸因于在硅氮化膜中含有重氫，故可以減少硅氮化膜的缺陷，因而可以得到電荷保持特性優(yōu)良的半導(dǎo)體器件。
另外，使用含有重氫的硅氮化膜的器件構(gòu)造，在上邊所說的實(shí)施形態(tài)1到5和后述的實(shí)施形態(tài)7中也可以應(yīng)用。就是說，在各個實(shí)施形態(tài)中，可以使用在下層一側(cè)和上層一側(cè)的硅氮化膜在兩方中都含有重氫的硅氮化膜。或者，也可以采用含有重氫的硅氮化膜的單層構(gòu)造來取代下層一側(cè)硅氮化膜和上層一側(cè)硅氮化膜的疊層構(gòu)造。
例如，在實(shí)施形態(tài)1到3中，采用使用上邊所說的那樣的構(gòu)造的辦法，使含有重氫的硅氮化膜起著輕氫的勢壘的作用。此外，從硅氮化膜中釋放出來的氫的幾乎全部都變成為重氫。因此，可以提高柵極絕緣膜的特性和可靠性。
實(shí)施形態(tài)7圖30的剖面圖示出了本發(fā)明的實(shí)施形態(tài)7的半導(dǎo)體器件的構(gòu)造。本實(shí)施形態(tài)作為MISFET的側(cè)壁絕緣膜使用硅氮化膜的疊層構(gòu)造。
首先，準(zhǔn)備具有硼濃度為1015cm-3的p型層的硅襯底341。也可以向p型層內(nèi)離子注入硼或銦，使p型層的濃度最佳化。離子注入的能量，例如定為100到1000eV。也可以借助于該離子注入，使p型層(p型阱)的濃度變成為1015cm-3到1019cm-3。然后，形成溝槽型的元件隔離區(qū)域(未畫出來)。
其次，使硅襯底341的表面氧化或氮化1到100nm左右，形成柵極絕緣膜354。其次，淀積10到200nm的將成為柵極電極的多晶硅膜345。然后，向多晶硅膜345中離子注入磷、砷或硼，使多晶硅膜345低電阻化。為了實(shí)現(xiàn)柵極電極的低電阻化，也可以向多晶硅膜345上邊淀積10到200nm左右的WSi膜、CoSi膜或W膜。然后，借助于光刻和反應(yīng)性離子刻蝕加工多晶硅膜345，形成柵極電極。
其次，采用使柵極電極345的側(cè)壁氧化或氮氧化的辦法，形成1到30nm的側(cè)壁硅絕緣膜348。這時，硅襯底341的一部分也被氧化，形成硅氧化膜342。
其次，為了形成淺的源極擴(kuò)散層351和漏極擴(kuò)散層352，使得表面濃度變成為1017cm-3到1021cm-3那樣地，離子注入雜質(zhì)(磷、砷或銻)。離子注入的深度為10到500(nm)左右。
其次，在硅氧化膜342上邊，用LPCVD法，以1nm以上4nm以下的厚度，形成TCS-SiN膜346。接著，以2nm到20nm的厚度形成DCS-SiN膜343。這些SiN氮化膜343和346，用來使得在形成深的源極擴(kuò)散層351a和漏極擴(kuò)散層352a時產(chǎn)生的點(diǎn)缺陷的影響或雜質(zhì)擴(kuò)散的影響達(dá)不到柵極電極345下方。347是TCS-SiN膜346和DCS-SiN膜343的界面區(qū)域。另外，DCS-SiN膜343要在形成了TCS-SiN膜346之后，不使襯底暴露于大氣中連續(xù)地形成。
另外，下層一側(cè)的TCS-SiN膜346，理想的是接近于化學(xué)計(jì)量比的、電荷俘獲中心少的膜。上層一側(cè)的DCS-SiN膜343理想的是電荷俘獲中心多的、富硅的膜。此外，TCS-SiN膜346和上層一側(cè)的DCS-SiN膜343的形成條件，與已經(jīng)說明過的形成條件等是同樣的。
接著，用TEOS或HTO淀積厚度10到200nm的硅氧化膜358。然后，各向異性刻蝕硅氧化膜358，在與柵極電極345的側(cè)壁對應(yīng)的部分上剩下硅氧化膜358。再以硅氧化膜358為掩模，對硅氮化膜346和343進(jìn)行刻蝕。
其次，作為n型雜質(zhì)例如離子注入砷或磷，形成深的源極擴(kuò)散層351a和漏極擴(kuò)散層352a。離子注入的條件定為加速電壓1到100keV、劑量1013到1016cm-2。
其次，向整個面上淀積厚度0.01到0.3微米的由Ni、Co或Ti構(gòu)成的金屬膜。接著，進(jìn)行600度以上的熱處理，使金屬膜和硅進(jìn)行反應(yīng)，借助于該熱處理，在源極擴(kuò)散層351a和漏極擴(kuò)散層352a上邊形成金屬硅化物膜350a，在多晶硅膜345上邊形成金屬硅化物膜350b。然后除去未與硅反應(yīng)而剩下的金屬膜。
之后的工序未畫出來，是淀積20到1000nm的由硅氧化膜、PSG或BPSG構(gòu)成的層間絕緣膜。接著，借助于光刻和反應(yīng)性離子刻蝕，形成布線溝和接觸孔。然后，淀積硅化物膜(TiSi膜、WSi膜等)或金屬膜(Al膜、W膜等)，形成布線。
如上所述，在本實(shí)施形態(tài)中，作為MISFET的側(cè)壁絕緣膜使用TCS-SiN膜346和DCS-SiN膜343的疊層構(gòu)造。以下，對把圖30所示的MISFET用做邏輯電路元件的情況下的效果進(jìn)行說明。
圖31是把p型MISFET362連接到圖30所示的n型MISFET361上形成CMOS反相器的電路圖。
在反相器的輸入Vin從VDD變化到地GND的情況下，把±VDD的電壓應(yīng)力施加到n型MISFET361的漏極和柵極間。例如，漏極352為GND，柵極345為VDD的情況下，形成把絕緣膜342當(dāng)作隧道絕緣膜，把SiN膜343和346當(dāng)作電荷儲存膜，把側(cè)壁絕緣膜348當(dāng)作塊絕緣膜的MONOS構(gòu)造，并施加從漏極352向電荷儲存膜注入電子的電場。反之，在漏極352為VDD，柵極345為GND的情況下，形成把側(cè)壁絕緣膜348當(dāng)作隧道絕緣膜，把SiN膜343和346當(dāng)作電荷儲存膜，把絕緣膜342當(dāng)作塊絕緣膜的MONOS構(gòu)造，并施加從柵極345向電荷儲存膜注入電子的電場。
當(dāng)使圖31的反相器動作時，將給圖30的SiN膜343和346，特別是將給柵極絕緣膜354的極其附近的SiN膜343和346施加符號不同的電場。為此，將產(chǎn)生SiN膜343和346的劣化。但是，若用實(shí)施形態(tài)的構(gòu)造，歸因于使用SiN膜343和346的疊層構(gòu)造，就如已經(jīng)說明的那樣，就可以抑制向SiN膜進(jìn)行的電子注入。因此，可以防止因向SiN膜的電子儲存導(dǎo)致的源極/漏極區(qū)域的電阻上升、閾值電壓的時間性變化這樣的問題。當(dāng)然，可以得到在先前的實(shí)施形態(tài)中說明的那樣的效果，這是不言而喻的。
另外，上邊所說的各個實(shí)施形態(tài)可以有種種的變形。例如，元件隔離絕緣膜或絕緣膜的形成方法，除去使硅襯底變換成硅氧化膜和硅氮化膜的方法之外，也可以使用向已淀積的硅膜注入氧離子的方法，或使已淀積的硅膜進(jìn)行氧化的方法。
此外，半導(dǎo)體襯底也可以不使用p型硅襯底而代之以使用n型硅襯底。此外，作為半導(dǎo)體襯底也可以使用SOI襯底。再有，作為半導(dǎo)體襯底也可以使用SiGe襯底、SiGeC襯底等含硅的單晶半導(dǎo)體襯底。此外，也可以不形成n型元件而代之以形成p型元件。在該情況下，p型雜質(zhì)可以使用銦或硼。
此外，在柵極電極中使用的半導(dǎo)體，除去Si之外，也可以使用SiGe、SiGeC。此外，柵極電極也可以使用W、Ta、Ti、Hf、Co、Pt、Pd或Ni等的金屬，或這些金屬的硅化物。此外，也可以使用上述材料的疊層膜。Si、SiGe或SiGeC既可以是多晶也可以是非晶，還可以是它們的疊層構(gòu)造。采用使用含有Si的半導(dǎo)體的辦法，就可以形成p型的柵極電極，就可以防止來自柵極電極的電子注入。此外，電荷儲存層也可以配置成點(diǎn)狀。
實(shí)施形態(tài)8圖32的剖面圖示出了本發(fā)明的實(shí)施形態(tài)8的半導(dǎo)體器件(非易失性存儲器)的構(gòu)造。
在硅襯底401上邊，依次形成隧道絕緣膜402、將成為電荷儲存膜的浮置柵極電極403、中間絕緣膜404、控制柵極電極405。此外，在硅襯底401上邊和柵極構(gòu)造的周圍，形成側(cè)壁氧化膜406。然后，夾持著柵極構(gòu)造形成源極區(qū)域407和漏極區(qū)域408。在圖32所示的例子中，隧道絕緣膜402雖然僅僅在浮置柵極電極403的正下邊存在，但是，也可以一直延伸到浮置柵極電極403的外側(cè)。
隧道絕緣膜402，用硅氮化膜形成，在硅氮化膜中含有結(jié)合到氨上的氫。該氫的主成分是重氫(D)。此外，隧道絕緣膜402的物理膜厚為9nm(換算成硅氧化膜后的膜厚為5.5nm)。
將使用已結(jié)合到氮上的氫的90％為重氫的存儲元件，10萬次寫入/擦除后的器件可靠性與現(xiàn)有技術(shù)(已結(jié)合到氮上的氫實(shí)質(zhì)上全部是輕氫的存儲元件)進(jìn)行比較，在動作時，設(shè)施加到隧道絕緣膜上的電壓為7.9V。在本實(shí)施形態(tài)中，與現(xiàn)有技術(shù)進(jìn)行比較，在寫入/擦除時在隧道絕緣膜內(nèi)產(chǎn)生的被叫做SILC(應(yīng)力誘生漏電流)的低電場漏電流降低了2個數(shù)量級左右。此外，存儲元件的誤動作發(fā)生率可降到1/10以下，把數(shù)據(jù)保持時間提高了2個數(shù)量級左右。
上邊所說的效果，可以解釋為是由于氮和重氫之間的鍵(N-D鍵)所具有的被叫做彎曲模的固有振動波數(shù)，接近于硅和氮之間的鍵(Si-N鍵)所具有的被叫做拉伸模的固有振動波數(shù)引起的。就是說，在寫入/擦除動作時高能電子在隧道絕緣膜中通過時，所給予N-D鍵的能量，借助于共振現(xiàn)象而被迅速地分配給周圍的Si-N鍵。為此，N-D鍵就不會被切斷。因此，可以解釋為漏電流發(fā)生得到抑制而不會在隧道絕緣膜中產(chǎn)生原子級的構(gòu)造缺陷。
N-D鍵的彎曲模固有振動波數(shù)，若根據(jù)N-H鍵(在這里，為方便起見，把氮與輕氫之間的鍵表示為N-H鍵)的彎曲模固有振動波數(shù)(1190cm-1)進(jìn)行估算，則將變成為1190×2=840cm-1.]]>另一方面，對Si-N鍵的拉伸模固有振動波數(shù)進(jìn)行實(shí)測，在用LPCVD法淀積的硅氮化膜中，為830±100cm-1，在氨氣氣氛中使硅襯底熱氮化形成的硅氮化膜中，則為850+90cm-1，在氨氣氣氛中使硅氧化膜熱氮化形成的硅氮化膜中，則為880±40cm-1。這些結(jié)果，支持上邊所說的共振現(xiàn)象模式。
另外，上邊所說的效果，在把隧道氮化膜中的N-H鍵的個數(shù)設(shè)為[N-H]，把N-D鍵的個數(shù)設(shè)為[N-D]時，在([N-D]/([N-H]+[N-D]))比0.5大的情況下就會顯著地表現(xiàn)出來，要想得到充分的效果，理想的是使上述比率大于0.9。此外，在隧道氮化膜中也可以含有氧。設(shè)隧道氮化膜中的氮濃度為[N]，氧濃度為[O]，則上述效果在([N]/([N]+[O]))大于0.5的情況下就會顯著地表現(xiàn)出來。要想得到充分的效果，理想的是使上述比率大于0.9。
另外，本實(shí)施形態(tài)的硅氮化膜，可以使用TCS以及用重氫(D)置換了輕氫的氨氣(ND3)用做源氣體通過LPCVD法形成。借助于該方法，就可以得到([N-D]/([N-H]+[N-D]))＞0.9且([N]/([N]+[O]))＞0.9的硅氮化膜。
此外，也可以使用DCS而不使用TCS。在該情況下，可以得到[N-D]/([N-H]+[N-D])＝0.8到0.9，[N]/([N]+[O])＝0.9的硅氮化膜。此外，也可以使用用重氫(D)置換了輕氫的硅烷(SiD4)和氮?dú)?N2)用做源氣體的等離子體CVD法。在該情況下，可以得到([N-D]/([N-H]+[N-D]))＞0.9且([N]/([N]+[O]))＝0.8～0.9的硅氮化膜。此外，也可以使這些硅氮化膜氧化。在該情況下，膜中的氧濃度雖然會增加，但是膜中的氫的總量卻可以減少，所以可以提高器件的可靠性。
另外，硅氮化膜中是[N-H]或[N-D]，可以用透過式的傅立葉變換型紅外吸收法(FT-IR法)計(jì)算。例如，[N-H]可根據(jù)振動波數(shù)3340cm-1附近的拉伸模的振動峰值，[N-D]則可以根據(jù)振動波數(shù)2370cm-1附近的拉伸模的振動峰值進(jìn)行計(jì)算。
如上所述，倘采用本實(shí)施形態(tài)，則可以大幅度地減少在寫入/擦除時產(chǎn)生的隧道絕緣膜的漏電流，可以提高非易失性存儲器元件的電荷保持特性。
實(shí)施形態(tài)9圖33的剖面圖示出了本發(fā)明的實(shí)施形態(tài)9的半導(dǎo)體器件(非易失性存儲器)的構(gòu)成。在硅襯底421上邊，依次形成隧道絕緣膜(底層絕緣膜)422、將成為電荷儲存膜的硅氮化膜423、頂層絕緣膜424和控制柵極電極425。此外，在硅襯底421上邊和柵極構(gòu)造的周圍，形成側(cè)壁氧化膜426。然后，夾持著柵極構(gòu)造形成源極區(qū)域427和漏極區(qū)域428。就是說，本實(shí)施形態(tài)是關(guān)于具有MONOS構(gòu)造的非易失性存儲器的實(shí)施形態(tài)。另外，在圖33所示的例子中，隧道絕緣膜422雖然僅僅在控制柵極電極425的正下邊存在，但是，也可以一直延伸到控制柵極電極425的外側(cè)。
隧道絕緣膜422用硅氮化膜形成，在硅氮化膜中含有已結(jié)合到氮上的氫。該氫的主成分是重氫(D)。另外，隧道絕緣膜422(硅氮化膜)的基本構(gòu)成和制造方法等與實(shí)施形態(tài)8是同樣的。
在本實(shí)施形態(tài)中，也可以通過在硅氮化膜中含有重氫，從而與實(shí)施例8同樣，提高非易失性存儲器元件的電荷保持特性。
以上，雖然說明的是本發(fā)明的實(shí)施形態(tài)，但是本發(fā)明并不限定于上述實(shí)施形態(tài)，在不脫離其宗旨的范圍內(nèi)可以進(jìn)行種種變形后實(shí)施。此外，在上述實(shí)施形態(tài)中含有各種階段的發(fā)明，采用使所公開的構(gòu)成要件進(jìn)行適宜組合的辦法，可以抽出各種發(fā)明。例如，即便是從所公開的構(gòu)成要件中削除若干個構(gòu)成要件，只要是可以得到預(yù)定的效果，都可以作為發(fā)明抽出。
權(quán)利要求
1.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；包括沿著上述柵極電極的上表面或側(cè)面形成的含有氮、硅和氫的下層一側(cè)硅氮化膜，和在下層一側(cè)硅氮化膜上邊形成的含有氮、硅和氫的上層一側(cè)硅氮化膜的第2絕緣膜，上述下層一側(cè)硅氮化膜中氮(N)和硅(Si)的組成比N/Si比上述上層一側(cè)硅氮化膜中氮(N)和硅(Si)的組成比N/Si高。
2.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；包括與上述柵極電極鄰近形成的含有氮、硅和氫的下層一側(cè)硅氮化膜，和在下層一側(cè)硅氮化膜上邊形成的含有氮、硅和氫的上層一側(cè)硅氮化膜的第2絕緣膜，上述下層一側(cè)硅氮化膜中含有的氫的濃度比上述上層一側(cè)硅氮化膜中含有的氫的濃度高。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜中含有的氫的濃度比上述上層一側(cè)硅氮化膜中含有的氫的濃度高。
4.根據(jù)權(quán)利要求1到3中任何一項(xiàng)權(quán)利要求所述的半導(dǎo)體器件，其特征在于在上述氫中含有氫的同位素。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜的組成比N/Si比1.32高，上述上層一側(cè)硅氮化膜的組成比N/Si比1.32低。
6.根據(jù)權(quán)利要求2或3所述的半導(dǎo)體器件，其特征在于在上述下層一側(cè)硅氮化膜中所含有的氫的濃度比5×1021/cm3高，在上述上層一側(cè)硅氮化膜中所含有的氫的濃度比5×1021/cm3低。
7.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜的密度比2.68g/cm3低，上述上層一側(cè)硅氮化膜的密度比2.68g/cm3高。
8.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜和上述上層一側(cè)硅氮化膜之間的界面處的氧濃度比1×1022/cm3低。
9.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜中的Si-H鍵的密度比1×1020/cm3低，上述上層一側(cè)硅氮化膜中的Si-H鍵的密度比1×1020/cm3高。
10.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述柵極電極含有硼濃度的含量比1×1019/cm3高比1×1021/cm3低的硅膜或硅鍺膜。
11.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體襯底包括源極區(qū)域、漏極區(qū)域和被上述源極區(qū)域和漏極區(qū)域夾持著的溝道區(qū)域。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于還具備其它柵極電極和在上述柵極電極和上述其它柵極電極之間形成的中間絕緣膜。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于還具備在上述柵極電極的側(cè)面上邊形成的第3絕緣膜和在上述漏極區(qū)域上邊形成的第4絕緣膜，上述第2絕緣膜在上述第3和第4絕緣膜上邊形成。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜的厚度在1nm以上4nm以下。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于上述下層一側(cè)硅氮化膜的厚度在上述上層一側(cè)硅氮化膜的厚度以下。
16.一種具備串聯(lián)連接的多個存儲單元的半導(dǎo)體器件，其中，上述存儲單元具備含有源極區(qū)域、漏極區(qū)域和被上述源極區(qū)域和上述漏極區(qū)域挾持著的溝道區(qū)域的半導(dǎo)體襯底；在上述半導(dǎo)體襯底上邊形成的第1絕緣膜；在上述第1絕緣膜上邊形成且儲存通過上述第1絕緣膜從上述半導(dǎo)體襯底注入進(jìn)來的電荷的第2絕緣膜，具有厚度為1nm以上4nm以下的下層一側(cè)硅氮化膜和在下層一側(cè)硅氮化膜上邊形成的上層一側(cè)硅氮化膜；在上述第2絕緣膜上邊形成的第3絕緣膜；在上述第3絕緣膜上邊形成的控制柵極電極。
17.一種半導(dǎo)體器件，具備含有源極區(qū)域、漏極區(qū)域和被上述源極區(qū)域和上述漏極區(qū)域挾持著的溝道區(qū)域的半導(dǎo)體襯底；在上述半導(dǎo)體襯底上邊形成的第1絕緣膜；在上述第1絕緣膜上邊形成且儲存通過上述第1絕緣膜從上述半導(dǎo)體襯底注入進(jìn)來的電荷的第2絕緣膜，具有厚度為1nm以上4nm以下的下層一側(cè)硅氮化膜和在下層一側(cè)硅氮化膜上邊形成的上層一側(cè)硅氮化膜；在上述第2絕緣膜上邊形成的第3絕緣膜；在上述第3絕緣膜上邊形成的控制柵極電極，上述第2絕緣膜具有上述源極區(qū)域附近的第1區(qū)域和上述漏極區(qū)域附近的第2區(qū)域，在上述第1區(qū)域和第2區(qū)域內(nèi)彼此獨(dú)立地儲存電荷。
18.根據(jù)權(quán)利要求16或17所述的半導(dǎo)體器件，其特征在于在上述控制柵極電極中，在讀出時施加上比寫入時的閾值電壓上限還高的電壓。
19.根據(jù)權(quán)利要求16或17所述的半導(dǎo)體器件，其特征在于在上述下層一側(cè)硅氮化膜和上述上層一側(cè)硅氮化膜的界面處的氧濃度比1×1022/cm3低。
20.根據(jù)權(quán)利要求16或17所述的半導(dǎo)體器件，其特征在于在上述下層一側(cè)硅氮化膜和上層一側(cè)硅氮化膜中含有的重氫數(shù)對全部氫的總數(shù)的比率在0.01以上。
21.一種具備在半導(dǎo)體襯底上邊形成第1絕緣膜的工序和在含有上述第1絕緣膜的區(qū)域上邊形成第2絕緣膜的工序的半導(dǎo)體器件的制造方法，其中，形成上述第2絕緣膜的工序具備用含有四氯硅烷的第1硅源和第1氮源形成第1硅氮化膜的工序；在上述第1硅氮化膜上邊，使用四氯硅烷以外的第2硅源和第2氮源形成第2硅氮化膜的工序。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征在于上述第2硅源包括二氯硅烷。
23.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征在于上述第1氮源和第2氮源是氨氣。
24.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征在于從形成上述第1硅氮化膜的工序之后到形成上述第2硅氮化膜的工序之前，不把上述第1硅氮化膜暴露在大氣中。
25.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征在于還具備在上述第1絕緣膜上邊或上方形成電極的工序，上述第2絕緣膜在含有上述第1絕緣膜和上述電極的區(qū)域上邊形成。
26.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件的制造方法，其特征在于，還具備在上述第2絕緣膜上邊形成第3絕緣膜的工序；在上述第3絕緣膜上邊形成電極的工序。
27.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；柵極電極；在上述半導(dǎo)體襯底和上述柵極電極之間形成的第1絕緣膜；包括與上述柵極電極鄰接形成的含有氮、硅和氫的硅氮化膜的第2絕緣膜，上述硅氮化膜中含有的重氫數(shù)對全部氫總數(shù)的比率在0.9以上。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體襯底包括源極區(qū)域、漏極區(qū)域和被上述源極區(qū)域和上述漏極區(qū)域夾持著的溝道區(qū)域。
29.根據(jù)權(quán)利要求27所述的半導(dǎo)體器件，其特征在于上述第2絕緣膜沿著上述柵極電極的上表面或側(cè)面形成。
30.根據(jù)權(quán)利要求27所述的半導(dǎo)體器件，其特征在于上述第2絕緣膜在上述柵極電極和上述第1絕緣膜之間形成。
31.一種半導(dǎo)體器件的制造方法，具備在半導(dǎo)體襯底上邊形成第1絕緣膜的工序，在含有上述第1絕緣膜的區(qū)域上邊形成第2絕緣膜的工序，形成上述第2絕緣膜的工序含有用硅源和含有重氫的氮源形成硅氮化膜的工序。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體器件的制造方法，其特征在于上述硅源不含有輕氫。
33.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；控制柵極電極；在上述半導(dǎo)體襯底和上述控制柵極電極之間形成且含有硅、氮和已結(jié)合到氮上的重氫的硅氮化膜；在上述控制柵極電極和上述硅氮化膜之間形成且儲存通過上述硅氮化膜從上述半導(dǎo)體襯底注入進(jìn)來的電荷的電荷儲存膜。
34.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其特征在于上述硅氮化膜還含有結(jié)合到氮上的輕氫，在上述硅氮化膜中，結(jié)合到氮上的重氫數(shù)比結(jié)合到氮上的輕氫數(shù)多。
35.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其特征在于上述硅氮化膜還含有氧。
36.根據(jù)權(quán)利要求33所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體襯底包括源極區(qū)域、漏極區(qū)域和被上述源極區(qū)域和上述漏極區(qū)域夾持著的溝道區(qū)域。
37.根據(jù)權(quán)利要求36所述的半導(dǎo)體器件，其特征在于還具備在上述控制柵極電極和構(gòu)成浮置柵極電極的上述電荷儲存膜之間形成的中間絕緣膜。
38.根據(jù)權(quán)利要求36所述的半導(dǎo)體器件，其特征在于上述電荷儲存膜是絕緣膜。
全文摘要
采用改善硅氮化膜的構(gòu)成或形成方法的辦法，提供特性等優(yōu)良的半導(dǎo)體器件。該半導(dǎo)體器件具備半導(dǎo)體襯底101；柵極電極104、105、106；在半導(dǎo)體襯底和柵極電極間形成的第1絕緣膜103；包括沿著柵極電極的上表面或側(cè)面形成的包括氮、硅和氫的下層一側(cè)硅氮化膜107，和在下層一側(cè)硅氮化膜上邊形成的含有氮、硅和氫的上層一側(cè)硅氮化膜108的第2絕緣膜，其特征在于上述下層一側(cè)的硅氮化膜中的氮(N)和硅(Si)之間的組成比N/Si，比在上述上層一側(cè)的硅氮化膜中的氮(N)和硅(Si)之間的組成比N/Si更高。
文檔編號H01L29/792GK1463045SQ0313813
公開日2003年12月24日 申請日期2003年5月28日 優(yōu)先權(quán)日2002年5月29日
發(fā)明者田中正幸, 小澤良夫, 齋田繁彥, 合田晃, 野口充宏, 三谷祐一郎, 綱島祥隆 申請人:株式會社東芝