專利名稱：靜電放電保護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電保護電路，尤其涉及一種NPN達林頓(Darlington)靜電放電保護電路。
背景技術(shù)：
靜電(Static Electricity)可以說是無所不在的，任何兩個不同材質(zhì)的物體摩擦，都有可能產(chǎn)生靜電。而當帶有靜電的物體接觸到IC(集成電路)的金屬接腳時所產(chǎn)生的瞬間高壓放電，會經(jīng)由金屬接腳影響內(nèi)部電路(internalcircuit)，所以說經(jīng)由靜電放電(electrostatic discharge，ESD)所引起的損害，很可能造成電子系統(tǒng)的失效。靜電放電保護電路的主要功能是當有靜電放電發(fā)生時，在靜電放電的脈沖(pulse)未到達內(nèi)部電路之前先行啟動，以迅速地消除過高的電壓，進而減少靜電放電現(xiàn)象所導致的破壞，同時該保護電路也必須能承受靜電放電脈沖的能量而不會對保護電路本身造成損害。另外就是該靜電放電保護電路必須只有在靜電放電發(fā)生時才會動作，其它的時間則是不動作的，以免影響電子系統(tǒng)的正常運作。
請參考圖1，圖1為現(xiàn)有雙極結(jié)晶體管的靜電放電保護電路的電路圖。如圖1所示，在雙極型互補金屬氧化物半導體晶體管(BiCMOS)工藝中，以一個NPN雙極結(jié)晶體管(NPN BJT)作為靜電放電保護電路，該NPN雙極結(jié)晶體管的基極(base)浮置，發(fā)射極(emitter)接地，集電極(collector)則接至一內(nèi)部電路的輸入衰減器(input pad)或者是電壓源衰減器(VDD pad)，當該內(nèi)部電路的輸入衰減器或電壓源衰減器受一靜電放電脈沖干擾時，該NPN雙極結(jié)晶體管即擊穿導通，將靜電放電電流接地。使用基極開路NPN雙極結(jié)晶體管作為靜電放電保護電路的優(yōu)點為NPN雙極結(jié)晶體管的輸入電容較小，所以NPN雙極結(jié)晶體管能快速導通，但是NPN雙極結(jié)晶體管所能汲取的電流有限，所以靜電放電保護的效果不佳，是使用基極浮置NPN雙極結(jié)晶體管作為靜電放電保護電路的缺點。
請參考圖2，圖2為現(xiàn)有金屬氧化物半導體晶體管的靜電放電保護電路的電路圖。如圖2所示，以一個金屬氧化物半導體晶體管(MOS)作為靜電放電保護電路，該金屬氧化物半導體晶體管的柵極(gate)連接于其源極(source)后接地，其漏極(drain)連接至一內(nèi)部電路的輸入衰減器或者是電壓源衰減器，當該內(nèi)部電路的輸入衰減器或電壓源衰減器受一靜電放電脈沖干擾時，該金屬氧化物半導體晶體管將導通使靜電電流接地。使用柵極接地金屬氧化物半導體晶體管的優(yōu)點為金屬氧化物半導體晶體管能汲取較大的電流，對于靜電放電保護的效果較佳，但是由于金屬氧化物半導體晶體管的輸入電容較大，所以金屬氧化物半導體晶體管的操作速度較慢，可能無法提供內(nèi)部電子系統(tǒng)完全的保護，是使用柵極接地金屬氧化物半導體晶體管作為靜電放電保護電路的缺點。
由上述可知，使用基極浮置NPN雙極結(jié)晶體管作為靜電放電保護電路，操作速度雖快但是靜電放電保護的效果卻不佳；而使用柵極接地金屬氧化物半導體晶體管作為靜電放電保護電路可以改善基極浮置NPN雙極結(jié)晶體管的缺點，得到較好的靜電放電保護的效果，卻因為有較大的輸入電容使得操作速度受到限制。
其他相關(guān)的技術(shù)可以參考美國專利5,530,612、美國專利5,986,863、美國專利6,028,758、美國專利6,320,735、美國專利6,400,540、美國專利申請案20020027755A1，以及歐洲專利651,490、歐洲專利477,429。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的是提供一NPN達林頓靜電放電保護電路，以解決上述問題。
本發(fā)明提供一種靜電放電保護電路，其包含一NPN達林頓電路，以及一N型金屬氧化物半導體晶體管。該N型金屬氧化物半導體晶體管的漏極連接于該NPN達林頓電路的輸入端，該N型金屬氧化物半導體晶體管的源極連接于該NPN達林頓電路的控制端，該N型金屬氧化物半導體晶體管的柵極連接于該NPN達林頓電路的輸出端。


圖1為現(xiàn)有雙極結(jié)晶體管的靜電放電保護電路的電路圖；圖2為現(xiàn)有金屬氧化物半導體晶體管的靜電放電保護電路的電路圖；
圖3為本發(fā)明靜電放電保護電路的電路圖；圖4A及圖4B為本發(fā)明靜電放電保護電路在雙極型互補晶體管工藝中元件結(jié)構(gòu)的示意圖；圖5A及圖5B為本發(fā)明靜電放電保護電路在互補晶體管工藝中元件結(jié)構(gòu)的示意圖；圖6為本發(fā)明靜電放電保護電路連接電壓源衰減器的電路圖；以及圖7為本發(fā)明互補式靜電放電保護電路的電路圖。
附圖中的附圖標記說明如下10 本發(fā)明靜電放電保護電路12 N型金屬氧化物半導體晶體管14 第一NPN雙極結(jié)晶體管16 第二NPN雙極結(jié)晶體管18 第一電阻 20 第二電阻22 輸入衰減器 24 電壓源衰減器26 本發(fā)明靜電放電保護電路的互補電路30 P型襯底 32 P型外延層或N型外延層34 N+掩埋層 36 N阱38 P阱 40 N+極42 絕緣層 50 P型襯底52 N深阱54 P阱56 N+極 58 絕緣層具體實施方式
請參考圖3，圖3為本發(fā)明靜電放電保護電路的電路圖。本發(fā)明的靜電放電保護電路10包含一N型金屬氧化物半導體晶體管(NMOS)12，一第一NPN雙極結(jié)晶體管(NPN BJT)14，一第二NPN雙極結(jié)晶體管16，一第一電阻18以及一第二電阻20。其中兩個NPN雙極結(jié)晶體管14、16的集電極(collector)相連在一起，第一NPN雙極結(jié)晶體管14的發(fā)射極(emitter)連接于第二NPN雙極結(jié)晶體管16的基極(base)，形成一NPN達林頓電路(NPNDarlington circuit)，第一NPN雙極結(jié)晶體管14的基極為該NPN達林頓電路的控制端，其集電極為該NPN達林頓電路的輸入端，第二NPN雙極結(jié)晶體管16的發(fā)射極為該NPN達林頓電路的輸出端。N型金屬氧化物半導體晶體管12的漏極(drain)連接于該NPN達林頓電路的輸入端，N型金屬氧化物半導體晶體管12的柵極(gate)連接于該NPN達林頓電路的輸出端，源極(source)連接于該NPN達林頓電路的控制端。該NPN達林頓電路的輸入端連接于一內(nèi)部電路的輸入衰減器(I/P)22，其輸出端連接于接地點，而第一電阻18連接于第一NPN雙極結(jié)晶體管14的基極與接地點之間，第二電阻20連接于第二NPN雙極結(jié)晶體管16的基極與接地點之間。當該內(nèi)部電路的輸入衰減器22受一靜電放電脈沖干擾時，N型金屬氧化物半導體晶體管12立即觸發(fā)導通，使得一部分的靜電電流流過第一電阻18在其兩端形成一壓降，此壓降驅(qū)動第一NPN雙極結(jié)晶體管14導通，再使得一部分的靜電電流過第二電阻20并在其兩端形成另一壓降，此壓降驅(qū)動第二NPN雙極結(jié)晶體管16導通，使得大部分的靜電電流經(jīng)由此通路接地，達到靜電放電保護的功效。在本實施例中，第二NPN雙極結(jié)晶體管16的發(fā)射極寬度為第一NPN雙極結(jié)晶體管14的兩倍，主要是為了達到更好的靜電放電效果，而第一電阻18及第二電阻20只是用來形成一壓降以驅(qū)動NPN雙極結(jié)晶體管導通，在此選用的電阻值為500歐姆。第一NPN雙極結(jié)晶體管14及第二NPN雙極結(jié)晶體管16的發(fā)射極寬度與第一電阻18及第二電阻20的電阻值亦可依據(jù)實際需要選用合適的值，皆應屬于本發(fā)明所涵蓋的范圍。
請參考圖4A及圖4B，圖4A及圖4B為本發(fā)明靜電放電保護電路在雙極型互補金屬氧化物半導體晶體管(BiCMOS)工藝中元件結(jié)構(gòu)的示意圖。如圖4A所示，在雙極型互補金屬氧化物半導體晶體管工藝中，先在一P型襯底(P-substrate)30上生成一P型外延層(P-epi layer)或一N型外延層(N-epilayer)32，接著再注入一N+掩埋層(N+buried layer)34于外延層32上，于N+掩埋層34上形成一P阱(P well)38，而P阱38的四周則注入一N阱(NW+sink)36以環(huán)繞P阱38的方式形成于N+掩埋層34的上側(cè)將P阱38與P型襯底30隔離，最后于P阱38內(nèi)注入N+極(N+node)40。在上述的結(jié)構(gòu)中，一個NPN雙極結(jié)晶體管是以N+極40作為發(fā)射極，P阱38作為基極，及N+掩埋層34作為集電極，如圖4A所示。而一個N型金屬氧化物半導體晶體管則是以兩個N+極40為漏極及源極，并在兩個N+極40的通道上方形成一絕緣層42作為柵極，如圖4B所示。在P阱38中的N型金屬氧化物半導體晶體管被N阱(NW+sink)36及N+掩埋層34所隔絕，如圖3中所示的以圓圈包圍N型金屬氧化物半導體晶體管12表示之。因為本實施例采用上述特殊的隔離結(jié)構(gòu)，故能以N型金屬氧化物半導體晶體管作為一觸發(fā)器(trigger)來驅(qū)動NPN達林頓電路，達到較好的靜電放電保護的功效。
請參考圖5A及圖5B，圖5A及圖5B為本發(fā)明靜電放電保護電路應用在互補型金屬氧化物半導體晶體管(CMOS)工藝中元件結(jié)構(gòu)的示意圖。同樣地，在互補型金屬氧化物半導體晶體管工藝中，也可以利用一N深阱(deep Nwell)52來隔離一P阱54與一P型襯底50。如圖5A所示，先在P型襯底50上注入N深阱52，接著在N深阱52上再注入P阱54，最后于P阱54內(nèi)注入N+極56。一個NPN雙極結(jié)晶體管是以N+極56作為發(fā)射極，P阱54作為基極，及N深阱52作為集電極，如圖5A所示。而一個N型金屬氧化物半導體晶體管則是以兩個N+極56為漏極及源極，并在兩個N+極的通道上方形成一絕緣層58作為柵極，如圖5B所示。在P阱54中的N型金屬氧化物半導體晶體管被N深阱52所隔絕，如圖3中所示的以圓圈包圍N型金屬氧化物半導體晶體管12表示之。
請參考圖6，圖6為本發(fā)明靜電放電保護電路連接電壓源衰減器24的電路圖。為使說明更簡潔，圖6之中與圖3之中相同的元件有著相同的功能且使用相同的標號。在圖3之中，該NPN達林頓電路的輸入端連接于內(nèi)部電路的輸入衰減器22，當該內(nèi)部電路的輸入衰減器22受一靜電放電脈沖干擾時，本發(fā)明靜電放電保護電路10立即啟動使靜電電流接地。同樣地，本發(fā)明靜電放電保護電路10中的NPN達林頓電路的輸入端也可以連接于一電壓源衰減器24，當電壓源衰減器24受一靜電放電脈沖干擾時，本發(fā)明靜電放電保護電路10會立即啟動將靜電電流導入接地點。一般常用人體放電模型(Human-Body Model，HBM)及機器放電模型(Machine Model，MM)這兩種型來模擬靜電放電產(chǎn)生的情況，由測量HBM值或MM值可以得知一靜電放電保護電路對于靜電放電保護的效果，HBM值或MM值愈大表示其靜電放電保護的效果愈好。當一靜電放電保護電路連接于一內(nèi)部電路的輸入衰減器時，現(xiàn)有靜電放電保護電路的HBM值約為2.5KV，MM值約為200V，而本發(fā)明靜電放電保護電路10的HBM值可達5.5KV，MM值可達500V。當一靜電放電保護電路連接于一電壓源衰減器時，現(xiàn)有靜電放電保護電路的HBM值約為5KV，MM值約為200V，而本發(fā)明靜電放電保護電路10的HBM值可達8KV，MM值可達400V。由以上的數(shù)據(jù)可知，本發(fā)明靜電放電保護電路10可以有效地達到靜電放電保護。
請參考圖7，圖7為本發(fā)明互補式靜電放電保護電路的電路圖。在圖3之中，若靜電放電脈沖由電壓源進入，靜電放電電流通過接地點經(jīng)過靜電放電保護電路到達內(nèi)部電路的輸入衰減器22，則靜電放電保護的效果可能不足以滿足更高的需求。如圖7所示，若在電壓源及內(nèi)部電路的輸入衰減器22間以互補的概念加入一由PNP雙極結(jié)晶體管及P型金屬氧化物半導體晶體管所組成的電路26，其與圖3之中的靜電放電保護電路10完全互補，則當一靜電放電脈沖由電壓源進入時，即經(jīng)由電路26直接到達該內(nèi)部電路的輸入衰減器22，提高靜電放電保護的效果。
與現(xiàn)有技術(shù)相比，本發(fā)明靜電放電保護電路10在雙極型互補金屬氧化物半導體晶體管工藝中以N阱36及N+掩埋層34隔離P阱38中的N型金屬氧化物半導體晶體管，在互補型金屬氧化物半導體晶體管工藝中以N深阱52隔離P阱54中的N型金屬氧化物半導體晶體管，利用這種隔離的技術(shù)制作N型金屬氧化物半導體晶體管12作為觸發(fā)器來驅(qū)動由兩個NPN雙極結(jié)晶體管14、16所組成的NPN達林頓電路，使靜電電流能快速通過而達到靜電放電保護的效果。由實驗值可知，不論本發(fā)明靜電放電保護電路10連接于內(nèi)部電路的輸入衰減器22或是電壓源衰減器24，都能比現(xiàn)有技術(shù)更有效地達到靜電放電的保護。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明的精神所做的均等變化與修飾，皆應屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種靜電放電保護電路，其包括一NPN達林頓電路，其具有一輸入端及一輸出端，該NPN達林頓電路的輸出端接地；以及一N型金屬氧化物半導體晶體管，其漏極連接于該NPN達林頓電路的輸入端，該N型金屬氧化物半導體晶體管的源極連接于該NPN達林頓電路的控制端，該N型金屬氧化物半導體晶體管的柵極連接于該NPN達林頓電路的輸出端。
2.如權(quán)利要求1所述的靜電放電保護電路，其中該NPN達林頓電路包括二個NPN雙極結(jié)晶體管，每一個NPN雙極結(jié)晶體管包含一N+掩埋層，一P阱，形成于該N+掩埋層的上側(cè)，一N阱，以環(huán)繞該P阱的方式形成于該N+掩埋層的上側(cè)，以及一N+極，形成于該P阱的上側(cè)；而該N型金屬氧化物半導體晶體管包含一N+掩埋層，一P阱，形成于該N+掩埋層的上側(cè)，一N阱，以環(huán)繞該P阱的方式形成于該N+掩埋層的上側(cè)，以及二個N+極，形成于該P阱的上側(cè)。
3.如權(quán)利要求2所述的靜電放電保護電路，其中該二個雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管形成于一P型襯底上，而該二個NPN雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管的N阱用來將其P阱與該P型襯底隔離。
4.如權(quán)利要求3所述的靜電放電保護電路，其中該P型襯底上形成有一P型外延層，而該二個雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管形成于該P型外延層上。
5.如權(quán)利要求3所述的靜電放電保護電路，其中該P型襯底上形成有一N型外延層，而該二個雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管形成于該N型外延層上。
6.如權(quán)利要求3所述的靜電放電保護電路，其經(jīng)由一個雙極型互補金屬氧化物半導體晶體管工藝來形成。
7.如權(quán)利要求1所述的靜電放電保護電路，其中該NPN達林頓電路包含二個NPN雙極結(jié)晶體管，每一NPN雙極結(jié)晶體管包含一N深阱，一P阱，形成于該N深阱的上側(cè)，以及一N+極，形成于該P阱的上側(cè)；而該N型金屬氧化物半導體晶體管包含一N深阱，一P阱，形成于該N深阱的上側(cè)，以及二個N+極，形成于該P阱的上側(cè)。
8.如權(quán)利要求7所述的靜電放電保護電路，其中該二個雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管形成于一P型襯底上，而該二個NPN雙極結(jié)晶體管及該N型金屬氧化物半導體晶體管的N深阱會將其P阱與該P型襯底隔離。
9.如權(quán)利要求8所述的靜電放電保護電路，其經(jīng)由一互補型金屬氧化物半導體晶體管工藝來形成。
10.如權(quán)利要求1所述的靜電放電保護電路，其中該NPN達林頓電路的輸入端連接于一電路的輸入端。
11.如權(quán)利要求1所述的靜電放電保護電路，其中該NPN達林頓電路的輸入端連接于一電壓源。
12.如權(quán)利要求1所述的靜電放電保護電路，其還包括一個PNP達林頓電路，其輸入端連接于該NPN達林頓電路的輸入端，該PNP達林頓電路的輸出端連接于一電壓源；以及一P型金屬氧化物半導體晶體管，其漏極連接于該PNP達林頓電路的輸入端，該P型金屬氧化物半導體晶體管的源極連接于該PNP達林頓電路的控制端，該P型金屬氧化物半導體晶體管的柵極連接于該PNP達林頓電路的輸出端。
全文摘要
本發(fā)明公開了一種靜電放電保護電路，其包含一NPN達林頓電路，以及一N型金屬氧化物半導體晶體管。該N型金屬氧化物半導體晶體管的漏極連接于該NPN達林頓電路的輸入端，該N型金屬氧化物半導體晶體管的源極連接于該NPN達林頓電路的控制端，該N型金屬氧化物半導體晶體管的柵極連接于該NPN達林頓電路的輸出端。
文檔編號H01L23/58GK1492505SQ02147198
公開日2004年4月28日 申請日期2002年10月25日 優(yōu)先權(quán)日2002年10月25日
發(fā)明者鄭道, 余定政, 鄭 道 申請人:聯(lián)發(fā)科技股份有限公司