專利名稱：最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于在CMOS集成電路中對(duì)共模點(diǎn)低于電路中最低電位的模擬信號(hào)輸入管腳的靜電保護(hù)方法，尤指對(duì)以最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法。
背景技術(shù)：
一般而言，對(duì)于通常的CMOS工藝來(lái)說(shuō)，用此工藝生產(chǎn)出的芯片所用的電源是最低電平GND和最高電平VDD(根據(jù)工藝的不同一般有1.8V、2.5V、3.3V、5V等)。如圖1所示為公知的輸入管腳靜電保護(hù)電路，它是由兩個(gè)二極管D1，D2，一個(gè)電阻R和一個(gè)電源到地的泄放通道(泄放電路)共同組成。
對(duì)于此種電路來(lái)說(shuō)，當(dāng)有對(duì)電源VDD為正電荷的靜電施加到輸入管腳時(shí)，D1正向?qū)ǎ姾芍苯訌腄1泄放到電源VDD上；當(dāng)有對(duì)電源VDD為負(fù)電荷的靜電施加到輸入管腳時(shí)，D2正向?qū)?，把?fù)電荷引至地(GND)，再通過(guò)電源到地的泄放通道(泄放電路)，把負(fù)電荷泄放到電源VDD上。同樣地，當(dāng)有相對(duì)于地GND為負(fù)電荷的靜電施加到輸入管腳時(shí)，D2正向?qū)?，?fù)電荷直接從D2泄放到地GND上；當(dāng)有對(duì)地GND為正電荷的靜電施加到輸入管腳時(shí)，D1正向?qū)?，把正電荷引至電?VDD)，再通過(guò)電源到地的泄放通道(泄放電路)，把正電荷泄放到地GND上。電阻R起到阻隔管腳和內(nèi)部電路的作用。如果這些保護(hù)電路自身足夠強(qiáng)壯，并且反應(yīng)足夠快，則外部施加的高壓靜電并不會(huì)對(duì)內(nèi)部電路造成破壞。
在CMOS工藝的集成電路中，圖1所示的二極管D1和D2為與CMOS工藝兼容的二極管。為了使其反應(yīng)更快，對(duì)靜電荷的泄放能力更高，一般采用如圖2所示的公知的輸入管腳靜電保護(hù)電路，它把二極管D1，D2換成了PMOS(MP)和NMOS(MN)，圖中的DP和DN分別是MP和MN的寄生二極管。這樣，除了DP和DN的存在以外，在相應(yīng)靜電壓下，MP和MN所形成的溝道也能泄放靜電荷，從而提升其保護(hù)能力。
由于靜電保護(hù)電路以不能影響IC的正常工作為前提。當(dāng)系統(tǒng)設(shè)計(jì)需要以地(0V)作為輸入信號(hào)的共模點(diǎn)時(shí)，公知的輸入管腳靜電保護(hù)電路就會(huì)影響到IC的正常工作。因?yàn)楫?dāng)輸入信號(hào)的電平處于0V以下時(shí)，圖1中的D2或圖2中的DN的存在會(huì)使輸入信號(hào)發(fā)生鉗位，從而影響到正常的功能實(shí)現(xiàn)。所以必須對(duì)公知的保護(hù)電路進(jìn)行改進(jìn)。

發(fā)明內(nèi)容
本發(fā)明的目的就是提供一種最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法。
進(jìn)一步說(shuō)，本發(fā)明的目的就是針對(duì)公知的保護(hù)電路不能使用在低于電路中最低電位的信號(hào)輸入管腳而提出的改善方法。
圖3所示即是一個(gè)經(jīng)過(guò)改進(jìn)的CMOS集成電路的輸入管腳保護(hù)電路，它可以實(shí)現(xiàn)對(duì)輸入管腳的靜電保護(hù)功能，同時(shí)不影響當(dāng)輸入信號(hào)的電平低于0V時(shí)電路的正常工作。它由一個(gè)PMOS(MP)，兩個(gè)電阻R1和R2，一個(gè)電容C，一個(gè)電源到地的泄放電路共同組成，圖中的DP是MP的寄生二極管，D1是CMOS集成電路中阱(Well)和襯底(Substrate)形成的處于電源和地之間的寄生二極管。
當(dāng)使用此保護(hù)電路的集成電路正常工作時(shí)，即使在輸入管腳上施加低于0V的信號(hào)，MP的柵源電壓(VGS)還是等于零，不會(huì)導(dǎo)通，電容C相當(dāng)于輸入信號(hào)的負(fù)載電容，它們都不會(huì)影響該集成電路的正常工作。當(dāng)有對(duì)電源VDD為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)?，正電荷直接從輸入管腳泄放到電源VDD上；當(dāng)有對(duì)電源VDD為負(fù)電荷的靜電施加到輸入管腳時(shí)，因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位。在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷直接泄放到電源VDD上。同樣地，當(dāng)有相對(duì)于地GND為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)?，把正電荷引至電?VDD)，再通過(guò)電源到地的泄放電路，把正電荷泄放到地GND上。當(dāng)有對(duì)地GND為負(fù)電荷的靜電施加到輸入管腳時(shí)，同樣因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位。在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷引至電源(VDD)，再通過(guò)D1，把負(fù)電荷泄放到地GND上。電阻R2起到阻隔管腳和內(nèi)部電路的作用。通過(guò)這樣泄放施加在輸入管腳的靜電荷，從而達(dá)到了保護(hù)內(nèi)部電路的目的。


圖1為公知的輸入管腳靜電保護(hù)電路圖。
圖2為公知的CMOS集成電路輸入管腳靜電保護(hù)電路圖。
圖3為本發(fā)明所要說(shuō)明的經(jīng)過(guò)改進(jìn)的CMOS集成電路輸入管腳靜電保護(hù)電路圖。
具體實(shí)施例方式
本發(fā)明就是針對(duì)公知的保護(hù)電路不能使用在低于電路中最低電位的信號(hào)輸入管腳而提出的改善方法。
圖3所示即是一個(gè)經(jīng)過(guò)改進(jìn)的CMOS集成電路的輸入管腳保護(hù)電路，它可以實(shí)現(xiàn)對(duì)輸入管腳的靜電保護(hù)功能，同時(shí)不影響當(dāng)輸入信號(hào)的電平低于0V時(shí)電路的正常工作。它由一個(gè)PMOS(MP)，兩個(gè)電阻R1和R2，一個(gè)電容C，一個(gè)電源到地的泄放電路共同組成，圖中的DP是MP的寄生二極管，D1是CMOS集成電路中阱(Well)和襯底(Substrate)形成的處于電源和地之間的寄生二極管。
當(dāng)使用此保護(hù)電路的集成電路正常工作時(shí)，即使在輸入管腳上施加低于0V的信號(hào)，MP的柵源電壓(VGS)還是等于零，不會(huì)導(dǎo)通，電容C相當(dāng)于輸入信號(hào)的負(fù)載電容，它們都不會(huì)影響該集成電路的正常工作。當(dāng)有對(duì)電源VDD為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)?，正電荷直接從輸入管腳泄放到電源VDD上；當(dāng)有對(duì)電源VDD為負(fù)電荷的靜電施加到輸入管腳時(shí)，因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位。在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷直接泄放到電源VDD上。同樣地，當(dāng)有相對(duì)于地GND為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)ǎ颜姾梢岭娫?VDD)，再通過(guò)電源到地的泄放電路，把正電荷泄放到地GND上。當(dāng)有對(duì)地GND為負(fù)電荷的靜電施加到輸入管腳時(shí)，同樣因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位。在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷引至電源(VDD)，再通過(guò)D1，把負(fù)電荷泄放到地GND上。電阻R2起到阻隔管腳和內(nèi)部電路的作用。通過(guò)這樣泄放施加在輸入管腳的靜電荷，從而達(dá)到了保護(hù)內(nèi)部電路的目的。綜上所述，本發(fā)明之目的和實(shí)現(xiàn)思想已經(jīng)被詳細(xì)揭示，說(shuō)明了本發(fā)明在對(duì)信號(hào)電平較電路中最低電平還低的輸入管腳的靜電保護(hù)的具體實(shí)現(xiàn)上，極具使用價(jià)值，且為目前市面上所未見。
以上所述，僅為本發(fā)明的一個(gè)實(shí)例而已，不能由此而限定本發(fā)明所實(shí)施之范圍。即大凡依本發(fā)明申請(qǐng)權(quán)利要求范圍內(nèi)所做之變化與修飾，(例如僅改動(dòng)所用器件的尺寸，或者進(jìn)行器件類型之間的等效互換，或者在此基礎(chǔ)上添加一些與靜電保護(hù)并無(wú)關(guān)系的器件等等)，皆應(yīng)仍屬于本發(fā)明權(quán)利所要求涵蓋之范圍。
權(quán)利要求
1.最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法，其特征在于該方法包括由一個(gè)PMOS(MP)，兩個(gè)電阻R1和R2，一個(gè)電容C，一個(gè)電源到地的泄放電路共同組成保護(hù)電路，電阻R2設(shè)置于輸入管腳與內(nèi)部電路之間，所述電容C的一端分別連接輸入管腳及電阻R2，所述電容C的另一端分別連接電阻R1及PMOS(MP)。
2.根據(jù)權(quán)利要求1所述的最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法，其特征在于所述的CMOS集成電路中阱(Well)和襯底(Substrate)形成的電源和地之間設(shè)置有寄生二極管。
3.根據(jù)權(quán)利要求1所述的最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法，其特征在于當(dāng)使用此保護(hù)電路的集成電路正常工作時(shí)，即使在輸入管腳上施加低于0V的信號(hào)，MP的柵源電壓(VGS)還是等于零，電容C相當(dāng)于輸入信號(hào)的負(fù)載電容，當(dāng)有對(duì)電源VDD為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)?，正電荷直接從輸入管腳泄放到電源VDD上，當(dāng)有對(duì)電源VDD為負(fù)電荷的靜電施加到輸入管腳時(shí)，因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位，在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷直接泄放到電源VDD上。
4.根據(jù)權(quán)利要求1所述的最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法，其特征在于當(dāng)有相對(duì)于地GND為正電荷的靜電施加到輸入管腳時(shí)，DP正向?qū)?，把正電荷引至電?VDD)，再通過(guò)電源到地的泄放電路，把正電荷泄放到地GND上，當(dāng)有對(duì)地GND為負(fù)電荷的靜電施加到輸入管腳時(shí)，同樣因?yàn)殡娙軨兩端的電壓不能突變，使得MP的柵極瞬間往負(fù)方向跳變，再由R1給電容C充電，將其逐漸拉回至VDD的電位，在此期間，MP的柵源電壓(VGS)小于其閾值電壓(VTP)，從而形成溝道，把輸入管腳的負(fù)電荷引至電源(VDD)，再通過(guò)D1，把負(fù)電荷泄放到地GND上，電阻R2阻隔管腳和內(nèi)部電路。
全文摘要
本發(fā)明公開了一種最低電位為共模電平的模擬信號(hào)輸入管腳的靜電保護(hù)方法，其特征在于該方法包括由一個(gè)PMOS(MP)，兩個(gè)電阻R1和R2，一個(gè)電容C，一個(gè)電源到地的泄放電路共同組成保護(hù)電路，電阻R2設(shè)置于輸入管腳與內(nèi)部電路之間，所述電容C的一端分別連接輸入管腳及電阻R2，所述電容C的另一端分別連接電阻R1及PMOS(MP)。所述的CMOS集成電路中阱(Well)和襯底(Substrate)形成的電源和地之間設(shè)置有寄生二極管。
文檔編號(hào)H01L23/58GK1485911SQ0213173
公開日2004年3月31日 申請(qǐng)日期2002年9月23日 優(yōu)先權(quán)日2002年9月23日
發(fā)明者丁然, 丁 然 申請(qǐng)人:珠海炬力集成電路設(shè)計(jì)有限公司