專利名稱：雙向過電壓與靜電放電防護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路上的過電壓(electrical overstress，EOS)與靜電放電(electrostatic discharge，ESD)防護(hù)裝置，特別涉及一種雙向(bi-directional)的EOS/ESD防護(hù)元件。


圖1-1為常見的以二極管實(shí)施的EOS/ESD防護(hù)電路；圖1-2為圖1-1中的二極管的電壓電流曲線圖。當(dāng)輸出輸入端接合焊墊10上的電壓超過二極管的崩潰電壓Vbreak時(shí)，二極管便導(dǎo)通而釋放在輸出輸入端接合焊墊10上的應(yīng)力，以保護(hù)IC中的內(nèi)部電路12。
圖2-1為常見的硅控整流器(semiconductor controlled rectifier，SCR)的剖面圖與元件符號(hào)；圖2-2為圖2-1中的二極管的電壓電流曲線圖；圖2-3是為圖2-1中的SCR應(yīng)用于輸出輸入端接合焊墊時(shí)的電路示意圖。在觸發(fā)之后，SCR的跨壓將限制在非常小的保持電壓Vhold。因此，在過電壓的狀態(tài)或是ESD事件時(shí)，SCR可以釋放大量的電流，而不至于燒毀了自己、然而，由圖1-2與圖2-2中的IC曲線可知，不論是二極管或是SCR，在負(fù)偏壓時(shí)，都是呈現(xiàn)導(dǎo)通的狀態(tài)。也就是說，輸出輸入端接合焊墊10處的信號(hào)，會(huì)受到二極管或是SCR的箝制，而無法有負(fù)電壓的值出現(xiàn)。即，在圖1-1以及圖2-3的架構(gòu)中，輸出輸入端接合焊墊10上的信號(hào)只可以是單向的(大于0)。一旦一輸出/輸入端需要傳送雙向的信號(hào)(可以大于或小于0)，便必須有雙向的EOS/ESD防護(hù)電路來保護(hù)IC中的元件。而在常見的EOS/ESD防護(hù)電路中，并沒有如此的功能。
根據(jù)上述的目的，本發(fā)明提出一種雙向的EOS/ESD防護(hù)裝置，適用于一輸出輸入端接合焊墊。該雙向的EOS/ESD防護(hù)裝置包括一NPN雙接面電晶體、一第一PNP雙接面電晶體以及一第二PNP雙接面電晶體。每個(gè)雙接面電晶體都具有一基極、一第一射/集極以及一第二射/集極。該NPN雙接面電晶體的該基極與該第一PNP雙接面電晶體的第二射/集極以及該第二PNP雙接面電晶體的第二射/集極相連接。該第一PNP雙接面電晶體的基極與該NPN雙接面電晶體的該第一射/集極是以一第一N型導(dǎo)電層所構(gòu)成。該第一N型導(dǎo)電層耦合至該輸出輸入端接合焊墊。該第二PNP雙接面電晶體的基極與該NPN雙接面電晶體的該第二射/集極是以一第二N型導(dǎo)電層所構(gòu)成，且該第二N型導(dǎo)電層耦合至一電源線。
第一PNP雙接面電晶體的第一射/集極可以耦接至該輸出輸入端接合焊墊。該第二PNP雙接面電晶體的第一射/集極可以耦接至該電源線。
所述的EOS與ESD防護(hù)裝置還包括有一第一電容，連接于該第一PNP雙接面電晶體的一射極與該輸出輸入端接合焊墊之間以及一第二電容，連接于該第二PNP雙接面電晶體的一射極與該電源線之間。
本發(fā)明還提出一種雙向EOS/ESD防護(hù)裝置，適用于一輸出/輸入端。該EOS/ESD防護(hù)裝置包括有一P型半導(dǎo)體層、一第一N型導(dǎo)電層、一第二N型導(dǎo)電層、一第一P型摻雜區(qū)、一第一N型摻雜區(qū)、一第二P型摻雜區(qū)以及一第二N型摻雜區(qū)。該第一N型導(dǎo)電層以及該第二N型導(dǎo)電層分開地設(shè)于該P(yáng)型半導(dǎo)體層的表面。該第一P型摻雜區(qū)以及該第一N型摻雜區(qū)均設(shè)于該第一N型導(dǎo)電層的表面。該第二P型摻雜區(qū)以及該第二N型摻雜區(qū)均設(shè)于該第二N型導(dǎo)電層的表面。該第一N摻雜區(qū)是耦合至一輸出輸入端接合焊墊，該第二N摻雜區(qū)是耦合至一電源線。
當(dāng)該輸出輸入端接合焊墊上的電壓，不論為電壓值為正或負(fù)，只要不超過一定范圍，均可以傳送信號(hào)進(jìn)入一內(nèi)部電路。
當(dāng)該輸出輸入端接合焊墊上與該電源線上的跨壓超過該一定范圍時(shí)，不論跨壓為正值或是負(fù)值，本發(fā)明的EOS/ESD防護(hù)裝置均可以適時(shí)的導(dǎo)通，箝制住該輸出輸入端接合焊墊上的電壓，以產(chǎn)生一較低的功率來釋放EOS/ESD應(yīng)力。
所述的P型半導(dǎo)體層為一N型基底上的一P型井。
所述的第一N型導(dǎo)電層以及該第二N型導(dǎo)電層N型導(dǎo)電層均為制作DDD結(jié)構(gòu)時(shí)所伴隨產(chǎn)生的N-DDD區(qū)。
所述的雙向EOS與ESD防護(hù)裝置還包括有一第一N型摻雜區(qū)，設(shè)于該第一N型導(dǎo)電層的表面，耦合至該輸出輸入端接合焊墊，以及一第二N型摻雜區(qū)，設(shè)于該第二N型導(dǎo)電層的表面，耦合至該電源線。
所述的第一P型摻雜區(qū)環(huán)繞該第一N型摻雜區(qū)。
所述的第一P型摻雜區(qū)環(huán)繞該第一P型摻雜區(qū)。
所述的第一N型摻雜區(qū)環(huán)繞該第二P型摻雜區(qū)。
所述的第一N型導(dǎo)電層以及該第二N型導(dǎo)電層之間設(shè)有一場(chǎng)氧化層區(qū)。
所述的場(chǎng)氧化層區(qū)上另設(shè)有一多晶硅導(dǎo)電層。
所述的多晶硅導(dǎo)電層與該輸出輸入端接合焊墊之間設(shè)有一第一電容，且該多晶硅導(dǎo)電層與該電源線之間設(shè)有一第二電容。
所述的第一P型摻雜區(qū)以及該第二P型摻雜區(qū)是于制作一集成電路中的P型MOS電晶體的源/漏極時(shí)同時(shí)形成。
所述的第一N型摻雜區(qū)以及該第二N型摻雜區(qū)是于制作一集成電路中的P型MOS電晶體的源/漏極時(shí)同時(shí)形成。
所述的P型半導(dǎo)體層是為設(shè)于一N型基體上的一P型井。
所述的P型半導(dǎo)體層是為一P型基體。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下
本發(fā)明的EOS/ESD裝置制作于一個(gè)P型基體30上。在垂直方向上，P+摻雜區(qū)32、N型井34以及P型基體30構(gòu)成了一個(gè)寄生的pnp雙接面電晶體Q1pnp。垂直方向上，P+摻雜區(qū)42、N型井38以及P型基體30構(gòu)成了一個(gè)寄生的pnp雙接面電晶體Q2pnp。在水平方向上，N型井38、P型基體30以及N型井34構(gòu)成了另一個(gè)npn雙接面電晶體Qnpn，形成在分隔兩個(gè)N型井(34、38)之間的場(chǎng)氧化層48下方。N+摻雜區(qū)36作為N型井34的電性接觸點(diǎn)，耦合至輸出輸入端接合墊44。Q1npn的基極與M+摻雜區(qū)36之間形同一個(gè)由N型井34的展阻(spread resistance)所構(gòu)成電阻R1well。相對(duì)的，N+摻雜區(qū)40作為N型井38的電性接觸點(diǎn)，耦合至一電源線Vss。Q2npn的基極與N+摻雜區(qū)40之間形同一個(gè)由N型井38的展阻所構(gòu)成電阻R2well。Qnpn的基極與輸出輸入端接合焊墊44之間有一個(gè)二極管D1以及一由P型基體展阻所構(gòu)成的等效電阻R1sub。Qnpn的基極與Vss之間有一個(gè)二極管D2以及一由P型基體展阻所構(gòu)成的等效電阻R2sub。N+摻雜區(qū)以及P+摻雜區(qū)是于制作IC中的NMOS與PMOS的源/漏極時(shí)同時(shí)制作。
電容C1opt與C2opt為兩個(gè)選擇性(optional)電容，可以增進(jìn)EOS/ESD裝置的觸發(fā)速度，分別耦接于P+摻雜區(qū)32與N+摻雜區(qū)36之間、以及R+摻雜區(qū)42與N+摻雜區(qū)40之間，如圖3-1所示。P+摻雜區(qū)32以及P+摻雜區(qū)42在電性上，并沒有耦接至任何特定的電位，可以視為是兩個(gè)浮動(dòng)的摻雜區(qū)。圖3-1中的等效元件以及其連接關(guān)系重新整理排列于圖3-2。
圖3-3為圖3-1的EOS/ESD的一種可能的布局圖。其中，N型井38環(huán)繞N型井34，其間設(shè)有場(chǎng)氧化層(未顯示)。N型井38中的兩個(gè)環(huán)狀摻雜區(qū)，由外而內(nèi)1分別是N+摻雜區(qū)40以及P+摻雜區(qū)。N型井34中的兩個(gè)環(huán)狀摻雜區(qū)，由外面內(nèi)，分別是P+摻雜區(qū)32以及N+摻雜區(qū)36。
圖4為圖3-1中的EOS/ESD防護(hù)裝置的電壓電流曲線圖。
在正常的電源操作時(shí)，由于Qnpn中兩個(gè)PN接面(介于P型基體30與N型井34以及介于P型基體30與N型井38之間)的存在，不論輸出輸入端接合焊墊44上的信號(hào)為正值或是為負(fù)值，兩個(gè)PN接面其中的一一定是負(fù)向偏壓。只要輸出輸入端接合焊墊44上的信號(hào)的強(qiáng)度(amplitude)不大于兩個(gè)PN接面的崩潰電壓，整個(gè)EOS/ESD保護(hù)裝置便呈現(xiàn)開路(opencircuit)，如同圖4中垂直座標(biāo)的a與a’中的電壓電流曲線所示。因此，輸出輸入端接合焊墊44便可以傳輸正電壓或是負(fù)電壓的信號(hào)至內(nèi)部電路46中。
在對(duì)Vss為正的EOS/ESD事件中，輸出輸入端接合焊墊44上出現(xiàn)了很大的正電壓，導(dǎo)致了P型基體30與N型井34之間的PN接面崩潰。由實(shí)驗(yàn)中可知，浮動(dòng)的P+摻雜區(qū)32、N型井34、P型基體30以及N型井38構(gòu)成了一個(gè)假性(pseudo)硅控整流器(SCR)。此假性SCR一旦被觸發(fā)之后，便會(huì)將輸出輸入端接合焊墊44處的電壓值箝制在一相當(dāng)小的正持守電壓Vhold+，如同a以上的電壓電流曲線所示。此時(shí)，放電電流Idis+透過圖3-2中的左半邊電路，由輸出輸入端接合焊墊44流到Vss。如此，內(nèi)部電路46的元件便不至于受到高電壓應(yīng)力面損傷。
相同的理論，在對(duì)Vss為負(fù)的EOS/ESD事件中，輸出輸入端接合焊墊44處的電壓值箝制在一相當(dāng)小的負(fù)持守電壓Vhold-，如同a’以下的電壓電流曲線所示。放電電流Idis-透過過圖3-2中的右半邊電路，由Vss流到輸出輸入端接合焊墊44。如此，內(nèi)部電路46的元件便不至于受到高電壓應(yīng)力而損傷。
由此可見，本發(fā)明的雙向EOS/ESD防護(hù)裝置確實(shí)可以設(shè)置于傳送帶有正負(fù)電壓信號(hào)的輸出輸入端接合焊墊。同時(shí)，也可以適當(dāng)?shù)奶峁〦OS/ESD防護(hù)。
為了達(dá)到雙向的目的，圖3-1中的P型基體必須是浮動(dòng)的(floating)。然而，在現(xiàn)今的集成電路設(shè)計(jì)中，大多數(shù)的P型基體都是直接耦接到Vss。為了避免接地的P型基體而無法實(shí)施本發(fā)明，因此，本發(fā)明的EOS/ESD防護(hù)裝置也可以利用一個(gè)浮動(dòng)的P型井來實(shí)施，如同圖5所示。
在圖5中，浮動(dòng)的P型井50設(shè)于一個(gè)N型基體52中，而且，以N-DDD摻雜區(qū)(54以及56)來取代圖3-1中的N型井(34與38)。N-DDD摻雜區(qū)(54以及56)是在半導(dǎo)體制作中，要使集成電路中的NMOS的源/漏極形成DDD結(jié)構(gòu)時(shí)，同時(shí)制作出來的。譬如說，一般為了增加ESD耐受力，都會(huì)在半導(dǎo)體制作中加入一到N-DDD離子布植制作，使耦接到輸出輸入端接合焊墊的NMOS具有DDD結(jié)構(gòu)的源/漏極。N-DDD離子布植制作便可以用來同時(shí)形成圖5中的N-DDD摻雜區(qū)54與56。如此，圖5的EOS/ESD防護(hù)裝置便完全相容于目前的半導(dǎo)體制作。然而，運(yùn)用N-DDD離子布植制作的方法僅僅是實(shí)施本發(fā)明的一個(gè)實(shí)施例，N-DDD摻雜區(qū)54以及56也可以運(yùn)用其他方法形成。
P型摻雜區(qū)32可以直接的耦接到輸出輸入端接合焊墊44，P型摻雜區(qū)42可以直接的耦接到Vss，如圖6-1所示。圖6-2為圖6-1的等效電路圖。圖6-1的EOS/ESD防護(hù)裝置的電壓電流曲線圖類似圖4。在圖6-2中，完全對(duì)稱的左半邊與右半邊的電路都呈現(xiàn)出類似SCR的結(jié)構(gòu)。然而，與一般SCR的表現(xiàn)(圖2-3中電壓電流曲線)不同的，圖4的曲線顯示出了本發(fā)明的EOS/ESD防護(hù)裝置確實(shí)可以提供雙向的輸出輸入端接合焊墊良好的EOS/ESD防護(hù)作用。
在兩個(gè)N型井或是N-DDD摻雜區(qū)之間，也可以形成一個(gè)柵結(jié)構(gòu)。同時(shí)，可以將Vss或輸出輸入端接合焊墊44上的瞬間電壓(transientvoltage)分配一些到柵結(jié)構(gòu)上的導(dǎo)電層，如圖7所示。如此，可以加速SCR的觸發(fā)速度。圖7為本發(fā)明運(yùn)用一柵結(jié)構(gòu)的實(shí)施例。兩個(gè)N-DDD摻雜區(qū)(54與56)之間有一個(gè)柵結(jié)構(gòu)。柵結(jié)構(gòu)以一場(chǎng)氧化層48為絕緣層、以上方的多晶硅導(dǎo)電層60作為柵極。耦合電容C1cpl耦接于多晶硅導(dǎo)電層60與輸出輸入端接合焊墊44之間；耦合電容C2-3pl耦接于多晶硅導(dǎo)電層60與輸出輸入端Vss之間。
本發(fā)明雖以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請(qǐng)權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種雙向過電壓與靜電放電防護(hù)裝置，適用于一輸出輸入端接合焊墊，其特征在于，包括有一NPN雙接面電晶體，具有一基極、一第一射/集極以及一第二射/集極；一第一PNP雙接面電晶體；以及一第二PNP雙接面電晶體；其中，該NPN雙接面電晶體的該基極與該第一PNP雙接面電晶體的一集極以及該第二PNP雙接面電晶體的一集極相連接；該第一PNP雙接面電晶體的一基極與該NPN雙接面電晶體的該第一射/集極是以一第一N型導(dǎo)電層所構(gòu)成，且該第一N型導(dǎo)電層耦合至該輸出輸入端接合焊墊；以及該第二PNP雙接面電晶體的一基極與該NPN雙接面電晶體的該第二射/集極是以一第二N型導(dǎo)電層所構(gòu)成，且該第一N型導(dǎo)電層耦合至一電源線。
2.如權(quán)利要求1所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的EOS與ESD防護(hù)裝置另包括有一第一電容，連接于該第一PNP雙接面電晶體的一射極與該輸出輸入端接合焊墊之間以及一第二電容，連接于該第二PNP雙接面電晶體的一射極與該電源線之間。
3.如權(quán)利要求1所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一PNP雙接面電晶體的一射極耦合至該輸出輸入端接合焊墊，該第二PNP雙接面電晶體的一射極耦合至該電源線。
4.一種雙向EOS與ESD防護(hù)裝置，適用于一輸出/輸入端，其特征在于，包括有一P型半導(dǎo)體層；一第一N型導(dǎo)電層以及一第二N型導(dǎo)電層，分開地設(shè)于該P(yáng)型半導(dǎo)體層的表面；一第一P型摻雜區(qū)，設(shè)于該第一N型導(dǎo)電層的表面；以及一第二P型摻雜區(qū)，設(shè)于該第一N型導(dǎo)電層的表面；其中，該第一N型導(dǎo)電層是耦合至一輸出輸入端接合焊墊，該第一N型導(dǎo)電層是耦合至一電源線。
5.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的P型半導(dǎo)體層為一N型基底上的一P型井。
6.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一N型導(dǎo)電層以及該第二N型導(dǎo)電層N型導(dǎo)電層均為制作DDD結(jié)構(gòu)時(shí)所伴隨產(chǎn)生的N-DDD區(qū)。
7.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的雙向EOS與ESD防護(hù)裝置還包括有一第一N型摻雜區(qū)，設(shè)于該第一N型導(dǎo)電層的表面，耦合至該輸出輸入端接合焊墊，以及一第二N型摻雜區(qū)，設(shè)于該第二N型導(dǎo)電層的表面，耦合至該電源線。
8.如權(quán)利要求7所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一P型摻雜區(qū)環(huán)繞該第一N型摻雜區(qū)。
9.如權(quán)利要求8所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一P型摻雜區(qū)環(huán)繞該第一P型摻雜區(qū)。
10.如權(quán)利要求9所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一N型摻雜區(qū)環(huán)繞該第二P型摻雜區(qū)。
11.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一N型導(dǎo)電層以及該第二N型導(dǎo)電層之間設(shè)有一場(chǎng)氧化層區(qū)。
12.如權(quán)利要求10所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的場(chǎng)氧化層區(qū)上還設(shè)有一多晶硅導(dǎo)電層。
13.如權(quán)利要求11所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的多晶硅導(dǎo)電層與該輸出輸入端接合焊墊之間設(shè)有一第一電容，且該多晶硅導(dǎo)電層與該電源線之間設(shè)有一第二電容。
14.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一P型摻雜區(qū)以及該第二P型摻雜區(qū)是于制作一集成電路中的P型MOS電晶體的源/漏極時(shí)同時(shí)形成。
15.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的第一N型摻雜區(qū)以及該第二N型摻雜區(qū)是于制作一集成電路中的P型MOS電晶體的源/漏極時(shí)同時(shí)形成。
16.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的P型半導(dǎo)體層是為設(shè)于一N型基體上的一P型井。
17.如權(quán)利要求4所述的雙向EOS與ESD防護(hù)裝置，其特征在于所述的P型半導(dǎo)體層是為一P型基體。
全文摘要
本發(fā)明涉及一種雙向過電壓與靜電放電防護(hù)裝置，用于一輸出/輸入端。其包括P型半導(dǎo)體層、第一N型導(dǎo)電層、第二N型導(dǎo)電層、第一P型摻雜區(qū)、第一N型摻雜區(qū)、第二P型摻雜區(qū)及第二N型摻雜區(qū)。第一N型導(dǎo)電層及第二N型導(dǎo)電層分開地設(shè)于P型半導(dǎo)體層的表面。第一P型摻雜區(qū)以及第一N型摻雜區(qū)均設(shè)于第一N型導(dǎo)電層的表面。第二P型摻雜區(qū)及第二N型摻雜區(qū)均設(shè)于第二N型導(dǎo)電層的表面。第一N摻雜區(qū)是耦合至一輸出輸入端接合焊墊，第二N摻雜區(qū)是耦合至一電源線。不論正或負(fù)電壓的信號(hào)均以通過該輸出輸入端接合焊墊傳送。當(dāng)輸出輸入端接合焊墊上的電壓超過一定范圍時(shí)，雙向防護(hù)裝置便導(dǎo)通而釋放應(yīng)力，保護(hù)一內(nèi)部電路。
文檔編號(hào)H01L23/58GK1450638SQ02106160
公開日2003年10月22日 申請(qǐng)日期2002年4月5日 優(yōu)先權(quán)日2002年4月5日
發(fā)明者陳偉梵 申請(qǐng)人:華邦電子股份有限公司