專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的半導(dǎo)體元件具有一基質(zhì)，在此基質(zhì)內(nèi)至少有一個四周被一溝槽環(huán)繞的電子元件(尤其是電晶體)，且在此基質(zhì)的第一主面上有一金屬層，此金屬層至少有一部分下方鋪有一位于基質(zhì)內(nèi)的絕緣層。
背景技術(shù)：
在經(jīng)由大面積被動元件之印刷電路傳輸頻率達數(shù)十億赫茲(GHz)以上的信號，以及在大面積接線元件(即所謂的接觸微調(diào)電容器)上進行的信號輸入和信號輸出耦合，都會因為寄生電容的關(guān)系造成信號功率大幅下降，因而使信號品質(zhì)受損。由于前面提及的金屬層與半導(dǎo)體基質(zhì)之間會有電容耦合的情況，因此寄生電容的產(chǎn)生是無法避免的。
為了能夠在數(shù)十億赫茲以上的頻率范圍良好的傳輸信號，也就是使信號品質(zhì)受損的程度保持在很低的范圍內(nèi)，必須盡可能的使信號衰減的程度降到最低。這個要求對于通訊用的半導(dǎo)體元件和量測技術(shù)用的半導(dǎo)體元件而言都是必要的。
信號傳輸特性的量測和檢驗是以一種所謂的S參數(shù)量測來進行。在進行S參數(shù)量測時，是將一頻率最高達50GHz的高頻小信號從接線元件經(jīng)一″在晶圓上的″(on-wafer)金屬引線盡可能的以最小的信號衰減及信號失真的方式傳輸至待量測的半導(dǎo)體元件。為了輸送信號，將一所謂的高頻測試頭裝在位于晶圓上的接線元件上。這個高頻測試頭會將信號輸入，并將發(fā)射及反射信號部分傳輸至一通往量測儀器的50Ω系統(tǒng)。連接接線元件及待量測半導(dǎo)體元件的金屬引線的線徑通常為10μm至數(shù)百μm。量測儀器會精確的量測出在不同信號頻率時的發(fā)射及反射信號功率。量測結(jié)果顯示，在信號頻率高達數(shù)十億赫茲(GHz)時，在半導(dǎo)體元件的基質(zhì)內(nèi)發(fā)生的電容耦合會使接線元件上的信號功率衰減明顯變大。
盡可能縮小接線元件及引線(印刷電路)的線徑是一種眾所周知的降低寄生電容、電感、以及串聯(lián)電阻的方法。但由于所能取得之量測儀器上的測試頭的關(guān)系，使得接線元件及引線(印刷電路)的線徑能夠縮小的程度非常有限。同樣的，線徑能夠縮小的程度亦受限于接線元件的最小面積要求。另外一個難處是，在高頻設(shè)計的半導(dǎo)體元件中，電流密度會隨著工作頻率加大而變大，因此從這個觀點來看，所使用的引線及/或印刷電路的線徑反而應(yīng)該是變大，而不是變小，這樣才能夠?qū)⒁螂娏髅芏茸兇蠖叩木€路電感及串聯(lián)電阻保持在可以容忍的范圍內(nèi)。
另外一種可以降低信號功率衰減程度的方法是提高半導(dǎo)體元件的基質(zhì)電阻率。但是提高基質(zhì)電阻率會導(dǎo)致發(fā)生閉鎖的可能性及不同電路區(qū)塊之間產(chǎn)生基質(zhì)耦合的可能性大幅升高。因此就制程技術(shù)的觀點而言，提高基質(zhì)電阻率的方法所能達到的效果是非常有限的。
在″Novell Burried Oxide isolation for Monolitic RF Inductors onSilicon″(作者H.B.Erzgraber，T.Grabolla，H.H.Richter，P.Schley，A.Wolff；IEDM 98，535-539頁)一文中提出一種在設(shè)于基質(zhì)內(nèi)的線圈下方鋪設(shè)一層絕緣層，以降低線圈內(nèi)信號功率衰減程度的方法。這種方法所使用的是一種溝槽深度非常大的溝槽絕緣技術(shù)，這種技術(shù)會使剩下的平行矽接片完全被氧化。這篇文章提出的方法旨在改善線圈的品質(zhì)。由于發(fā)生信號衰減的主要部位是在基質(zhì)深處的渦流內(nèi)，因此這種方法需用到深度相當深的溝槽，其缺點是這樣會使制程變得更復(fù)雜。此外，由于這種方法所使用的″硬″氧化步驟會破壞位于基質(zhì)內(nèi)的雙極電晶體和CMOS電晶體，因此這種方法的使用也受到很大的限制。

發(fā)明內(nèi)容
本發(fā)明的第一個目的是提出一種半導(dǎo)體元件，此種半導(dǎo)體元件能夠經(jīng)由降低信號衰減達到改善信號傳輸?shù)哪康?。本發(fā)明的第二個目的是提出一種制造此種半導(dǎo)體的方法。
具有申請專利項目1之特徵的半導(dǎo)體元件即為一種能夠達到本發(fā)明的第一個目的的半導(dǎo)體元件。具有申請專利項目13之特徵的方法即為能夠達到本發(fā)明的第二個目的的方法。從屬于申請專利項目1及13的其他申請項目均為其所屬的有利方式。
在本發(fā)明中，絕緣層是制作成溝槽柵的型式，且溝槽柵及環(huán)繞電子元件的溝槽可以在同一個制造步驟中形成。
本發(fā)明的理論基礎(chǔ)是，基質(zhì)內(nèi)的電容損耗電流與金屬層的面積及信號頻率均呈現(xiàn)直接正比的關(guān)系，但與基質(zhì)及導(dǎo)引信號的金屬層之間的距離則呈現(xiàn)間接正比關(guān)系。信號傳輸時的主要衰減效應(yīng)是高頻信號在半導(dǎo)體基質(zhì)內(nèi)的耦合。依下式可計算出金屬層單位面積A的比面積電容導(dǎo)電率yA＝2πfε0εr/d式中f代表信號頻率，ε0代表電場常數(shù)，εr代表位于金屬層及基質(zhì)之間的絕緣材料的介電常數(shù)，d代表金屬層及基質(zhì)之間的距離。從上式中可得知，使用介電常數(shù)低的材料可以有效降低比導(dǎo)電率。具有低介電常數(shù)的材料稱為″低k電介質(zhì)″(Low-k-Dielectrics)。
從上述方程式可以得出另外一種降低比導(dǎo)電率的方法是加大金屬層及基質(zhì)之間的距離d。
本發(fā)明提出一種可以用非常簡單且有效率的方式使距離d加大、并進而使寄生電容大幅降低的方法，而且這種方法屬于在許多現(xiàn)代化半導(dǎo)體技術(shù)中都具備的制程技術(shù)。
在基質(zhì)內(nèi)設(shè)置一溝槽柵型式的絕緣層可以使距離d加大2至3倍(視所擁有的溝槽深度而定)。必要時在溝槽柵的范圍可以省略一低歐姆的場注入。留在溝槽柵內(nèi)的柱子是由半導(dǎo)體基質(zhì)所構(gòu)成，因此是高歐姆的。位于金屬層下方基質(zhì)的歐姆數(shù)愈高，在其內(nèi)部因渦流及基質(zhì)集膚效應(yīng)造成的信號衰減就愈低。
由于形成溝槽柵的技術(shù)屬于現(xiàn)有制程的范圍，因此溝槽柵的形成并非一件困難的事。而且因為基質(zhì)內(nèi)的所有電晶體都要有一道環(huán)繞其四周的溝槽，因此溝槽柵的形成也不會使制程步驟增加。也就是說，溝槽柵的形成和在基質(zhì)內(nèi)的電子元件四周產(chǎn)生一道溝槽的作業(yè)可以在同一個制程步驟中完成。唯一需要做的只是改用一種經(jīng)修改過的掩膜即可。
可以經(jīng)由乾腐蝕程序、濕式化學清洗、以及在溝槽內(nèi)填充絕緣材料(例如PSG玻璃)的方式形成溝槽。接著還可以將剩下的基質(zhì)柱完全氧化(但此步驟并非一定要有)。只要選用適當?shù)难谀ぜ纯色@得吾人所需形狀的溝槽柵。
本發(fā)明的方法容許未完全氧化的半導(dǎo)體殘留柱子或殘接片的存在，這些未完全氧化的半導(dǎo)體殘留柱子或殘接片的數(shù)量會因為溝槽柵的溝槽所使用的菱形或矩形掩膜而減少。因此本發(fā)明的方法不需增加使用掩膜的數(shù)量、也不必增加制程步驟，就可以制作出理想的半導(dǎo)體元件，這表示制造成本可以獲得有效的控制和降低。
絕緣層的范圍最好是伸展至基質(zhì)的第一主面。溝槽柵的形狀最好是菱形或矩形。如果使溝槽柵的格子具有適當?shù)某叽?，即可在溝槽蝕刻步驟之后可能接著進行的氧化步驟(不一定要進行這個步驟)將基質(zhì)材料氧化至溝槽蝕刻深度，形成一個絕緣性很高且介電常數(shù)很小(εr＝3.3)的氧化矽層。為了盡可能達到完全氧化的程度，最好是使溝槽柵的格子形狀為菱形或矩形。
原則上在整個主面上(半導(dǎo)體元件的電子元件除外)均可設(shè)置溝槽柵。但實際上只需在對高頻信號敏感的金屬層部分下方鋪設(shè)溝槽柵即已足夠。金屬層通常具有外接之可接觸接線元件(接觸微調(diào)電容器)、聚矽電阻、印刷電路、以及內(nèi)建的線圈(視需要而定)，依據(jù)本發(fā)明的方式，其中至少有一部分的接線元件、內(nèi)建線圈、一部分的印刷電路、或是內(nèi)建聚矽電阻的下方鋪有絕緣層。特別是在大面積的電子元件(例如外接可接觸接線元件或內(nèi)建線圈)中，只有位于高頻信號的信號路徑上的接線元件的下方必須鋪設(shè)絕緣層。
在本發(fā)明的一種實施方式中，可以將接線元件、內(nèi)建線圈、對信號敏感的一部分印刷電路、或內(nèi)建聚矽電阻分別設(shè)置在絕緣層的某一個指定的范圍上。而且絕緣層的這個范圍最好能夠從其上方的一個接線元件、內(nèi)建線圈、所選定的部分印刷電路、或內(nèi)建聚矽電阻的側(cè)面伸出，因為這樣可以使信號衰減的程度降低。
本發(fā)明所稱之半導(dǎo)體元件可以是一種半導(dǎo)體測試構(gòu)造或半導(dǎo)體晶片，也可以是一種晶圓，且在此晶圓上設(shè)有與量測頭接觸的接線元件。與量測頭接觸的接線元件的寄生電容必須被降低，這樣才能夠獲得盡可能精確的量測結(jié)果。
與基質(zhì)的電容耦合恒是一個阻容節(jié)，而信號功率只可能消失在基質(zhì)的電阻R中。因此有兩種方法可以降低信號功率的衰減，即電阻R趨近于0或無窮大。
矽是一種非常適合作為基質(zhì)的材料，因為在大部分現(xiàn)代化制程技術(shù)中，基質(zhì)的歐姆數(shù)都很低，而且基質(zhì)損耗則可能相當高。使用砷化鎵基質(zhì)時的信號衰減程度不同于使用矽基質(zhì)時的信號衰減程度，這是因為砷化鎵晶圓的歐姆數(shù)比矽晶圓的歐姆數(shù)高出甚多。
原則上本發(fā)明的方法可應(yīng)用于所有的晶圓材料。但其應(yīng)用效果則與晶圓材料的種類有很大的關(guān)系。晶圓材料的比電阻可以從0.01Ωcm到10MΩcm之間。


以下配合圖式進一步說明本發(fā)明的方法及其優(yōu)點圖式1本發(fā)明之半導(dǎo)體元件的部分斷面式2接線元件及位于其下方之絕緣層之間的關(guān)系的上視式3溝槽柵的一種實施方式圖式4具有多個接觸元件之半導(dǎo)體元件的部分上視5本發(fā)明之一種具有具體的溝槽柵結(jié)構(gòu)的半導(dǎo)體元件的斷面圖具體實施方式
圖式1顯示一本發(fā)明之半導(dǎo)體元件的部分斷面圖?；|(zhì)(1)最好是以矽制成。在基質(zhì)(1)的第一主面(I)設(shè)有一個金屬層(2)。在基質(zhì)(1)內(nèi)至少有一個形狀如設(shè)置在基質(zhì)內(nèi)(1)的凹槽的電子元件。由凹槽(14)和基質(zhì)(1)構(gòu)成的二極體就是這種電子元件的一種典型代表。當然，本發(fā)明的半導(dǎo)體元件可以具有許多彼此以任意方式接通的電子元件。
在這個實施例中，金屬層(2)是由兩個金屬面構(gòu)成。位于下方的第一個金屬面具有印刷電路(6)，位于上方的第二個金屬面則具有印刷電路(7)。印刷電路(6)和印刷電路(7)之間隔著氧化層(10)。在具有印刷電路(7)的第一個金屬面及基質(zhì)(1)的第一主面(I)之間也設(shè)一個氧化層(11)。為了保護位于最上方的金屬面(即具有印刷電路(6)的第二個金屬面)，故在其上方設(shè)置一氧化層(9)或鈍化層。氧化層(9)上有缺口，外接可接觸接線元件(4)可經(jīng)由缺口與印刷電路(6)連接。位于上下方的兩個金屬面的印刷電路可以(但不是必須)經(jīng)由一層間電路接通段(8)彼此相接。一種常見的方式是，位于下方的金屬面具有一聚矽電阻(5)。聚矽電阻通常需要一較大的面積，因此會對基質(zhì)形成一不能忽略的電容。在注入高頻電流通過聚矽電阻時，由于聚矽電阻的反應(yīng)就像阻容節(jié)一樣，因此電容的大小是視頻率而定。位于聚矽電阻(5)下方的絕緣層(3)可以將通往基質(zhì)的電容大幅降低。
本發(fā)明的應(yīng)用范圍當然不限于僅有兩個金屬面實施方式，而是可以應(yīng)用于具有任意數(shù)量之金屬面的實施方式。
假設(shè)在接線元件(4)上輸入一頻率在數(shù)十億赫茲(GHz)范圍的高頻信號。為了縮小接線元件(4)的金屬面與基質(zhì)(1)之間的寄生電容，所以在接線元件(4)下方設(shè)置一絕緣層(3)。這個溝槽柵狀的絕緣層(3)的范圍伸展至基質(zhì)(1)的第一主面(I)。從圖式1的斷面圖可以清楚的看出，絕緣層(3)從側(cè)面伸展超出接線元件(4)的側(cè)面邊界，以便能夠最大幅度的降低可能導(dǎo)致信號功率衰減的寄生電容。圖式5顯示一種可行的具體的溝槽柵結(jié)構(gòu)。
由于聚矽電阻對基質(zhì)也會形成很大的電容耦合，因此在聚矽電阻(5)的下方也設(shè)置一個絕緣層(3)。這個絕緣層(3)也是從側(cè)面伸展超出聚矽電阻(5)。
從圖式2也可以清楚看出絕緣層(3)從側(cè)面伸展超出受其保護的金屬層部分的情形。圖式2的上視圖顯示一接線元件(4)及從其側(cè)面伸展超出的絕緣層(3)。
從圖式1還可以進一步看出，絕緣層(3)并不一定必須將基質(zhì)的整個主面(I)覆蓋住(電子元件除外)。只需在傳輸高頻信號或輸出及/或輸入高頻信號的金屬層部分的下方鋪設(shè)絕緣層即已足夠。
圖式3顯示本發(fā)明的一種溝槽柵的結(jié)構(gòu)。從圖式3中可看到蝕刻入基質(zhì)的溝槽(13)。蝕刻步驟結(jié)束后留下基質(zhì)柱(12)。在蝕刻溝槽內(nèi)填入適當?shù)慕^緣材料(最好是PSG玻璃)。
溝槽柵各個格子的排列方式最好能夠使得在經(jīng)過接下來的氧化步驟后(不一定要有這個步驟)，殘留的基質(zhì)材料(也就是基質(zhì)柱(12))的數(shù)量會減少，甚至完全消除，以便能夠獲得一連貫的絕緣層。
如果所使用的是矽基質(zhì)，則經(jīng)過氧化步驟后會產(chǎn)生氧化矽。由于氧化矽具有很高的絕緣性及相當?shù)偷慕殡姵?shù)，因此光是這種配置設(shè)計措施即可將比電容導(dǎo)電率降低2至3倍。
本發(fā)明的另外一個優(yōu)點是可以使半導(dǎo)體基質(zhì)內(nèi)高頻干擾信號的雜散情況變少。同樣的，在所有對高頻信號敏感的信號路徑上均使用溝槽柵的作法，也可以大幅降低在復(fù)雜的混合信號晶片設(shè)計中出現(xiàn)的串擾現(xiàn)象。
圖式4的上視圖顯示本發(fā)明的一種半導(dǎo)體元件的實施方式。在圖式4中可看到3個分別具有印刷電路(6a，6b，6c)的接線元件(4a，4b，4c)。電源電壓接在接線元件(4c)上。另外兩個接線元件(4a，4b)被輸入一高頻信號。只有另外兩個接線元件(4a，4b)的下方分別鋪有溝槽柵(3a，3b)。另外一種可能的方式是在接線元件(4a，4b)的下方鋪一個單一的溝槽柵。由于接線元件(4c)并未被輸入高頻信號，因此無需鋪設(shè)溝槽柵。原則上在每一個只包含金屬面內(nèi)的電子元件的對信號敏感的信號線路段下方均可鋪設(shè)溝槽柵。特別是供高頻信號通過的印刷電路對信號尤其敏感。
圖式5顯示本發(fā)明之一種具有具體的溝槽柵結(jié)構(gòu)的半導(dǎo)體元件的斷面。溝槽柵是鋪設(shè)在接線元件下方，并從側(cè)面伸展超出接線元件的范圍。在圖式5的實施方式中，基質(zhì)(1)上方有一個外延層(15)，外延層(15)之上有一層可以經(jīng)由熱處理或CVD沉積加上去的絕緣材料(14)。伸展至第一主面(I)的另外一層絕緣材料(17)是在填充溝槽(13)時加上去的。絕緣材料(17)及溝槽(13)最好都是由PSG玻璃構(gòu)成。從圖式5可以清楚看出，在溝槽(13)之間尚有殘留的基質(zhì)柱(12)。這些基質(zhì)柱(12)在垂直方向上具有與基質(zhì)(1)相同的雜質(zhì)分布。因此這些基質(zhì)柱(12)具有與晶圓相同的基本摻雜。圖式5所示的外延層是一個可供選擇的項目，也可以不要。在外延層和基質(zhì)之間形成一個典型的PN結(jié)，由于這個PN結(jié)最好是一個低摻雜的PN結(jié)，因此其具有的空間電荷區(qū)相當寬廣。這個PN結(jié)空間電荷區(qū)的反應(yīng)如同一個絕緣層，而且會對基質(zhì)(1)產(chǎn)生一串聯(lián)電容。
圖式5中基質(zhì)(1)內(nèi)有若干個植入?yún)^(qū)域(16)是所謂的″通道制動元件″(Channel Stopper)。雖然這些區(qū)域(16)并非一定要有，但是其存在是有優(yōu)點的。溝槽(13)只需進入基質(zhì)(1)內(nèi)約5nm的深度就可以產(chǎn)生足夠的效果。在這個深度下，輸入接線元件(4)的高頻信號就可以達到良好的信號品質(zhì)。當然，實際的溝槽深度是可以比5nm還要深很多的。決定溝槽深度的兩個最主要因素是所使用的半導(dǎo)體材料和輸入接線元件之高頻信號的頻率。
從以下的說明可得知，只要利用半導(dǎo)體制程中現(xiàn)有的槽技術(shù)即可將金屬層結(jié)構(gòu)和基質(zhì)之間的寄生電容降低2至3倍。到目前為止，溝槽技術(shù)的發(fā)展主要是被用來大幅提高位于基質(zhì)內(nèi)的電子元件之間的絕緣性，以及大幅縮小每一個電子元件所需的晶片面積。本發(fā)明的提出為現(xiàn)有的溝槽技術(shù)找到一個應(yīng)用領(lǐng)域，并提供一種能夠大幅改善高頻元件在半導(dǎo)體基質(zhì)上的高頻信號傳輸?shù)暮唵?、低成本的方法?br> 本發(fā)明的方法亦可應(yīng)用于高頻電子元件的測試。在待測試的電子元件中，與量測頭接觸的接線元件的下方均有鋪設(shè)溝槽柵。此外，如果引線(也就是印刷電路)被設(shè)置其下方鋪有絕緣層的待測試電子元件下方，就可以將會造成干擾的電容耦合大幅降低。
標號說明1基質(zhì)2金屬層3絕緣層4接線元件5聚矽電阻6，7印刷電路8層間電路接通段9，10，11氧化層12基質(zhì)壁13溝槽
權(quán)利要求
1.一種半導(dǎo)體元件，具有一基質(zhì)(1)，在基質(zhì)(1)內(nèi)至少有一個四周被一溝槽環(huán)繞的電子元件(尤其是電晶體)，在基質(zhì)(1)的第一主面(I)上有一金屬層(2)，此金屬層(2)至少有一部分下方鋪有一位于基質(zhì)(1)內(nèi)的絕緣層(3)，其特征為絕緣層(3)是制作成溝槽柵的型式，且溝槽柵及環(huán)繞電子元件的溝槽可以在同一個制造步驟中形成。
2.如權(quán)利要求1的半導(dǎo)體元件，其特征為溝槽柵的范圍伸展至基質(zhì)的第一主面(I)。
3.如權(quán)利要求1或2的半導(dǎo)體元件，其特征為溝槽柵具有溝槽(13)及柱子(12)，且溝槽(13)內(nèi)有填充絕緣材料。
4.如權(quán)利要求1-3中任一項的半導(dǎo)體元件，其特征為溝槽的柱子(12)是由基質(zhì)材料構(gòu)成。
5.如權(quán)利要求1-3中任一項的半導(dǎo)體元件，其特征為溝槽的柱子(12)是由一種氧化物構(gòu)成。
6.如權(quán)利要求1-5中任一項的半導(dǎo)體元件，其特征為金屬層(2)具有外接之可接觸接線元件(4)、內(nèi)建線圈、印刷電路(6，7)、內(nèi)建電容或聚矽電阻(5)，其中至少有一部分的接線元件、內(nèi)建線圈、一部分的印刷電路、或是內(nèi)建電容或聚矽電阻的下方鋪有絕緣層(3)。
7.如權(quán)利要求1-6中任一項的半導(dǎo)體元件，其特征為接線元件(4)、內(nèi)建線圈、至少一部分的印刷電路(6，7)、以及內(nèi)建電容或聚矽電阻(5)均是設(shè)置在絕緣層(3)的某一個指定的范圍上。
8.如權(quán)利要求1-7中任一項的半導(dǎo)體元件，其特征為絕緣層(3)的范圍從其上方的一個接線元件(4)、一個內(nèi)建線圈、一個內(nèi)建電容或內(nèi)建聚矽電阻(4)的側(cè)面伸出。
9.如權(quán)利要求1-8中任一項的半導(dǎo)體元件，其特征為溝槽柵的形狀為菱形或矩形。
10.如權(quán)利要求1-9中任一項的半導(dǎo)體元件，其特征為此種半導(dǎo)體元件為一半導(dǎo)體晶片。
11.如權(quán)利要求1-10中任一項的半導(dǎo)體元件，其特征為此種半導(dǎo)體元件為一晶圓，且接線元件是作為與量測頭接觸之用。
12.如權(quán)利要求1-11中任一項的半導(dǎo)體元件，其特征為所使用的基質(zhì)是矽基質(zhì)或砷化鎵基質(zhì)。
13.一種制造半導(dǎo)體元件的方法，此種半導(dǎo)體元件具有一基質(zhì)(1)，在基質(zhì)(1)內(nèi)至少有一個電子元件，在基質(zhì)(1)的第一主面(I)上有一金屬層(2)，此金屬層(2)至少有一部分下方鋪有一位于基質(zhì)(1)內(nèi)的絕緣層(3)，此絕緣層(3)是制作成溝槽柵的型式，且溝槽柵及環(huán)繞電子元件的溝槽都是在同一個制造步驟中形成。
14.如權(quán)利要求13的方法，其特征為以絕緣材料填充溝槽柵的溝槽。
15.如權(quán)利要求13或14的方法，其特征為在后續(xù)的制程步驟中將會產(chǎn)生位于高頻信號的信號路徑上的接線元件之處的基質(zhì)內(nèi)形成一絕緣層。
全文摘要
本發(fā)明提出一種具有一基質(zhì)的半導(dǎo)體元件，在此基質(zhì)內(nèi)至少有一個電子元件，且在基質(zhì)的第一主面上有一金屬層。此金屬層至少有一部分下方鋪有一位于基質(zhì)內(nèi)的絕緣層。此絕緣層是制作成溝槽柵的型式，可以大幅降低高頻信號傳輸時出現(xiàn)的寄生電容及信號功率衰減程度。
文檔編號H01L23/52GK1470071SQ01814568
公開日2004年1月21日 申請日期2001年7月18日 優(yōu)先權(quán)日2000年8月24日
發(fā)明者布倫納 申請人:因芬尼昂技術(shù)股份公司