專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別是涉及具有由溝槽電容器和縱向晶體管構(gòu)成的DRAM單元的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
使用由1個(gè)晶體管/1個(gè)電容器構(gòu)成的存儲(chǔ)單元的DRAM，艱難地走上了高集成化的道路，每一代產(chǎn)品都要謀求單元面積的縮小。為縮小單元面積，基本上說必須分別減小作為構(gòu)成要素的晶體管和電容器的占有面積。對(duì)于電容器來說，問題是在小的單元占有面積中如何確保所需要的電容器電容。為此，每一代產(chǎn)品都要開發(fā)用來使電容器絕緣膜高介電系數(shù)化或增大有效電容器面積的構(gòu)造。對(duì)于晶體管來說，則要以比例縮小法則為基礎(chǔ)，在保持平面構(gòu)造不變不斷地進(jìn)行源極、漏極擴(kuò)散層深度或柵極絕緣膜厚度的減小、襯底雜質(zhì)濃度的增加等等。
今后，為了進(jìn)一步地使晶體管微細(xì)化，為了縮小溝道長度同時(shí)抑制閾值降低的現(xiàn)象(短溝效應(yīng))，柵極絕緣膜的薄膜化和襯底雜質(zhì)濃度的高濃度化是必不可少的。但是，人們知道當(dāng)提高襯底雜質(zhì)濃度時(shí)，襯底與存儲(chǔ)節(jié)點(diǎn)之間的結(jié)反向漏流就會(huì)增大，存儲(chǔ)單元的數(shù)據(jù)保持能力就會(huì)降低(例如，參看T.Hamamoto et al.，’Well concentrationA novel scalinglimitation factor derived from DRAM retention time and its modeling’，IEDM Tech.Dig.，p.915，1995)。
此外，在使柵極絕緣膜薄膜化的情況下，為了確保柵極絕緣膜的耐壓，字線電壓必須低壓化。另一方面，DRAM單元的晶體管，與通常的邏輯電路比較，必須降低導(dǎo)通時(shí)的反向漏流，以便使儲(chǔ)存在電容器上的電荷得以保持得長。這樣一來，在單元晶體管的閾值該的狀態(tài)下，當(dāng)字線電壓下降時(shí)，則存在著向電容器寫入的寫入信號(hào)量將降低，DRAM單元的動(dòng)作容限將劣化的危險(xiǎn)。
作為解決這些問題的高密度DRAM用單元構(gòu)造，人們提出了這樣的構(gòu)造方案在襯底上形成的溝槽的下部形成電容器，在上部形成以溝槽側(cè)面為溝道的縱向晶體管(U.Gruning et al.，‘A Novel TRENCH dramCell with VERtical Access Transistor and BuriEd STrap(VERI BEST)for 4Gb/16Gb’，TEDM Tech.Dig.，1999)。
圖37示出了在上述文獻(xiàn)中提出來的DRAM單元的緯線方向的剖面構(gòu)造。襯底1已把n型層埋入到要形成電容器C的下部，上部的要形成晶體管Q的部分是p型層。在襯底1上形成達(dá)到n型層的溝槽2，在溝槽2的下部形成電容器C。在電容器C的儲(chǔ)存電極上邊形成與之進(jìn)行連接的埋入條帶3。
埋入條帶3是電容器C和將在其上邊形成的晶體管Q的連接節(jié)點(diǎn)，而且還是晶體管Q的擴(kuò)散層5的雜質(zhì)擴(kuò)散源。在埋入條帶3上邊，用蓋狀絕緣膜4進(jìn)行覆蓋，在其上邊的溝道側(cè)壁上形成縱向晶體管Q。在p型層的上表面上形成的擴(kuò)散層6和由源于埋入條帶3的雜質(zhì)擴(kuò)散形成的擴(kuò)散層5，將成為晶體管Q的源極和漏極。
字線WL與晶體管Q的柵極電極形成為一個(gè)整體，在折返位線構(gòu)造的情況下，與字線WL相鄰地配置相鄰單元的通過字線PassWL。這種情況下，結(jié)果就變成為位線BL在PassWL的側(cè)面與擴(kuò)散層6進(jìn)行接觸。
如上所述，圖37的DRAM單元，通過把柵極電極埋入到現(xiàn)有的溝槽晶體管的上部的辦法，就可以用與現(xiàn)有的DRAM單元大體上同樣的方法形成縱向晶體管。借助于此，就可以確保在深度方向上晶體管的溝道長度而與單元占有面積無關(guān)。因此，可以減小單元占有面積而不受短溝效應(yīng)的影響。
但是，在上邊所說的DRAM單元中，由于埋入條帶3的上表面位置要由多晶硅的埋入工序的深刻蝕深度決定，故縱向晶體管Q的溝道長度將取決于深刻蝕工藝而波動(dòng)。因此，晶體管特性的波動(dòng)就成了問題。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面的半導(dǎo)體器件，具備在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底；具有從上述半導(dǎo)體層的上表面開始一直到達(dá)上述絕緣膜的內(nèi)部的深度，而且，在上述絕緣膜的上部，在把溝徑形成為使得具有被擴(kuò)大了的溝徑擴(kuò)大部分的溝的上述溝徑擴(kuò)大部分上，在與上述半導(dǎo)體層的下表面接連的狀態(tài)下埋入進(jìn)來的雜質(zhì)擴(kuò)散源；具有由源于雜質(zhì)擴(kuò)散源的向上述半導(dǎo)體層的下表面的雜質(zhì)擴(kuò)散形成的第2導(dǎo)電類型的第1擴(kuò)散層、由向上述半導(dǎo)體層的上表面進(jìn)行的雜質(zhì)擴(kuò)散形成的第2導(dǎo)電類型的第2擴(kuò)散層、以及在上述雜質(zhì)擴(kuò)散源的上方的上述溝的側(cè)面上中間存在著柵極絕緣膜地形成的柵極電極的晶體管。
本發(fā)明的另一個(gè)方面的半導(dǎo)體器件的制造方法，具有下述工序在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底上，形成貫通上述半導(dǎo)體層的溝的工序；對(duì)在上述溝內(nèi)露出來的上述絕緣膜進(jìn)行選擇刻蝕，形成使上述半導(dǎo)體層的下表面露出來的溝徑擴(kuò)大部分的工序；在僅僅接連到上述半導(dǎo)體層的下表面上的狀態(tài)下，在上述溝的溝徑擴(kuò)大部分上埋入形成雜質(zhì)擴(kuò)散源的工序；中間存在著柵極絕緣膜地把柵極電極埋入形成在上述溝內(nèi)的工序；在上述半導(dǎo)體層上，借助于向上表面上進(jìn)行的雜質(zhì)擴(kuò)散和源于上述雜質(zhì)擴(kuò)散源的向下表面進(jìn)行的雜質(zhì)擴(kuò)散，形成源極和漏極的工序。


圖1是本發(fā)明的實(shí)施例的DRAM單元陣列的平面圖。
圖2是圖1的I-I’剖面圖。
圖3是圖1的II-II’剖面圖。
圖4是用來說明同上實(shí)施例的制造工序的剖面圖。
圖5是用來說明同上實(shí)施例的制造工序的剖面圖。
圖6是用來說明同上實(shí)施例的制造工序的剖面圖。
圖7是用來說明同上實(shí)施例的制造工序的剖面圖。
圖8是用來說明同上實(shí)施例的制造工序的剖面圖。
圖9是用來說明同上實(shí)施例的制造工序的剖面圖。
圖10是另外的實(shí)施例的DRAM單元陣列的與圖2對(duì)應(yīng)的剖面圖。
圖11是用來說明同上實(shí)施例的制造工序的剖面圖。
圖12是用來說明同上實(shí)施例的制造工序的剖面圖。
圖13是用來說明同上實(shí)施例的制造工序的剖面圖。
圖14是用來說明同上實(shí)施例的制造工序的剖面圖。
圖15是用來說明同上實(shí)施例的制造工序的剖面圖。
圖16是用來說明同上實(shí)施例的制造工序的剖面圖。
圖17是用來說明同上實(shí)施例的制造工序的剖面圖。
圖18是另外的實(shí)施例的DRAM單元陣列的與圖2對(duì)應(yīng)的剖面圖。
圖19是用來說明同上實(shí)施例的制造工序的剖面圖。
圖20是用來說明同上實(shí)施例的制造工序的剖面圖。
圖21是用來說明同上實(shí)施例的制造工序的剖面圖。
圖22是用來說明同上實(shí)施例的制造工序的剖面圖。
圖23是用來說明同上實(shí)施例的制造工序的剖面圖。
圖24是用來說明同上實(shí)施例的制造工序的剖面圖。
圖25是另外的實(shí)施例的DRAM單元陣列的與圖1對(duì)應(yīng)的剖面圖。
圖26是圖25的I-I’剖面圖。
圖27是另外的實(shí)施例的DRAM單元陣列的與圖1對(duì)應(yīng)的剖面圖。
圖28是圖27的I-I’剖面圖。
圖29是另外的實(shí)施例的DRAM單元陣列的與圖1對(duì)應(yīng)的剖面圖。
圖30是圖29的I-I’剖面圖。
圖31是另外的實(shí)施例的DRAM單元陣列的與圖1對(duì)應(yīng)的剖面圖。
圖32是圖31的I-I’剖面圖。
圖33是另外的實(shí)施例的DRAM單元陣列的與圖32對(duì)應(yīng)的剖面圖。
圖34是另外的實(shí)施例的DRAM單元陣列的與圖32對(duì)應(yīng)的剖面圖。
圖35是用來說明同上實(shí)施例的制造工序的剖面圖。
圖36A和圖36B是用來說明同上實(shí)施例的制造工序的剖面圖。
圖37是使用現(xiàn)有的縱向晶體管的DRAM單元陣列的剖面圖。
具體實(shí)施例方式
以下，參看

本發(fā)明的實(shí)施例。
圖1是把本發(fā)明應(yīng)用到1/2節(jié)距的折返位線構(gòu)造的DRAM單元陣列中去的實(shí)施例的平面圖，圖2和圖3分別是圖1的I-I’剖面圖和圖1的II-II’剖面圖。
在本實(shí)施例中，把在n型單晶硅襯底11上邊形成了用硅氧化膜12等的絕緣膜隔離開來的p型單晶硅層13的SOI襯底10用做器件襯底。由于結(jié)果變成為由硅層13的厚度來決定晶體管的溝道長度，故硅層厚度必須要預(yù)先調(diào)整為恒定值。由于最近市售的SOI襯底硅層的厚度具有數(shù)％以內(nèi)的波動(dòng)，故可以使用市售的SOI襯底。在該SOI襯底10上，形成貫通p型硅層13和硅氧化膜12，深度達(dá)n型硅襯底11的內(nèi)部的溝20。在該溝20的下部形成溝槽電容器C，在上部形成Q。
SOI襯底10的p型硅層13，借助于用STI(Shallow Trench Isolation，淺溝隔離)法埋入的器件隔離絕緣膜40，劃分成作為相鄰的2個(gè)單元區(qū)域的島狀器件區(qū)域14。如圖1所示，電容器C被埋入形成于各個(gè)島狀器件區(qū)域14的端部。在島狀器件區(qū)域14的端部的溝側(cè)面上把晶體管Q形成為使得與該電容器C重疊。但是，在實(shí)際的制造工序中，結(jié)果卻變成為在劃分島狀器件區(qū)域14之前，在溝20內(nèi)形成電容器C和晶體管Q。
電容器C可以這樣制作在溝20的下部側(cè)壁上，例如用ON(Oxide/Nitride，氧化物/氮化物)膜形成電容器絕緣膜21，然后再向該溝20內(nèi)埋入由n型多晶硅層構(gòu)成的儲(chǔ)存電極22。電容器C被構(gòu)成為把n型硅襯底11當(dāng)作對(duì)于所有的存儲(chǔ)單元公用的平板(plate)電極。存儲(chǔ)存電極22的上端位于硅氧化膜12的厚度的途中的位置上。用來把該儲(chǔ)存電極22和晶體管Q連接起來的埋入條帶23，可以用n型多晶硅等形成為連接到儲(chǔ)存電極22上。
埋入條帶23還可以用做晶體管Q的下部的n+型擴(kuò)散層31的雜質(zhì)擴(kuò)散源。就是說，埋入條帶23中的雜質(zhì)或儲(chǔ)存電極22的雜質(zhì)，向p型硅層13中擴(kuò)散，形成n+型擴(kuò)散層31。在這里，重要的是要把埋入條帶23埋入為使得僅僅與p型多晶硅層13的下表面接連。為此，在已埋入了儲(chǔ)存電極22的溝20的上部，形成采用在橫向方向上刻蝕硅氧化膜12使之后退的辦法使直徑擴(kuò)大的溝徑擴(kuò)大部分25。在對(duì)p型硅層13僅僅接連到其下表面上的狀態(tài)下，使得重疊到儲(chǔ)存電極22上那樣地，把埋入條帶23埋入到該溝徑擴(kuò)大部分25內(nèi)。埋入條帶23的上部則用蓋狀絕緣膜24進(jìn)行覆蓋。
在形成了蓋狀絕緣膜24的溝20的上部露出來的p型硅層13的側(cè)面上形成柵極絕緣膜30，埋入作為柵極電極的多晶硅層33a。從接連到P型硅層13的溝20的上表面開始形成晶體管Q的上部擴(kuò)散層32。如上所述，在已埋入了電容器C的溝20的上部，形成歸因于源于p型硅層13的上下表面的擴(kuò)散而產(chǎn)生的源極和漏極31、32，制作成縱向晶體管Q。
將構(gòu)成晶體管Q的柵極電極的多晶硅層33a，在其后的器件絕緣膜40的埋入工序中對(duì)每一個(gè)器件區(qū)域都要進(jìn)行隔離。接著，使得重疊到該多晶硅層33a上那樣地，使多晶硅層33a和WSi2層34進(jìn)行疊層，使該疊層膜圖形化后變成為字線WL。字線WL上邊用硅氮化膜36和層間絕緣膜37覆蓋起來，在其上邊形成位線(BL)38。位線38在島狀器件區(qū)域14的中央部分就是說在2條通過字線之間與n+型擴(kuò)散層31接觸。在該位線接觸BLC上，通過接觸孔形成重疊到n+型擴(kuò)散層31上的n+型擴(kuò)散層35，并把接觸塞39埋入到該接觸孔內(nèi)。
倘采用本實(shí)施例，就可以使用SOI襯底，把埋入條帶23埋入到溝20的溝徑擴(kuò)大部分25內(nèi)使得埋入條帶23僅僅與p型硅層13的下表面進(jìn)行接連。這樣一來，縱向晶體管Q的下部擴(kuò)散層31就可以僅僅借助于源于埋入條帶23的上方擴(kuò)散來形成。因此，縱向晶體管Q的溝道長度就不會(huì)因埋入條帶23的深刻蝕量的影響而波動(dòng)。借助于此，溝道長度的控制性，就會(huì)提高到SOI襯底10的p型硅層13的膜厚的波動(dòng)的范圍那種程度。
電容器C的儲(chǔ)存電極22，可以借助于電容器絕緣膜21與硅襯底11進(jìn)行絕緣隔離，各個(gè)晶體管Q的擴(kuò)散層，也可以借助于硅氧化膜12與硅襯底11進(jìn)行絕緣隔離。為此，就變成為抗軟錯(cuò)誤性或抗噪聲性高的電極。再有，如果假定沒有硅氧化膜12，則如圖37的現(xiàn)有例所示，為了抑制因埋入條帶23形成的寄生晶體管，在要形成埋入條帶23的部分的側(cè)壁上形成具有某種程度的厚度的側(cè)壁絕緣膜是不可或缺的。但是，在本實(shí)施例中，由于埋入條帶23已經(jīng)被埋入到硅氧化膜12的內(nèi)部，故不再需要用來抑制寄生晶體管的特別的準(zhǔn)備。
其次，著眼于圖2的剖面圖，參看圖4到圖9，說明本實(shí)施例的單元陣列的制造工序。圖4示出了已經(jīng)形成了電容器C的狀態(tài)。在SOI襯底10上首先圖形化形成由緩沖氧化膜41和硅氮化膜42構(gòu)成的掩模。接著，用RIE對(duì)SOI襯底10進(jìn)行刻蝕，形成貫通硅層13和氧化膜12深度達(dá)到n型硅襯底11的內(nèi)部的溝20。然后，雖然沒有畫出來，還要根據(jù)需要，從溝20的底部形成用來使平板電極低電阻化的n+型擴(kuò)散層31。
接著，在溝20的側(cè)壁上形成了由ON膜等構(gòu)成的電容器絕緣膜21之后，淀積已摻進(jìn)了n型雜質(zhì)的多晶硅，用RIE進(jìn)行深刻蝕，埋入到溝20的途中。借助于此，形成儲(chǔ)存電極22。要作成為使得儲(chǔ)存電極22的上表面位于SOI襯底10的硅氧化膜12的途中。
然后，如圖5所示，刻蝕掉位于儲(chǔ)存電極22的上方的電容器絕緣膜21，再用HF溶液等對(duì)已經(jīng)在溝20內(nèi)露出來的硅氧化膜12進(jìn)行刻蝕，使之后退規(guī)定的距離，形成使p型硅層13的下表面43露出來的溝徑擴(kuò)大部分25。
接著，如圖6所示，在溝20的溝徑擴(kuò)大部分25內(nèi)，使得重疊到儲(chǔ)存電極22上那樣地埋入條帶23。具體地說，該條帶23可以采用先淀積已進(jìn)行了n型雜質(zhì)摻雜的多晶硅膜，再用RIE等的各向異性刻蝕對(duì)它進(jìn)行深刻蝕的辦法埋入。埋入條帶23要這樣地埋入使得其上表面位置變得比p型硅層13的下表面的位置還低，換句話說，要把埋入條帶23埋入為使得對(duì)于p型硅層13來說在僅僅與其下表面接連的狀態(tài)下埋入到溝徑擴(kuò)大部分25內(nèi)。
然后，如圖7所示，在溝20內(nèi)形成覆蓋埋入條帶23的硅氧化膜等的蓋狀絕緣膜24。該蓋狀絕緣膜24是一種用來使在其上邊埋入形成的柵極電極和存儲(chǔ)節(jié)點(diǎn)進(jìn)行隔離的絕緣膜，既可以借助于硅氧化膜等進(jìn)行的埋入，也可以使用使埋入條帶23的表面氧化而得到的硅氧化膜或它們的復(fù)合膜，還可以兼做也可以在埋入條帶23上邊形成的柵極絕緣膜。
接著，在p型硅層13的上表面上，借助于離子注入形成n+型擴(kuò)散層32。此外，借助于熱氧化，在溝20的側(cè)面上形成柵極絕緣膜30，淀積將成為柵極電極的多晶硅膜33a。在柵極絕緣膜30的熱氧化工序或其后的熱工序中，埋入條帶23的n型雜質(zhì)將向p型硅層13擴(kuò)散，形成埋入條帶23的n+型擴(kuò)散層31。
接著，如圖8所示，進(jìn)行用STI法實(shí)施的器件隔離工序。就是說，先形成用硅氮化膜44構(gòu)成的掩模，在用RIE對(duì)多晶硅膜33a、柵極絕緣膜30、蓋狀絕緣膜24和p型硅層13進(jìn)行刻蝕，形成了器件隔離溝之后，埋入硅氧化膜等的器件隔離絕緣膜40。器件隔離絕緣膜40理想的是用CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械拋光)處理使之平坦化。在這里，要把器件隔離溝形成為達(dá)到硅氧化膜12的深度，借助于此就可以使形成2個(gè)DRAM單元的各個(gè)島狀器件區(qū)域14的p型硅層13與別的島狀器件區(qū)域14彼此進(jìn)行絕緣隔離。
然后，在至少刻蝕除去了溝20以外的硅氮化膜44之后，如圖9所示，淀積多晶硅膜33b、WSi2層34、硅氮化膜36的疊層膜，使這些疊層膜圖形化，形成字線WL。
接著，如圖2所示，在字線WL的側(cè)壁上也形成了硅氮化膜之后，就淀積層間絕緣膜37。在該層間絕緣膜37上，形成與字線WL進(jìn)行了自對(duì)準(zhǔn)的接觸孔，用離子注入法形成n+型擴(kuò)散層35。然后，在向接觸孔內(nèi)埋入了接觸塞39之后，形成位線38。
倘采用本實(shí)施例的制造工序，埋入條帶23的深刻蝕的控制，只要形成得比p型硅層13的厚度還深即可。借助于此，埋入條帶23就將變成為僅僅與p型硅層13的下表面進(jìn)行接連的狀態(tài)。因此，為了控制晶體管的溝道長度，不再需要進(jìn)行嚴(yán)格的深刻蝕量控制，因而將提高制造成品率。
在本實(shí)施例中，電極材料或絕緣材料不過是一個(gè)例子，還可以有種種的選擇。此外，如上所述，埋入條帶23，要刻蝕得比p型硅層13的下表面位置還深是重要的，例如，一直深刻蝕到達(dá)到電容器C的儲(chǔ)存電極22的上表面為止也沒有什么問題。但是，在該情況下，理想的是要先在儲(chǔ)存電極22的表面上，預(yù)先形成好用來阻擋刻蝕的薄的硅氧化膜等。借助于此，就可以抑制儲(chǔ)存電極22的刻蝕。
另外，在該情況下，作為埋入條帶23，結(jié)果變成為僅僅在溝20的外側(cè)，才剩下借助于硅氧化膜的單側(cè)刻蝕而展寬的溝徑擴(kuò)大部分25，因而有可能與電容器C的儲(chǔ)存電極22之間的電連接會(huì)變得不充分。對(duì)此，理想的是預(yù)先進(jìn)行這樣的準(zhǔn)備在圖5的工序中對(duì)電容器絕緣膜21進(jìn)行過刻蝕，使得埋入條帶23與儲(chǔ)存電極22的側(cè)面進(jìn)行接觸。
圖10與先前的實(shí)施例2對(duì)應(yīng)地示出了另外的實(shí)施例的DRAM單元陣列的剖面圖。平面圖與圖1是相同的。與先前的實(shí)施例不同的是這一點(diǎn)埋入條帶23用本身為2層的條帶的n型多晶硅膜23a、23b構(gòu)成。這些2層之內(nèi)，最初的多晶硅層23a，可以在形成溝徑擴(kuò)大部分25之前，在比電容器C的儲(chǔ)存電極22還往上的上部的溝的側(cè)壁上，在不存在電容器絕緣膜的狀態(tài)下進(jìn)行淀積。然后，在形成了溝徑擴(kuò)大部分25之后，再在僅僅與p型硅層13的下表面進(jìn)行接連的狀態(tài)下把第2層的多晶硅層23b埋入到溝徑擴(kuò)大部分25內(nèi)。
參看圖11到圖17說明本實(shí)施例的制造工序。圖11與先前的實(shí)施例的圖4大體上是相同的，示出了已經(jīng)形成了電容器C的狀態(tài)。在SOI襯底10上首先圖形化形成由緩沖氧化膜41和硅氮化膜42構(gòu)成的掩模。接著，用RIE對(duì)SOI襯底10進(jìn)行刻蝕，形成貫通硅層13和氧化膜12深度達(dá)到n型硅襯底11的內(nèi)部的溝20。然后，雖然沒有畫出來，還要根據(jù)需要，從溝20的底部形成用來使平板電極低電阻化的n+型擴(kuò)散層。
接著，在溝20的側(cè)壁上形成了由ON膜等構(gòu)成的電容器絕緣膜21之后，淀積已摻進(jìn)了n型雜質(zhì)的多晶硅，用RIE進(jìn)行深刻蝕，埋入到溝20的途中。借助于此，形成儲(chǔ)存電極22。要作成為使得儲(chǔ)存電極22的上表面位于SOI襯底10的硅氧化膜12的途中。
然后，如圖12所示，在刻蝕掉位于儲(chǔ)存電極22的上方的電容器絕緣膜21之后，再借助于淀積和深刻蝕把已摻進(jìn)了n型雜質(zhì)的多晶硅膜23a埋入到溝20內(nèi)?；蛘咭部梢允褂迷趦?chǔ)存電極22上邊選擇生長使多晶硅膜23a的方法。這時(shí)，要作成為使得在多晶硅膜23a的上表面，位于硅氧化膜12的厚度的途中。
在該狀態(tài)下，如圖13所示，借助于HF溶液等的各向同性刻蝕對(duì)硅氧化膜12進(jìn)行刻蝕使之后退。借助于此，形成使p型硅層13的下表面43露出來的溝徑擴(kuò)大部分25。
接著，如圖14所示，借助于淀積和深刻蝕，把多晶硅膜23b埋入為使得僅僅在p型硅層13的下表面上進(jìn)行接觸。在圖14中，雖然作成為在多晶硅膜23b上邊殘存有多晶硅膜23b的狀態(tài)，但是，也可以一直深刻蝕到在多晶硅膜23b的上表面上露出來為止。
然后，如圖15所示，在溝20內(nèi)形成覆蓋埋入條帶23的硅氧化膜等的蓋狀絕緣膜24。該蓋狀絕緣膜24是一種用來使在其上邊埋入形成的柵極電極和存儲(chǔ)節(jié)點(diǎn)進(jìn)行隔離的絕緣膜，既可以借助于硅氧化膜等進(jìn)行的埋入，也可以使用使埋入條帶23的表面氧化而得到的硅氧化膜或它們的復(fù)合膜，還可以兼做也可以在埋入條帶23上邊形成的柵極絕緣膜。
接著，在p型硅層13的上表面上，借助于離子注入形成n+型擴(kuò)散層32。此外，借助于熱氧化，在溝20的側(cè)面上形成柵極絕緣膜30，淀積將成為柵極電極的多晶硅膜33a。在柵極絕緣膜30的熱氧化工序或其后的熱工序中，埋入條帶23的n型雜質(zhì)將向p型硅層13擴(kuò)散，形成埋入條帶23的n+型擴(kuò)散層31。
接著，如圖16所示，進(jìn)行用STI法實(shí)施的器件隔離工序。就是說，先形成用硅氮化膜44構(gòu)成的掩模，在用RIE對(duì)多晶硅膜33a、柵極絕緣膜30、蓋狀絕緣膜24和p型硅層13進(jìn)行刻蝕，形成了器件隔離溝之后，埋入硅氧化膜等的器件隔離絕緣膜40。器件隔離絕緣膜40理想的是用CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械拋光)處理使之平坦化。在這里，要把器件隔離溝形成為達(dá)到硅氧化膜12的深度，借助于此，就可以使形成2個(gè)DRAM單元的各成為達(dá)到硅氧化膜12的深度，借助于此就可以使形成2個(gè)DRAM單元的各個(gè)島狀器件區(qū)域14的p型硅層13與別的島狀器件區(qū)域14彼此進(jìn)行絕緣隔離。
然后，在至少刻蝕除去了溝20以外的硅氮化膜44之后，如圖17所示，淀積多晶硅膜33b、WSi2層34、硅氮化膜36的疊層膜，使這些疊層膜圖形化，形成字線WL。
接著，如圖10所示，在字線WL的側(cè)壁上也形成了硅氮化膜之后，就淀積層間絕緣膜37。在該層間絕緣膜37上，形成與字線WL進(jìn)行了自對(duì)準(zhǔn)的接觸孔，用離子注入法形成n+型擴(kuò)散層35。然后，在向接觸孔內(nèi)埋入了接觸塞39之后，形成位線38。
倘采用本實(shí)施例，則即便是采用用2層的多晶硅膜23a、23b形成條帶23的辦法，不能充分地進(jìn)行電容器絕緣膜的過刻蝕，儲(chǔ)存電極22與埋入條帶23的電連接也會(huì)變得可靠起來。
圖18與先前的實(shí)施例2對(duì)應(yīng)地示出了另外的實(shí)施例的DRAM單元陣列的剖面圖。平面圖與圖1是相同的。與先前的實(shí)施例不同的是這兩點(diǎn)在硅氧化膜12的整個(gè)厚度范圍內(nèi)形成溝徑擴(kuò)大部分25，以及接著在其上部把埋入條帶23形成為僅僅接連到p型硅層13的下表面上。
倘采用該制造工序，則如圖19所示，在用RIE對(duì)電容器用的溝20進(jìn)行刻蝕之后，接著用HF溶液等進(jìn)行氧化膜刻蝕，使硅氧化膜12的端面后退。借助于此，形成使p型硅層13的下表面43露出來的溝徑擴(kuò)大部分25。
然后，如圖20所示，形成電容器絕緣膜21，借助于多晶硅膜的淀積和刻蝕埋入儲(chǔ)存電極22。要作成為使儲(chǔ)存電極22的上表面位于硅氧化膜12的途中，并刻蝕除去位于其上部的電容器絕緣膜。
接著，如圖21所示，在溝20的溝徑擴(kuò)大部分25內(nèi)，使得重疊到儲(chǔ)存電極22上那樣地埋入條帶23。具體地說，該條帶23可以采用先淀積已進(jìn)行了n型雜質(zhì)摻雜的多晶硅膜，再用RIE等的各向異性刻蝕對(duì)它進(jìn)行深刻蝕的辦法形成。埋入條帶23要這樣地埋入使得其上表面位置變得比p型硅層13的下表面的位置還低，換句話說，要把埋入條帶23埋入為使得對(duì)于p型硅層13來說在僅僅與其下表面接連的狀態(tài)下埋入到溝徑擴(kuò)大部分25內(nèi)。
然后，如圖22所示，在溝20內(nèi)形成覆蓋埋入條帶23的硅氧化膜等的蓋狀絕緣膜24。該蓋狀絕緣膜24是一種用來使在其上邊埋入形成的柵極電極和存儲(chǔ)節(jié)點(diǎn)進(jìn)行隔離的絕緣膜，既可以借助于硅氧化膜等進(jìn)行的埋入，也可以使用使埋入條帶23的表面氧化而得到的硅氧化膜或它們的復(fù)合膜，還可以兼做也可以在埋入條帶23上邊形成的柵極絕緣膜。
接著，在p型硅層13的上表面上，借助于離子注入形成n+型擴(kuò)散層32。此外，借助于熱氧化，在溝20的側(cè)面上形成柵極絕緣膜30，淀積將成為柵極電極的多晶硅膜33a。在柵極絕緣膜30的熱氧化工序或其后的熱工序中，埋入條帶23的n型雜質(zhì)將向p型硅層13擴(kuò)散，形成埋入條帶23的n+型擴(kuò)散層31。
接著，如圖23所示，進(jìn)行用STI法實(shí)施的器件隔離工序。就是說，先形成用硅氮化膜44構(gòu)成的掩模，在用RIE對(duì)多晶硅膜33a、柵極絕緣膜30、蓋狀絕緣膜24和p型硅層13進(jìn)行刻蝕，形成了器件隔離溝之后，埋入硅氧化膜等的器件隔離絕緣膜40。器件隔離絕緣膜40理想的是用CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械拋光)處理使之平坦化。在這里，要把器件隔離溝形成為達(dá)到硅氧化膜12的深度，借助于此就可以使形成2個(gè)DRAM單元的各個(gè)成為達(dá)到硅氧化膜12的深度，借助于此就可以使形成2個(gè)DRAM單元的各個(gè)島狀器件區(qū)域14的p型硅層13與別的島狀器件區(qū)域14彼此進(jìn)行絕緣隔離。
然后，在至少刻蝕除去了溝20以外的硅氮化膜44之后，如圖9所示，淀積多晶硅膜33b、WSi2層34、硅氮化膜36的疊層膜，使這些疊層膜圖形化，形成字線WL。
接著，如圖18所示，在字線WL的側(cè)壁上也形成了硅氮化膜之后，就淀積層間絕緣膜37。在該層間絕緣膜37上，形成與字線WL進(jìn)行了自對(duì)準(zhǔn)的接觸孔，用離子注入法形成n+型擴(kuò)散層35。然后，在向接觸孔內(nèi)埋入了接觸塞39之后，形成位線38。
如上所述，采用在剛剛形成了電容器用的溝20之后，進(jìn)行使硅氧化膜12后退的刻蝕的辦法，在電容器絕緣膜21中就不會(huì)妨礙儲(chǔ)存電極22與埋入條帶23之間的電連接。因此，就不會(huì)對(duì)電容器絕緣膜的刻蝕條件或埋入條帶的深刻蝕條件要求嚴(yán)格的限制性。借助于此，可以得到高成品率。
圖25和圖26，與實(shí)施例1的圖1和圖2對(duì)應(yīng)地示出了另外的實(shí)施例的DRAM單元陣列的平面圖。與實(shí)施例1的不同之處僅僅在于位線接觸BLC的配置這一點(diǎn)。在實(shí)施例1的情況下，在1個(gè)島狀器件區(qū)域14的兩個(gè)端部上形成由電容器C和晶體管Q構(gòu)成的DRAM單元，在其間走2條的通過線的布局中，在該2條通過線之間，就是說在島狀器件區(qū)域14的中央部分上配置2個(gè)單元公用的BLC。
對(duì)此，在本實(shí)施例中，在同樣的單元布局中，分別把對(duì)于1個(gè)島狀器件區(qū)域14的兩個(gè)端部2個(gè)單元的位線接觸BLC配置在各個(gè)單元的字線的相鄰的位置上。
因此，晶體管的上部n+型擴(kuò)散層32，就沒有必要在島狀器件區(qū)域14的整個(gè)面上形成，而是僅僅在位線接觸BLC的位置上形成倘采用本實(shí)施例，雖然采用增加位線接觸個(gè)數(shù)的辦法存在著使位線的寄生電容增加的可能性，但是卻可以減小從位線到電容器的電阻，從結(jié)果上可以削減由電容和電阻之積決定的布線延遲時(shí)間，提高數(shù)據(jù)寫入、讀出的速度。
迄今為止的實(shí)施例，雖然是折返位線構(gòu)造的情況，但是本發(fā)明對(duì)于開路位線方式也可以適用。圖27是開路位線方式的實(shí)施例的DRAM單元陣列的平面圖。圖28是其I-I’剖面圖。電容器C與晶體管Q的關(guān)系，僅僅借助于由埋入條帶23形成的上方擴(kuò)散來形成晶體管Q的下部n+型擴(kuò)散層31這些點(diǎn)等，基本的特征與實(shí)施例1是同樣的。因此，對(duì)于那些與實(shí)施例1對(duì)應(yīng)的部分賦予同一標(biāo)號(hào)而省略詳細(xì)的說明。
在開路位線方式的情況下，如圖27所示，在沒有通過字線的狀態(tài)下，在每一個(gè)單元上都要形成島狀器件區(qū)域14，在位線方向上相鄰的單元的間隔，可以把器件隔離絕緣膜40夾在其間地減小到最小加工尺寸那種程度。
圖29和圖30，是開路位線方式的另外的實(shí)施例的DRAM單元陣列的平面圖及其I-I’剖面圖。與實(shí)施例5之間的不同，僅僅是沿著位線BL使單元的朝向都變成為相同。借助于像這樣地使單元的朝向整齊劃一，就會(huì)使單元陣列的重復(fù)圖形變得更加簡單，就會(huì)提高光刻工序的容限。因此如圖所示，微細(xì)化到使下部n+型擴(kuò)散層32一直達(dá)到器件隔離絕緣膜40也成為可能。借助于此，就可以減小擴(kuò)散層電容、還可以抑制結(jié)反向漏流。
在迄今為止的實(shí)施例中，沒有考慮縱向晶體管Q的襯底電位。島狀器件區(qū)域14的p型硅層13，已經(jīng)用底部的硅氧化膜12和器件隔離絕緣膜40與別的區(qū)域絕緣隔離開來，如果照原樣不變，由于將變成為浮置，將會(huì)成為動(dòng)作不穩(wěn)定的因素。
圖31是使固定襯底電位成為可能的實(shí)施例的DRAM單元陣列的平面圖，圖32是其I-I’剖面圖。
該DRAM單元陣列構(gòu)造，在以圖25和圖26為基本的構(gòu)造，作成為把位線接觸BLC配置在各個(gè)單元的就近位置上的構(gòu)成。然后，利用各個(gè)島狀器件區(qū)域14的中央部分，就是說利用通過字線間隔，配置用來進(jìn)行p型硅層13的電位固定的體接觸BDC。接著，把連結(jié)各個(gè)體接觸BDC的體布線(BDL)52配設(shè)在通過字線之間。
作為具體的制造工序，在形成位線接觸BLC的工序之前，在通過字線之間，在體接觸BDC的區(qū)域上開接觸孔，把接觸層51埋入到其內(nèi)。理想的是如圖32所示，在對(duì)接觸底部進(jìn)行凹槽刻蝕，形成了p+型擴(kuò)散層53之后，埋入含有p型雜質(zhì)的多晶硅等的接觸層51。然后，用把該接觸層51連接到字線方向上的、摻進(jìn)了p型雜質(zhì)的多晶硅或W等的低電阻布線材料，把體布線52埋入到通過字線之間。
采用像這樣地埋入形成體布線52，把襯底電位提供給p型硅層13的辦法，晶體管就可以穩(wěn)定地進(jìn)行動(dòng)作。在圖32中，先對(duì)接觸孔進(jìn)行凹槽刻蝕后再埋入接觸層51，這對(duì)于降低把通過字線夾在其間相鄰的2個(gè)單元間的反向漏流是有效的。
圖33是以圖32的實(shí)施例為基本，使之稍微變形的實(shí)施例。就是說，用器件隔離絕緣膜40把淺的隔離用絕緣膜54埋入到體接觸BDC的接觸層51的周圍。該構(gòu)造可以采用在實(shí)施例1的制造工序中，在用STI法實(shí)施的器件隔離溝的刻蝕工序后，用繼續(xù)進(jìn)行用來埋入隔離用絕緣膜54的淺的隔離溝刻蝕，與器件隔離絕緣膜40同時(shí)埋入隔離用絕緣膜54的辦法得到?；蛘撸部梢詥为?dú)地分開來形成深的STI和淺的STI。
若作成為這樣的體接觸構(gòu)造，則可以固定晶體管的襯底電位，可以有效地抑制起因于在通過字線的下邊形成的溝道或耗盡層的體接觸BDC部分的結(jié)反向漏流。此外，在降低把通過字線夾在其間相鄰的單元間的反向漏流方面也比實(shí)施例7更為理想。此外，在該構(gòu)造的情況下，與圖32同樣，在島狀器件區(qū)域14的整個(gè)面上形成n+型擴(kuò)散層32也沒有問題。
圖34是可以在單元陣列區(qū)域的周邊固定晶體管的襯底電位而無須配設(shè)體接觸布線的一個(gè)實(shí)施例。它以實(shí)施例1的圖2的構(gòu)造為基本。與圖2不同之處是這樣一點(diǎn)把借助于STI形成的器件隔離絕緣膜40的深度作成為不足p型硅層13的厚度，因此變成為達(dá)不到硅氧化膜12的深度。借助于此，各個(gè)島狀器件區(qū)域14就變成為在p型硅層13的底部彼此進(jìn)行連結(jié)的狀態(tài)而不會(huì)完全絕緣隔離。
但是在該情況下，若在溝20的全周上形成借助于從埋入條帶23向p型硅層13進(jìn)行的上方擴(kuò)散形成的n+型擴(kuò)散層31，則存在著在位線方向上相鄰的單元間產(chǎn)生短路，或者即便是不短路，反向漏流也會(huì)增大的可能。于是，在埋入條帶23的埋入之前，在其部分的溝20內(nèi)，除去需要形成n+型擴(kuò)散層31的一邊之外，在剩下的3邊上形成側(cè)壁絕緣膜61。
具體地說，如圖35所示，在埋入了電容器C的儲(chǔ)存電極22后，在溝20的上部側(cè)壁上，形成比電容器絕緣膜21還厚的硅氧化膜等的側(cè)壁絕緣膜61。這時(shí)的平面圖就變成為圖36A那樣。之后，如圖36B所示，在側(cè)壁絕緣膜61內(nèi)，僅僅選擇性地刻蝕除去以后進(jìn)行源于埋入條帶的雜質(zhì)擴(kuò)散的一邊部分，僅僅剩下3邊。之后，用與實(shí)施例1同樣的工序形成埋入條帶23。
倘采用本實(shí)施例，則可以在單元陣列周邊固定襯底電位而無須形成體接觸布線。
本發(fā)明不限于上述實(shí)施例。就是說在上述本實(shí)施例中，雖然說明的是適用于DRAM單元陣列的情況，但是該縱向晶體管的集成化構(gòu)造及其制造方法，具有溝道長度的控制性非常優(yōu)良的特征，從這種意義上說，并不限于DRAM單元陣列，即便是應(yīng)用到其它的半導(dǎo)體存儲(chǔ)器或邏輯電路中去也是有效的。
如上所述，倘采用本發(fā)明，用SOI襯底，在溝的側(cè)面上形成的縱向晶體管的源極和漏極，就可以借助于向半導(dǎo)體層的下表面進(jìn)行的雜質(zhì)擴(kuò)散和向上表面進(jìn)行的雜質(zhì)擴(kuò)散形成。因此，可以得到溝道長度由半導(dǎo)體層的厚度和上下表面的雜質(zhì)擴(kuò)散深度決定、沒有特性波動(dòng)的優(yōu)良的縱向晶體管。
權(quán)利要求
1.一種半導(dǎo)體器件，包括在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底；具有從上述半導(dǎo)體層的上表面開始一直到達(dá)上述絕緣膜的內(nèi)部的深度，而且，在上述絕緣膜的上部，在把溝徑形成為使得具有被擴(kuò)大了的溝徑擴(kuò)大部分的溝的上述溝徑擴(kuò)大部分上，在與上述半導(dǎo)體層的下表面接連的狀態(tài)下埋入進(jìn)來的雜質(zhì)擴(kuò)散源；和具有由源于雜質(zhì)擴(kuò)散源的向上述半導(dǎo)體層的下表面的雜質(zhì)擴(kuò)散形成的第2導(dǎo)電類型的第1擴(kuò)散層、由向上述半導(dǎo)體層的上表面進(jìn)行的雜質(zhì)擴(kuò)散形成的第2導(dǎo)電類型的第2擴(kuò)散層、以及在上述雜質(zhì)擴(kuò)散源的上方的上述溝的側(cè)面上中間存在著柵極絕緣膜地形成的柵極電極的晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述溝貫通上述絕緣膜在達(dá)到上述半導(dǎo)體襯底的內(nèi)部的深度上形成，上述半導(dǎo)體器件還包括溝槽電容器，被形成為在上述絕緣膜的下部具有一直被埋入到上述溝的途中的儲(chǔ)存電極，并與上述晶體管一起構(gòu)成DRAM單元。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于在上述儲(chǔ)存電極上部的上述溝徑擴(kuò)大部分上，在對(duì)于上述半導(dǎo)體層來說僅僅接連到其下表面上的狀態(tài)下埋入形成作為上述雜質(zhì)擴(kuò)散源的埋入條帶，該埋入條帶用蓋狀絕緣膜覆蓋起來，在該蓋狀絕緣膜上邊埋入上述晶體管的柵極電極。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于上述埋入條帶，由被埋入到上述儲(chǔ)存電極上邊的第1條帶，和重疊到該第1帶上形成，且在對(duì)于上述半導(dǎo)體層僅僅接連到其下表面上的狀態(tài)下被埋入到上述溝徑擴(kuò)大部分內(nèi)的第2條帶構(gòu)成。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于上述溝的溝徑擴(kuò)大部分，在遍及上述絕緣膜的厚度的整個(gè)范圍內(nèi)形成，上述電容器的儲(chǔ)存電極一直被埋入到上述溝徑擴(kuò)大部分的途中，上述埋入條帶在對(duì)于上述半導(dǎo)體層僅僅接連到其下表面上的狀態(tài)下被埋入到上述儲(chǔ)存電極上邊。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體層，使得把2個(gè)DRAM單元配置在兩個(gè)端部那樣地，被在達(dá)到上述絕緣膜的深度上埋入形成的器件隔離絕緣膜劃分成多個(gè)島狀器件區(qū)域，連接到上述晶體管的柵極電極上的字線被連續(xù)地配設(shè)在一個(gè)方向上，連接到上述晶體管的第2擴(kuò)散層上的位線則與上述字線交叉地進(jìn)行配設(shè)，構(gòu)成DRAM單元陣列。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于上述位線，在與上述各個(gè)島狀器件區(qū)域的兩個(gè)端部的字線相鄰的位置上，在每一個(gè)DRAM單元內(nèi)，都形成有用來與上述第2擴(kuò)散層接觸，而且橫穿上述島狀器件區(qū)域的中央部分地與上述半導(dǎo)體層進(jìn)行接觸，以把固定電位提供給上述半導(dǎo)體層的體布線。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體層，使得把2個(gè)DRAM單元配置在兩個(gè)端部那樣地，被在達(dá)不到上述絕緣膜的深度上埋入形成的器件隔離絕緣膜劃分成多個(gè)島狀器件區(qū)域，連接到上述晶體管的柵極電極上的字線被連續(xù)地配設(shè)在一個(gè)方向上，連接到上述晶體管的第2擴(kuò)散層上的位線則與上述字線交叉地進(jìn)行配設(shè)，構(gòu)成DRAM單元陣列。
9.一種半導(dǎo)體器件的制造方法，包括下述工序在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底上，形成貫通上述半導(dǎo)體層的溝的工序；對(duì)在上述溝內(nèi)露出來的上述絕緣膜進(jìn)行選擇刻蝕，形成使上述半導(dǎo)體層的下表面露出來的溝徑擴(kuò)大部分的工序；在僅僅接連到上述半導(dǎo)體層的下表面上的狀態(tài)下，在上述溝的溝徑擴(kuò)大部分上埋入形成雜質(zhì)擴(kuò)散源的工序；中間存在著柵極絕緣膜地把柵極電極埋入形成在上述溝內(nèi)的工序；和在上述半導(dǎo)體層上，借助于來自上表面的雜質(zhì)擴(kuò)散和源于上述雜質(zhì)擴(kuò)散源的來自下表面的雜質(zhì)擴(kuò)散，形成源極和漏極擴(kuò)散層的工序。
10.一種半導(dǎo)體器件的制造方法，包括下述工序在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底上，形成貫通上述半導(dǎo)體層和上述絕緣膜達(dá)到上述半導(dǎo)體襯底的內(nèi)部的深度的溝的工序；在上述溝內(nèi)中間存在著電容器絕緣膜埋入儲(chǔ)存電極來形成電容器的工序；對(duì)在上述儲(chǔ)存電極上方的上述溝的側(cè)面露出來的上述絕緣膜進(jìn)行刻蝕，形成使上述半導(dǎo)體層的下表面露出來的溝徑擴(kuò)大部分的工序；在上述溝的溝徑擴(kuò)大部分上重疊到上述儲(chǔ)存電極上，而且，僅僅接連到上述半導(dǎo)體層的下表面上的狀態(tài)下，埋入已摻雜的條帶的工序；把蓋狀絕緣膜埋入到在已埋入了上述條帶的上述溝內(nèi)的工序；在上述蓋狀絕緣膜上方的上述溝的側(cè)面上形成了柵極絕緣膜之后，在上述溝內(nèi)，埋入與上述電容器一起構(gòu)成DRAM單元的晶體管的柵極電極的工序；和在上述半導(dǎo)體層上，借助于來自上表面的雜質(zhì)擴(kuò)散和源于上述條帶來自下表面的雜質(zhì)擴(kuò)散，形成上述晶體管的源極和漏極擴(kuò)散層的工序。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于上述條帶埋入為使得其表面位于比上述半導(dǎo)體層的下表面還往下的位置上。
12.根據(jù)權(quán)利要求10所述的方法，其特征在于還包括在形成了上述源極和漏極擴(kuò)散層之后，向上述半導(dǎo)體層內(nèi)埋入器件隔離絕緣膜，劃分多個(gè)島狀器件區(qū)域，使得每一個(gè)都含有至少一個(gè)DRAM單元的工序；形成字線，使得把在上述第1方向上排列的晶體管的柵極電極共通連接起來的工序；和形成位線，使得在與上述第1方向進(jìn)行交叉的第2方向上排列的晶體管的漏極擴(kuò)散層共通連接起來的工序。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于上述器件隔離絕緣膜在達(dá)到上述絕緣膜的深度上形成。
14.一種半導(dǎo)體器件的制造方法，包括下述工序在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底上，形成貫通上述半導(dǎo)體層和上述絕緣膜達(dá)到上述半導(dǎo)體襯底的內(nèi)部的深度的溝的工序；在上述溝內(nèi)中間存在著電容器絕緣膜地埋入儲(chǔ)存電極形成電容器的工序；在上述溝的上述儲(chǔ)存電極上邊埋入已摻雜的第1條帶的工序；對(duì)在上述第1條帶上方的上述溝的側(cè)面露出來的上述絕緣膜進(jìn)行刻蝕，形成使上述半導(dǎo)體層的下表面露出來的溝徑擴(kuò)大部分的工序；在上述溝的溝徑擴(kuò)大部分上重疊到上述第1條帶上，而且，僅僅接連到上述半導(dǎo)體層的下表面上的狀態(tài)下，埋入已摻雜的第2條帶的工序；把蓋狀絕緣膜埋入到已埋入了上述第2條帶的上述溝內(nèi)的工序；在上述蓋狀絕緣膜上方的上述溝的側(cè)面上形成了柵極絕緣膜之后，在上述溝內(nèi)，埋入與上述電容器一起構(gòu)成DRAM單元的柵極電極的工序；和在上述半導(dǎo)體層上，借助于向上表面上進(jìn)行的雜質(zhì)擴(kuò)散和源于上述第2條帶的向下表面進(jìn)行的雜質(zhì)擴(kuò)散，形成上述晶體管源極和漏極擴(kuò)散層的工序。
15.根據(jù)權(quán)利要求14所述的方法，其特征在于上述第2條帶埋入為使得其表面位于比上述半導(dǎo)體層的下表面還往下的位置上。
16.根據(jù)權(quán)利要求14所述的方法，其特征在于還包括在形成了上述源極和漏極擴(kuò)散層之后，向上述半導(dǎo)體層內(nèi)埋入器件隔離絕緣膜，劃分多個(gè)島狀器件區(qū)域，使得每一個(gè)都含有至少一個(gè)DRAM單元的工序；形成字線，使得把在上述第1方向上排列的晶體管的柵極電極共通連接起來的工序；和形成位線，使得在與上述第1方向進(jìn)行交叉的第2方向上排列的晶體管的漏極擴(kuò)散層共通連接起來的工序。
17.根據(jù)權(quán)利要求16所述的方法，其特征在于上述器件隔離絕緣膜在達(dá)到上述絕緣膜的深度上形成。
18.一種半導(dǎo)體器件的制造方法，包括下述工序在半導(dǎo)體襯底上邊用絕緣膜隔離開來形成有第1導(dǎo)電類型的半導(dǎo)體層的器件襯底上，形成貫通上述半導(dǎo)體層和上述絕緣膜達(dá)到上述半導(dǎo)體襯底的內(nèi)部的深度的溝的工序；對(duì)在上述溝的側(cè)面露出來的上述絕緣膜進(jìn)行刻蝕，形成使上述半導(dǎo)體層的下表面露出來的溝徑擴(kuò)大部分的工序；在上述溝內(nèi)中間存在著電容器絕緣膜地在一直到上述溝徑擴(kuò)大部分的途中的深度上埋入儲(chǔ)存電極形成電容器的工序；在儲(chǔ)存電極上的上述溝徑擴(kuò)大部分上重疊上述儲(chǔ)存電極，而且，僅僅接連到上述半導(dǎo)體層的下表面上的狀態(tài)下，埋入摻雜的條帶的工序；把蓋狀絕緣膜埋入到已埋入了上述條帶的上述溝內(nèi)的工序；在上述蓋狀絕緣膜上方的上述溝的側(cè)面上形成了柵極絕緣膜之后，在上述溝內(nèi)，埋入與上述電容器一起構(gòu)成DRAM單元的晶體管的柵極電極的工序；和在上述半導(dǎo)體層上，借助于向上表面上進(jìn)行的雜質(zhì)擴(kuò)散和源于上述條帶的向下表面進(jìn)行的雜質(zhì)擴(kuò)散，形成上述晶體管的源極和漏極擴(kuò)散層的工序。
19.根據(jù)權(quán)利要求18所述的方法，其特征在于上述條帶埋入為使得其表面位于比上述半導(dǎo)體層的下表面還往下的位置上。
20.根據(jù)權(quán)利要求18所述的方法，其特征在于還包括在形成了上述源極和漏極擴(kuò)散層之后，向上述半導(dǎo)體層內(nèi)埋入器件隔離絕緣膜，劃分多個(gè)島狀器件區(qū)域，使得每一個(gè)都含有至少一個(gè)DRAM單元的工序；形成字線，使得把在上述第1方向上排列的晶體管的柵極電極共通連接起來的工序；和形成位線，使得在與上述第1方向進(jìn)行交叉的第2方向上排列的晶體管的漏極擴(kuò)散層共通連接起來的工序。
全文摘要
半導(dǎo)體器件,具有在半導(dǎo)體襯底上邊被絕緣膜隔離開來形成有第1半導(dǎo)體層的器件襯底。在器件襯底上,把溝形成為使得具有從半導(dǎo)體層的上表面一直達(dá)到上述絕緣膜的內(nèi)部為止的深度,而且,具有在上述絕緣膜的上部溝徑被擴(kuò)大的溝徑擴(kuò)大部分。在該溝徑擴(kuò)大部分上,在與上述半導(dǎo)體層的下表面進(jìn)行接連的狀態(tài)下埋入雜質(zhì)擴(kuò)散源。形成具有第2導(dǎo)電類型的第1擴(kuò)散層和第2擴(kuò)散層以及在上述雜質(zhì)擴(kuò)散源上方的上述溝的側(cè)面上中間存在著柵極絕緣膜形成的柵極電極的晶體管。
文檔編號(hào)H01L27/12GK1357924SQ01142970
公開日2002年7月10日 申請(qǐng)日期2001年12月6日 優(yōu)先權(quán)日2000年12月6日
發(fā)明者山田敬, 梶山健 申請(qǐng)人:株式會(huì)社東芝