專利名稱：層疊型半導體器件的制作方法
(本申請基于并要求2000年9月28日遞交的日本專利申請No。2000-296822為優(yōu)先權(quán)，其全部內(nèi)容在此引入作為參考)
但是，還沒有把半導體集成電路芯片的效果層疊起來的方法的提案。
本發(fā)明的第二方面是一種層疊型半導體器件，由至少三個包含半導體集成電路芯片且具有規(guī)格的半導體集成電路器件層疊而形成，其中上述半導體集成電路器件中的最下層的或最上層的半導體集成電路器件的規(guī)格的值為最小或最大。
本發(fā)明的第三方面是一種層疊型半導體器件，由至少兩個包含半導體集成電路芯片且具有規(guī)格的半導體集成電路器件層疊而形成，其中相鄰的上述半導體集成電路器件之間通過貫通上述半導體集成電路器件的導電材料電氣連接，上述半導體集成電路器件中的最下層的或最上層的半導體集成電路器件的除尺寸之外的規(guī)格的值為最小或最大。
本發(fā)明的第四方面是一種層疊型半導體器件，由包含半導體集成電路芯片且具有規(guī)格的多個半導體集成電路器件層疊而成，其中上述層疊型半導體器件具有由上述半導體集成電路器件中的預定個數(shù)的特定半導體集成電路器件構(gòu)成的組，上述預定個數(shù)為2以上且小于上述半導體集成電路器件的總個數(shù)，上述特定的半導體集成電路器件的規(guī)格的值的任一個都在預定范圍內(nèi)，且上述特定的半導體集成電路器件連續(xù)地層疊。
本發(fā)明的第五方面是一種層疊型半導體器件，由包含半導體集成電路芯片的多個半導體集成電路器件層疊組成，其中上述半導體集成電路器件中的相互之間信號收發(fā)量最多的特定半導體集成電路器件連續(xù)地層疊。
本發(fā)明的第六方面是一種層疊型半導體器件，包括含有半導體集成電路芯片且在同一表面上設(shè)置有多個的第一半導體集成電路器件；以及含有半導體集成電路芯片且夾著上述多個第一半導體集成電路器件的多個第二半導體集成電路器件。
在襯底基板BS上層積有多個半導體集成電路芯片(LSI芯片)S1～S5。襯底基板BS用作母板，設(shè)置有端子TM以及圖中未示出的布線圖案和電源等。
在半導體集成電路芯片S1～S5上設(shè)置貫通半導體集成電路芯片的由導電材料構(gòu)成的貫通插頭TP。襯底基板BS的端子TM通過導電性連接材料CN連接在最下層的貫通插頭TP之間和相鄰接的貫通插頭TP之間。導電性連接材料CN采用例如BGA(球柵陣列)。襯底基板BS和半導體集成電路芯片之間、以及半導體集成電路芯片相互之間通過貫通插頭TP和導電性連接材料CN進行信號的收發(fā)。


圖1B展示了根據(jù)本發(fā)明的實施方案的層疊型半導體器件的第二構(gòu)成例。
在襯底基板BS上層積有多個半導體集成電路芯片(LSI芯片)S1～S5。襯底基板BS用作母板，設(shè)置有端子TM以及圖中未示出的布線圖案和電源等。
半導體集成電路芯片S1～S5搭載在基板SBA1～SBA5上。在基板SBA1～SBA5上設(shè)置與半導體集成電路芯片S1～S5的端子和后面說的貫通插頭TP電連接的布線(未圖示)?；錝BB1～SBB5夾在襯底基板BS和最下層的基板SBA1之間、和相鄰接的基板SBA1～SBA5之間。在基板SBB1～SBB5的中央形成孔穴，與該孔穴對應地配置半導體集成電路芯片S1～S5。
在基板SBA1～SBA5和基板SBB1～SBB5上設(shè)置貫通半導體集成電路芯片的由導電材料構(gòu)成的貫通插頭TP。襯底基板BS的端子TM通過導電性連接材料CN連接在最下層的貫通插頭TP之間和相鄰接的貫通插頭TP之間。導電性連接材料CN采用例如錫焊。襯底基板BS和半導體集成電路芯片之間、以及半導體集成電路芯片相互之間通過貫通插頭TP、導電性連接材料CN以及在基板SBA1～SBA5上設(shè)置的布線(圖中未示出)進行信號的收發(fā)。
另外，例如，如圖1A所示，在通過貫通插頭將半導體集成電路芯片(S1～S5)之類直接連接時，半導體集成電路芯片本身與半導體集成電路器件相對應。
另外，例如，如圖1B所示，搭載有半導體集成電路芯片(S1～S5)的基板(SBA1～SBA5)通過貫通插頭相連接時，由半導體集成電路芯片(例如S1)和基板(例如SBA1)構(gòu)成的附有芯片的基板與半導體集成電路器件相對應。在這樣的附有芯片的基板中，半導體集成電路器件的規(guī)格，可以是半導體集成電路芯片自身的規(guī)格，也可以是附有芯片的基板的規(guī)格。
要言之，半導體集成電路器件可以是半導體集成電路芯片，也可以包含半導體集成電路芯片和其它要素(基板等)的器件。而且，半導體集成電路器件的規(guī)格，可以是半導體集成電路芯片的規(guī)格(情形1)，也可以是包含半導體集成電路芯片和其它要素(基板等)的器件的規(guī)格(情形2)。
在下面的說明中，為了簡單起見，假定為情形1進行說明，但對于情形2也是一樣的。
下面，說明根據(jù)本實施方案的層疊型半導體器件的層疊方法中的基本類型。(類型1)本類型是按規(guī)格值的大小順序?qū)盈B至少三個以上預定的半導體集成電路芯片的情況。
圖2A和2B示意性地展示本類型的一例。橫軸是半導體集成電路芯片S1～S5的層疊順序，縱軸是各半導體集成電路芯片S1～S5的規(guī)格的值(耗電量等)。在圖2A和2B的例子中，在半導體集成電路芯片S2～S4的層疊范圍內(nèi)，規(guī)格值增大或減小，但在4層以上的層疊范圍內(nèi)規(guī)格值增大或減小當然也是可以的。
圖3A和3B示意性地展示了本類型的另一例。規(guī)格值相同的兩個以上芯片(圖中例子的S3和S4)相鄰接也是可以的。即，即使有多個規(guī)格值相同的芯片，也可以在至少兩個以上的階段上使規(guī)格值增大或減小。
圖4A和4B示意性展示本類型的另一例。本例是在三個以上的預定芯片中至少包含最下層芯片S1和最上層芯片S5中的至少一個的例子。圖中的例子中，三個以上的預定芯片包含芯片S1和S5，在整個層疊范圍內(nèi)規(guī)格值增大或減小。另外，如圖3A和3B所示，也可以是規(guī)格值相同的芯片相鄰接。
圖5A和5B示意性展示本類型的另一例。本例是在三個以上的預定芯片中至少不包含最下層芯片S1和最上層芯片S5中的至少一個的例子。圖中的例子中，規(guī)格值最大或最小的芯片S3是最下層的芯片S1和最上層的芯片S5之外的其它芯片。另外，如圖3A和3B所示，也可以是規(guī)格值相同的芯片相鄰接。
圖6A和6B示意性地展示了本類型的另一例。本例是在預定的芯片之間夾有特定的芯片。在圖中的例子中中，特定的芯片S3與芯片S3兩側(cè)鄰接的芯片S2和S4相比，規(guī)格值大或小。特定的芯片S3以外的芯片S1、S2、S4和S5的規(guī)格值增加或減小。(類型2)本類型是在全部層疊范圍內(nèi)的半導體集成電路芯片中，最下層或最上層的半導體集成電路芯片的規(guī)格值為最大或最小的情況。半導體集成電路芯片的全部層疊數(shù)為兩個以上或三個以上。
圖7A和7B示意地展示了本類型的一例。圖中所示的例子中，最下層的芯片S1的規(guī)格值為最大或最小，但若最上層的芯片S5的規(guī)格值為最大或最小當然也是可以的。
最下層的芯片S1的規(guī)格值為最小(或最大)時，規(guī)格值第二小的芯片是最上層的芯片S5也可以。相反地，最上層的芯片S5的規(guī)格值為最小(或最大)時，規(guī)格值第二小的芯片是最下層的芯片S1也可以。另外，規(guī)格值為最大或最小的芯片為多個時，可以把它們配置為最下層和最上層，圖5A和5B就是這樣的例子，也可相當于本類型的例子。(類型3)本類型是構(gòu)成規(guī)格值在預定范圍內(nèi)的芯片的組，該組中含有的至少兩上以上的半導體集成電路芯片連續(xù)層疊的情況。
圖8示意性地展示本類型的一例。在圖8所示的例子中，芯片S1和S2、S3和S4、S5和S6分別構(gòu)成一組。另外，在圖8所示的例子中，一組含兩個芯片，但即使是三個以上也可以。另外，各組中含的芯片數(shù)也可以不同。而且任一組不含芯片也是可以的。(類型4)本類型是在預定的層疊位置配置多個半導體集成電路芯片中的一個或兩個以上的特定的半導體集成電路芯片的情況。
圖9示意性展示本類型的一例。本例中，是將多個芯片中的特定的半導體集成電路芯片(在圖9所示的例子中是S2和S3)連續(xù)層疊的情況。代表性地，使全部芯片中的相互間信號收發(fā)量最多的特定芯片連續(xù)層疊。另外，也可以是規(guī)格值最接近的芯片連續(xù)地層疊(這也包含在類型3的分組化的概念中。)圖10示意性展示本發(fā)明的另一例。圖中的例子中，全部芯片中的與襯底基板BS的信號收發(fā)量最多的芯片S1配置在離襯底基板BS最近的位置上。另外，圖10所示的概念也包含在類型2的概念中。
圖11示意性展示本發(fā)明的另一例。圖中的例子中，全部芯片中的與外部的信號收發(fā)量最多的芯片S5配置在離襯底基板BS最遠的位置上。另外，圖11所示的概念也包含在類型2的概念中。
另外，在上述各類型中，作為半導體集成電路芯片的規(guī)格，有耗電量、工作電壓、工作電壓數(shù)、工作電流、保證工作溫度、產(chǎn)生電磁波量、工作頻率、尺寸、連接端子數(shù)目、連接端子間距、厚度、與搭載上述半導體集成電路芯片的襯底基板的信號收發(fā)量、和與外部的信號收發(fā)量等。
如上所述，通過使半導體集成電路芯片的層疊的方法最優(yōu)化，可以得到性能優(yōu)良的層疊性半導體器件。
另外，上述的層疊的方法，如圖1A或1B所示，對于用貫通插頭把相鄰的芯片間電氣連接的層疊型半導體器件是有效的。例如，在用引線鍵合把芯片間電氣連接的情況下，從引線鍵合容易的觀點出發(fā)，可以以例如在大芯片上配置小芯片的方式基于芯片的尺寸進行制約。因此，認為芯片層疊的方法的自由度少。在用貫通插頭把芯片間電氣連接的情況下，沒有上述制約。由于可以采用例如圖1C所示的構(gòu)成例，可以基于芯片的尺寸以外的規(guī)格，適用前面所述的各種層疊的方法。
下面，說明針對各規(guī)格的值的半導體集成電路芯片的具體的層疊方法。另外，以下的具體例中所述的層疊的方法是一例，基本上可以采用上述各類型中所述的種種層疊的方法。(具體例1)本例是基于半導體集成電路芯片S1～S5的耗電量(例如最大耗電量)層疊各芯片的情況。
在內(nèi)藏有互不相同的機能的多個芯片疊層的場合，考慮到各芯片的耗電量，換言之，考慮到各芯片產(chǎn)生的熱的流動，必須進行模塊全體的放熱(冷卻)。于是，可以象下面的具體例1A或1B那樣使各芯片層疊。(具體例1A)
本例是相對于熱的擴散和傳輸方向，從耗電量多即發(fā)熱量多的芯片依次層疊芯片。例如象圖4B那樣地層疊各芯片。
由此，通過把耗電量多的芯片配置在襯底基板BS側(cè)即散熱器側(cè)，可以使耗電量多的芯片的熱更早地有效地散發(fā)到散熱器側(cè)。因此，耗電量少的芯片的熱也能有效地散發(fā)到散熱器，可以有效地進行模塊全體的放熱(冷卻)。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置散熱器時，象例如圖5B那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2B、3B、6B、7B那樣地層疊各芯片也是可以的。(具體例1B)本例是相對于熱的擴散和傳輸方向，從耗電量少即發(fā)熱量少的芯片依次層疊芯片。例如象圖4A那樣地層疊各芯片。
如果耗電量多的芯片位于襯底基板BS側(cè)即散熱器側(cè)，這樣的耗電量多的芯片用作熱擴散的阻擋層。由此，會妨礙從耗電量少的芯片到散熱器的熱擴散。
本例中，由于把耗電量少的芯片配置在襯底基板BS側(cè)，耗電量多的芯片不會成為熱擴散阻擋層。由此，可以根據(jù)溫度梯度，從耗電量多的芯片耗電量少的芯片，再到散熱器進行有效的熱擴散，可以有效地進行模塊全體的放熱(冷卻)。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置散熱器時，象例如圖5A那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2A、3A、5A、7A那樣地層疊各芯片也是可以的。(具體例2)本例是基于半導體集成電路芯片S1～S5的工作電壓電源電壓和工作電壓數(shù)(電源電壓數(shù))層疊各芯片的情況。
多個芯片層疊構(gòu)成模塊的情況下，各芯片的工作電壓和工作電壓數(shù)不同。在這樣的情況下，必須考慮電壓降和與電源的連接等進行各芯片的層疊，于是，象下面的具體例2A～2D那樣地層疊各芯片。(具體例2A)
本例是從工作電壓(電源電壓)高的芯片依次層疊各芯片的情況。例如，如圖4B所示地層疊各芯片。另外，當一個芯片內(nèi)有多個工作電壓時，以例如最大工作電壓為基準，比較各芯片的工作電壓。
從襯底基板即電源基板向各芯片供給電壓時，離電源遠的一側(cè)的芯片經(jīng)過中間的芯片供給電壓。一般地，工作電壓低的芯片的容許工作電壓也低。因此，作為電壓供給路線的途中的芯片的工作電壓低時，誤動作或破壞的可靠性降低。
在本例中，工作電壓高的芯片配置在襯底基板BS側(cè)。因此，從襯底基板的電源向作為電壓供給路線的途中的芯片，不供給比該途中的芯片的工作電壓更高的電壓。因此，可防止誤動作或破壞等的可靠性的下降。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置電源基板時，象例如圖5B那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2B、3B、6B、7B那樣地層疊各芯片也是可以的。(具體例2B)本例是從工作電壓(電源電壓)低的芯片依次層疊各芯片的情況。例如，如圖4A所示地層疊各芯片。另外，當一個芯片內(nèi)有多個工作電壓時，以例如最大工作電壓為基準，比較各芯片的工作電壓。
從襯底基板即電源基板向各芯片供給電壓時，由于離電源遠一側(cè)的芯片比離電源近的芯片的電壓供給路線長，易產(chǎn)生電壓下降。電壓下降的影響對工作電壓低的芯片更大。在本例中，工作電壓低的芯片配置在襯底基板BS側(cè)。所以，從作為模塊整體來看時，可以減小電壓下降的影響，提高可靠性等。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置電源基板時，象例如圖5A那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2A、3A、6A、7A那樣地層疊各芯片也是可以的。(具體例2C)本例是在各芯片的工作電壓數(shù)(電源電壓數(shù))不同時，例如使具有一個工作電壓的芯片和具有兩個工作電壓的芯片相層疊時，把工作電壓數(shù)多的芯片配置在襯底基板BS側(cè)即電源基板側(cè)的情況。例如，如圖4B所示地層疊各芯片。
這樣地，通過把工作電壓數(shù)多的芯片配置在襯底基板BS側(cè)即電源基板側(cè)，可以減少用來從襯底基板BS向各芯片供給電源電壓的貫通插頭數(shù)，由此可以降低工藝成本并提高可靠性。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置電源基板時，象例如圖5B那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2B、3B、6B、7B那樣地層疊各芯片也是可以的。(具體例2D)本例是在由例如單一工作電壓數(shù)的芯片構(gòu)成模塊時，將工作電壓相近或相同的多個芯片分組，使該組內(nèi)的芯片連續(xù)地層疊。例如，象圖8那樣地層疊各芯片。
通過使例如工作電壓相同的芯片構(gòu)成組，可以使電源端子共用化，可以減少用來從襯底基板向各芯片供應電源電壓的貫通插頭數(shù)，因此可以降低工藝成本并提高可靠性。(具體例3)本例是基于半導體集成電路芯片S1～S5的工作電流層疊各芯片的情況。
在各芯片的工作電流不同時，必須考慮各芯片的工作電流層疊各芯片。于是，如下所述地層疊各芯片。
本例是各芯片的工作電流不同時，以工作電流(例如最大工作電流)的大小為順序?qū)盈B各芯片。例如，象圖4B那樣層疊各芯片。
從襯底基板即電源基板向各芯片供應電流時，離電源基板遠的一側(cè)的芯片比離基板近的一側(cè)的芯片的電流供應路線長。因此，離電源基板遠的一側(cè)的芯片的電流供應路線的電阻成分大。如果把工作電流大的芯片配置成離電源遠的一側(cè)的芯片，由于電壓＝電流×電阻的關(guān)系，電壓的損失增加。在本例中，把工作電流大的芯片配置在襯底基板BS側(cè)即電源基板側(cè)，即把工作電流大的芯片配量在電流路線的電阻成分小的位置，從而可以把電壓損失抑制到最小限度。
另外，在芯片的兩側(cè)(芯片S1側(cè)和芯片S5側(cè))配置電源基板時，象例如圖5B那樣地層疊各芯片也是可以的。此外，在本例中，象例如圖2B、3B、6B、7B那樣地層疊各芯片也是可以的。(具體例4)本例是基于半導體集成電路芯片S1～S5的保證工作溫度層疊各芯片的情況。
多個芯片層疊以模塊化時，必需考慮各芯片的保證工作溫度(可靠性基準)，確保模塊整體的可靠性。于是，如下所述地層疊各芯片。
本例是，在芯片間的保證工作溫度不同時，通過把保證工作溫度相近或相同的芯片分成組，使該組內(nèi)的芯片連續(xù)地層疊，確?？煽啃曰鶞?。例如，對應于圖8的概念。另外，也可以把保證工作溫度最低的芯片配置在溫度也最低的層疊位置(以溫度最低的方式熱設(shè)計的層疊位置)。而且，也可以使模塊整體的保證工作溫度與保證工作溫度最低的芯片的基準一致。
這樣地，通過考慮保證工作溫度來層疊各芯片，可以確保模塊整體的可靠性(長壽命化等)，通過使保證工作溫度接近的芯片鄰近地層疊，容易進行可靠性的控制。(具體例5)本例是基于半導體集成電路芯片S1～S5的信號的收發(fā)量層疊各芯片的情況。
層疊各個芯片以模塊化時，如果不考慮信號收發(fā)量和信號收發(fā)速度，由于信號延遲等會產(chǎn)生模塊的功能降低或誤動作。于是，如下面的具體例5A～5C所述地層疊各芯片。(具體例5A)本例是使具有最密接關(guān)系的特定的芯片互相鄰接地配置的情況。即，如圖9所示，使具有最密接關(guān)系的特定的芯片(圖9的例子中為S2和S3)鄰接配置。
例如，使相互之間信號收發(fā)量最多的芯片互相鄰接地配量。具體地，使具有信號處理機能的邏輯芯片、和與邏輯芯片之間進行數(shù)據(jù)交換的存儲芯片(DRAM和SRAM等的快速存儲芯片)鄰接層疊。相反地，把不進行信號收發(fā)的芯片如電源控制用芯片等配量在遠的位置上。若在進行數(shù)據(jù)收發(fā)的芯片之間夾有其它芯片，由此信號延遲處理速度遲緩，降低模塊整體的功能。通過使上述的芯片鄰接配置，可以提高處理速度，提高模塊整體的功能。
另外，相互間有信號的收發(fā)時，也可以使工作最接近的芯片互相鄰接地配量，由此，可以把數(shù)據(jù)收發(fā)時的時鐘誤差抑制到最小限度，可以提高模塊整體的功能。(具體例5B)本例是把與作為接口基板的母板的收發(fā)量最多的芯片(例如處理高速信號的信號處理芯片)與母板鄰接地配量的情況。即，如圖10所示，使與母板(襯底基板BS)和信號收發(fā)量最多的芯片S1與母板鄰接地配量。由此，在與母板信號交換時，可把信號延遲抑制到最小限度，可以提高系統(tǒng)整體的功能。(具體例5C)本例是如例圖11所示，把與外部的信號收發(fā)最多的芯片S5配置在離母板(襯底基板BS)最遠的位置上的情況。例如，把處理CCD和CMOS傳感器的圖像信號、聲音信號、天線信號等的外部信號的芯片配置在最上層。通過這樣配置，把CCD和天線等設(shè)在芯片S5上方時，不會被其它信號S1～S4遮蓋，可以進行芯片S5與外部之間的信號收發(fā)。(具體例6)本例是基于半導體集成電路芯片S1～S5的產(chǎn)生電磁波量層疊各芯片的情況。
層疊多個芯片以模塊化時，與各芯片間的信號收發(fā)量的增加和信號的高速化的同時，工作電壓也降低。因此，各芯片容易受到噪音的影響，即，由于各芯片、電源線、接地線等產(chǎn)生的電磁波產(chǎn)生的電磁干擾(EMI)，會生成誤動作和聲音圖像的混亂等。于是，如以下的具體例6A和6B所示地層疊各芯片。(具體例6A)
本例是把電磁波的產(chǎn)生量最多的芯片配量在離母板最近的位置。例如，如圖7B所示，把電磁波的產(chǎn)生量最多的芯片S1配置在離襯底基板BS最近的位置上。相反地，也可以把電磁波的產(chǎn)生量最少的芯片配置在離襯底基板最遠的位置上。
例如，把電磁波產(chǎn)生量最多的芯片(例如，瞬間流過大電流的工作電流大的芯片、傳感器用芯片、聲音和圖像處理用芯片、處理收發(fā)信號用的天線信號的芯片等)配量在離襯底基板最近的位置上，把易受電磁波影響的芯片配置在離襯底基板遠的位置上。通過這樣地配置，可以抑制芯片S1產(chǎn)生的電磁波對其它芯片S2～S5的影響，可以防止電磁波引起的誤動作等。
另外，除了圖7B之外，可以根據(jù)類型1和2中所述的各種層疊方法層疊各芯片。(具體例6B)本例是把易受電磁影響的芯片，根據(jù)例如類型2，配置在離母板(襯底基板)最遠的位置上。這樣地，通過把易受電磁波影響的芯片(例如，傳感器用芯片、聲音和圖像處理用芯片、處理收發(fā)用的天線信號的芯片等)配置在離作為EMI等的發(fā)生源的電源基板(襯底基板)遠的層疊位置上，可以防止電磁波造成的誤動作。(具體例7)本例是基于半導體集成電路芯片S1～S5的芯片尺寸層疊各芯片的情況。
層疊的各芯片并不限定為尺寸相同，各種尺寸的芯片混合層疊的情況多。在這樣的各種尺寸的芯片混合時，如果各芯片的層疊順序不合適，會產(chǎn)生應力引起的裂紋、連接不良、制造成本上升等問題。
一般地，為了高功能和高密度，三維層疊的模塊與外部的連接端子的數(shù)目非常多。將這樣的模塊封裝時，采用把連接端子配置成格子狀的稱為“倒裝片”的連接。而且，從重量和價格的觀點考慮，母板和封裝中使用較多的玻璃環(huán)氧樹脂等的樹脂。由于這些樹脂的熱膨脹系數(shù)是硅或GaAs等的半導體的五倍左右，兩者之間產(chǎn)生因熱膨脹系數(shù)不同引起的應力。與各芯片在水平方向上排列的二維模塊相比，三維層疊模塊的端子間距大大增加，所以難以進行母板和芯片之間的可靠性高的連接。
基于這樣的觀點，本例中，如圖7B所示，把芯片尺寸最大的芯片S1配置在離襯底基板BS(母板)最近的層疊位置上。作為芯片尺寸的判定方法有以下的方法。(具體例7A)本例中，基于各芯片的長邊(與層疊方向垂直的芯片平面為長方形時為該長方形的長邊、但是該芯片平面為正方形時為任意邊)的長度判定芯片尺寸，把長邊長度最大的芯片配置在離襯底基板(母板)最近的位置。(具體例7B)本例中，基于各芯片的長邊(與層疊方向垂直的芯片平面為長方形時為該長方形的長邊、但是該芯片平面為正方形時為任意邊)的長度和短邊(與層疊方向垂直的芯片平面為長方形時為該長方形的短邊、但是該芯片平面為正方形時為任意邊)的長度之和判定芯片尺寸，把長度之和最大的芯片配置在離襯底基板(母板)最近的位置。(具體例7C)本例中，基于各芯片的的面積(與層疊方向垂直的芯片平面的面積)判定芯片尺寸，把面積最大的芯片配置在離襯底基板(母板)最近的位置。
由此，在本例中，通過從芯片尺寸大的一方依次層疊各芯片，可以抑制因應力產(chǎn)生的連接不良，并提高模塊整體的可靠性。
另外，在本具體例7中也可以根據(jù)類型1、類型2所述的各種層疊方法層疊各芯片。(具體例8)本例是基于半導體集成電路芯片S1～S5的連接端子數(shù)目或連接端子間距層疊各芯片的情況。
層疊的各芯片借助于貫通插頭等的連接端子實現(xiàn)芯片相互之間或芯片與母板(襯底基板)之間的連接。但是，層疊的各芯片并不限定為端子數(shù)目和端子間距相同，各種端子數(shù)目和端子間距的芯片混合層疊的情況多。在這樣的各種端子數(shù)目和端子間距的芯片混合時，如果各芯片的層疊順序不合適，會產(chǎn)生應力引起的裂紋、連接不良、制造成本上升等問題。即，產(chǎn)生與具體例7所述的同樣的問題。另外，與母板進行信號收發(fā)的端子數(shù)也因各芯片而不同，若不選擇合適的層疊順序，不能實現(xiàn)各芯片的有效配置和提高模塊整體的性能?；谶@樣的觀點，本例中，如以下的具體例8A和8B所示地層疊各芯片。(具體例8A)本例中，如圖7B所示，把端子數(shù)目最多的芯片S1設(shè)在離襯底基板BS(母板)最近的位置上。更具體地，把與母板連接的端子數(shù)最多的芯片配置在與母板最近的層疊位置上。通過這樣配置，可以進行有效的連接，并可提高模塊整體的性能。
(具體例8B)本例中，如圖7B所示，把端子間距最大的芯片設(shè)在離母板最近的位置上。從端子數(shù)目的觀點看，把與母板連接的端子數(shù)最少的芯片配置在與母板最近的位置上。通過這樣配置，可以緩和母板和芯片之間的應力。由于可以進行可靠性高的連接，可以提高模塊整體的可靠性。
另外，在本具體例8中也可以根據(jù)類型1、類型2所述的各種層疊方法層疊各芯片。(具體例9)本例是基于半導體集成電路芯片S1～S5的芯片厚度層疊各芯片的情況。
層疊的各芯片并不限定為厚度相同，各種厚度的芯片混合層疊的情況多。在這樣的各種厚度的芯片混合時，如果各芯片的層疊順序不合適，會產(chǎn)生應力引起的裂紋、連接不良、制造成本上升等問題。即，出于高功能和高密度化的目的，三維層疊的模塊中最好減薄各芯片的厚度，但是若芯片太薄，芯片強度變?nèi)酢Ｒ虼?，導致模塊整體的可靠性下降的問題?；谶@樣的觀點，如以下的具體例9A和9B所示地層疊各芯片。
(具體例9A)
本例中，例如，如圖7B所示，把芯片厚度最厚的芯片S1配置在離襯底基板(母板)最近的位置上。
由于對彎曲和應力等的負載的屈服應力(強度)的絕對值與厚度成比例，一般地，厚的芯片強度大。在三維層疊的模塊中，由于前面所述的熱膨脹系數(shù)的不同，最下層的芯片和母板之間的應力最大。因此，通過把最厚的芯片配置在母扳側(cè)，可以得到模塊整體的強度提高、可靠性高的三維模塊。(具體例9B)本例中，例如，如圖7A所示，把芯片厚度最薄的芯片配置在離襯底基板(母板)最近的位置上。
如上所述，屈服應力(強度)的絕對值與厚度成比例，但是，從相對于應力的形變即彎曲的容易程度上看薄的芯片更好。容易彎曲的芯片，即薄的芯片即使因與母板之間的應力而變形，由于芯片自身的柔性，芯片也難以開裂。所以，可以得到模塊整體的強度提高、可靠性高的三維模塊。
另外，在本具體例9中，也可以根據(jù)類型1、類型2所述的各種層疊方法層疊各芯片。(具體例10)本例是考慮半導體集成電路器件芯片的位置關(guān)系而配置各芯片的情況。
如上所述，層疊的各芯片并不限定為尺寸相同，各種尺寸的芯片混合層疊的情況多。在這樣的各種尺寸的芯片混合時，如果各芯片的層疊順序不合適，不能進行有效的配置。
本例中，在尺寸大的芯片之間夾著尺寸小的多個芯片。圖12展示了其一例。符號與圖1A相同。如圖12所示，在芯片S1和S3的位置配置尺寸大的芯片，在芯片S1和S3之間的位置在水平方向上(同一面)配置尺寸小的多個芯片S2。通過這樣地設(shè)置，可以以高密度配置各芯片，可得到高性能的模塊。
本領(lǐng)域技術(shù)人員易于看到其它的優(yōu)點和變更。因此，在更廣義上本發(fā)明并不局限于這里展示和描述的具體細節(jié)和代表性的例子。在不背離后附權(quán)利要求書及其等價物限定的總的發(fā)明構(gòu)思的精神和范圍的前提下，可以做出種種變更。
權(quán)利要求
1.一種層疊型半導體器件，由包含半導體集成電路芯片且具有規(guī)格的多個半導體集成電路器件層疊而成，其中上述半導體集成電路器件中的至少三個以上的預定的半導體集成電路器件按上述規(guī)格的值的大小的順序進行層疊。
2.如權(quán)利要求1所述的層疊型半導體器件，其中上述半導體集成電路器件還包括基板，在上述基板上搭載上述半導體集成電路芯片。
3.如權(quán)利要求1所述的層疊型半導體器件，其中上述規(guī)格是上述半導體集成電路芯片的規(guī)格。
4.如權(quán)利要求1所述的層疊型半導體器件，其中上述預定的半導體集成電路器件連續(xù)地層疊。
5.如權(quán)利要求1所述的層疊型半導體器件，其中上述預定的半導體集成電路器件夾著上述預定的半導體集成電路器件以外的半導體集成電路器件進行層疊。
6.如權(quán)利要求1所述的層疊型半導體器件，其中上述預定的半導體集成電路器件包括上述半導體集成電路器件中的最下層的和最上層的半導體集成電路器件中的至少一個。
7.如權(quán)利要求1所述的層疊型半導體器件，其中相鄰的上述半導體集成電路器件之間通過貫通上述半導體集成電路器件的導電材料電氣連接。
8.如權(quán)利要求1所述的層疊型半導體器件，其中上述規(guī)格從耗電量、工作電壓、工作電壓數(shù)、工作電流、保證工作溫度、產(chǎn)生電磁波量、工作頻率、尺寸、接線端子數(shù)目、接線端子間距、厚度、與搭載上述半導體集成電路器件的基板的信號收發(fā)量、與外界的信號收發(fā)量中選擇。
9.一種層疊型半導體器件，由至少三個包含半導體集成電路芯片且具有規(guī)格的半導體集成電路器件層疊而形成，其中上述半導體集成電路器件中的最下層的或最上層的半導體集成電路器件的規(guī)格的值為最小或最大。
10.如權(quán)利要求9所述的層疊型半導體器件，其中上述半導體集成電路器件還包括基板，在上述基板上搭載上述半導體集成電路芯片。
11.如權(quán)利要求9所述的層疊型半導體器件，其中上述規(guī)格是上述半導體集成電路芯片的規(guī)格。
12.如權(quán)利要求9所述的層疊型半導體器件，其中相鄰的上述半導體集成電路器件之間通過貫通上述半導體集成電路器件的導電材料電氣連接。
13.如權(quán)利要求9所述的層疊型半導體器件，其中上述規(guī)格從耗電量、工作電壓、工作電壓數(shù)、工作電流、保證工作溫度、產(chǎn)生電磁波量、工作頻率、尺寸、接線端子數(shù)目、接線端子間距、厚度、與搭載上述半導體集成電路器件的基板的信號收發(fā)量、與外界的信號收發(fā)量中選擇。
14.一種層疊型半導體器件，由至少兩個包含半導體集成電路芯片且具有規(guī)格的半導體集成電路器件層疊而形成，其中相鄰的上述半導體集成電路器件之間通過貫通上述半導體集成電路器件的導電材料電氣連接，上述半導體集成電路器件中的最下層的或最上層的半導體集成電路器件的除尺寸之外的規(guī)格的值為最小或最大。
15.如權(quán)利要求14所述的層疊型半導體器件，其中上述半導體集成電路器件還包括基板，在上述基板上搭載上述半導體集成電路芯片。
16.如權(quán)利要求14所述的層疊型半導體器件，其中上述規(guī)格是上述半導體集成電路芯片的規(guī)格。
17.如權(quán)利要求14所述的層疊型半導體器件，其中上述導電材料貫通上述半導體集成電路芯片或搭載上述半導體集成電路芯片的基板。
18.如權(quán)利要求14所述的層疊型半導體器件，其中上述規(guī)格從耗電量、工作電壓、工作電壓數(shù)、工作電流、保證工作溫度、產(chǎn)生電磁波量、工作頻率、接線端子數(shù)目、接線端子間距、厚度、與搭載上述半導體集成電路器件的基板的信號收發(fā)量、與外界的信號收發(fā)量中選擇。
19.一種層疊型半導體器件，由包含半導體集成電路芯片且具有規(guī)格的多個半導體集成電路器件層疊而成，其中上述層疊型半導體器件具有由上述半導體集成電路器件中的預定個數(shù)的特定半導體集成電路器件構(gòu)成的組，上述預定個數(shù)為2以上且小于上述半導體集成電路器件的總個數(shù)，上述特定的半導體集成電路器件的規(guī)格的值的任一個都在預定范圍內(nèi)，且上述特定的半導體集成電路器件連續(xù)地層疊。
20.如權(quán)利要求19所述的層疊型半導體器件，其中上述半導體集成電路器件還包括基板，在上述基板上搭載上述半導體集成電路芯片。
21.如權(quán)利要求19所述的層疊型半導體器件，其中上述規(guī)格是上述半導體集成電路芯片的規(guī)格。
22.如權(quán)利要求19所述的層疊型半導體器件，其中上述層疊型半導體器件具有多個上述組，上述預定范圍在各組之間各不相同。
23.如權(quán)利要求19所述的層疊型半導體器件，其中上述層疊型半導體器件中，上述特定的半導體集成電路器件的規(guī)格的值相互之間最接近。
24.如權(quán)利要求19所述的層疊型半導體器件，其中相鄰的上述半導體集成電路器件之間通過貫通上述半導體集成電路器件的導電材料電氣連接。
25.如權(quán)利要求19所述的層疊型半導體器件，其中上述規(guī)格從耗電量、工作電壓、工作電壓數(shù)、工作電流、保證工作溫度、產(chǎn)生電磁波量、工作頻率、尺寸、接線端子數(shù)、接線端子間距、厚度、與搭載上述半導體集成電路器件的基板的信號收發(fā)量、與外界的信號收發(fā)量中選擇
26.一種層疊型半導體器件，由包含半導體集成電路芯片的多個半導體集成電路器件層疊組成，其中上述半導體集成電路器件中的相互之間信號收發(fā)量最多的特定半導體集成電路器件連續(xù)地層疊。
27.一種層疊型半導體器件，包括含有半導體集成電路芯片且在同一表面上設(shè)置有多個的第一半導體集成電路器件；以及含有半導體集成電路芯片且夾著上述多個第一半導體集成電路器件的多個第二半導體集成電路器件。
全文摘要
一種層疊型半導體器件,由包含半導體集成電路芯片且具有規(guī)格的多個半導體集成電路器件層疊而成,其中:上述半導體集成電路器件中的至少三個以上的預定的半導體集成電路器件按上述規(guī)格的值的大小的順序進行層疊。
文檔編號H01L21/50GK1348216SQ0114093
公開日2002年5月8日 申請日期2001年9月27日 優(yōu)先權(quán)日2000年9月28日
發(fā)明者松尾美惠, 早坂伸夫, 有門經(jīng)敏, 石內(nèi)秀美, 作井康司, 田洼知章 申請人:株式會社東芝