專利名稱：局部形成硅化物金屬層的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)一局部形成硅化金屬層的方法，特別是有關(guān)一避免在需要高電阻值的元件表面上形成硅化金屬以及避免存儲器間產(chǎn)生遺漏電流的局部形成硅化金屬層的方法。
背景技術(shù)：
一般為降低電阻值以增進(jìn)集成電路效率，常會在電路與元件表面上沉積一硅化金屬層，比如鈦化硅。而不宜降低電阻值的區(qū)域則必須避免形成硅化金屬于其表面上，比如同一字元線上存儲器間的間隔區(qū)域、以及需要高電阻值的元件，比如負(fù)載晶體管(load transistor)與靜電放電(electrostatic discharge，ESD)保護(hù)裝置。傳統(tǒng)的形成方法如圖1所示首先，提供一硅底材100，在此底材100上，至少有二個區(qū)域一為陣列區(qū)域101，另一為周邊區(qū)域102。在陣列區(qū)域101內(nèi)，有一介電層105，比如氧化硅-氮化硅-氧化硅(ONO)層，在底材100之上。在該介電層105之上有由多個存儲器110所組成的一存儲器陣列，其中同一字元線上的相鄰兩存儲器110間有一第一間隔區(qū)域106。而在周邊區(qū)域102內(nèi)，至少有多個晶體管120，而相鄰二晶體管120之間有一第二間隔區(qū)域107。經(jīng)過形成硅化金屬的步驟后，會在存儲器110的閘極頂部表面、晶體管120之閘極頂部表面、以及硅底材100表面上形成硅化金屬(150、160、170)。
然而傳統(tǒng)方法中，在形成存儲器110的側(cè)壁130的步驟時，往往會因為控制不易，而造成過度蝕刻以至于裸露出位于第一間隔區(qū)域206內(nèi)部分的硅底材，如圖2A所示。以至于在進(jìn)行形成硅化金屬的步驟時，也形成一硅化金屬層240于第一間隔區(qū)域206內(nèi)的硅底材100的表面上，如圖2B所示。如此將導(dǎo)致遺漏電流，而影響存儲器的功效。另外，如果有其他元件存在底材上時，比如負(fù)載晶體管或靜電保護(hù)裝置，也會同時在其表面上形成硅化金屬，如此將造成問題。我們可以發(fā)現(xiàn)，這些不希望的問題乃是因為傳統(tǒng)方法不具有形成硅化金屬的選擇性所造成的。

發(fā)明內(nèi)容
本發(fā)明的一目的是提供一方法以在集成電路上局部形成硅化金屬層。
本發(fā)明的另一目的是提供一方法以避免同一字元線上存儲器間形成硅化金屬而造成遺漏電流的現(xiàn)象。
本發(fā)明的再一目的是提供一方法以避免在需要高電阻值的元件表面上形成硅化金屬。
根據(jù)以上目的，本發(fā)明的方法主要包含下列步驟；首先，提供一硅底材，此硅底材上可區(qū)分為一陣列(array)區(qū)域以及一周邊(periphery)區(qū)域，其中在該陣列區(qū)域內(nèi)包含一第一介電層層于底材的上以及多個第一晶體管，比如存儲器陣列，位于該第一介電層之上。此多個第一晶體管中相鄰兩個晶體管間有一第一間隔區(qū)域。而在該周邊區(qū)域內(nèi)包含多個第二晶體管以及多個半導(dǎo)體元件位于底材之上，其中該多個半導(dǎo)體元件為具有較高電阻值的裝置，并且在該多個第二晶體管中任相鄰兩個第二晶體管間有一第二間隔區(qū)域，且此第二間隔區(qū)域的寬度較第一間隔區(qū)域為大。然后，共形地沉積一層第二介電層以覆蓋該底材、該陣列區(qū)域、該多個第一晶體管、該周邊區(qū)域、該多個第二晶體管、以及該多個半導(dǎo)體元件的表面。然后，進(jìn)行一蝕刻步驟以除去大部分該第二介電層，而剩余的第二介電層只存在于該第一間隔區(qū)域內(nèi)。然后，再沉積一第三介電層以覆蓋該底材、該陣列區(qū)域、該周邊區(qū)域、該多個第一晶體管、該多個第二晶體管、該多個半導(dǎo)體元件，以及該第二介電層。之后，再沉積一光阻層以覆蓋該第三介電層。然后，除去不需要形成硅化金屬的區(qū)域上的光阻層，比如該多個半導(dǎo)體元件。再以該剩余的光阻層為一掩模，進(jìn)行另一蝕刻步驟以除去部分第三介電層，則剩余的第三介電層只存在于該第一間隔區(qū)域內(nèi)以及該多個半導(dǎo)體元件的表面上。之后，除去此剩余的光阻層。然后，沉積一金屬層以覆蓋在此整個結(jié)構(gòu)的表面上。進(jìn)行一加熱步驟以形成硅化金屬。最后，除去該金屬層以及該剩余的第三介電層。


圖1是傳統(tǒng)方法在一集成電路上局部形成硅化金屬層的截面示意圖；圖2A至圖2B是傳統(tǒng)方法產(chǎn)生過度蝕刻問題之一實施例于各階段的截面示意圖；圖3A至圖3L是根據(jù)發(fā)明的方法在一集成電路上局部形成硅化金屬層之一實施例于各階段之截面示意圖。
具體實施例方式
本發(fā)明提供一方法以在集成電路上局部區(qū)域形成金屬硅化物，其包含下列步驟首先，如圖3A所示，提供一底材100，其上至少有兩個區(qū)域，一為陣列區(qū)域101，一為周邊區(qū)域102。在此陣列區(qū)域101上有沉積有一第一介電層，比如氧化硅-氮化硅-氧化硅(ONO)層105，以及一存儲器陣列于此ONO層105之上，其中，同一字元線上相鄰兩存儲器110之間有一第一間隔區(qū)域306。而在周邊區(qū)域102上至少包含兩類元件一類是必須降低其表面電阻者，比如多個晶體管120；另一類是無須降低其表面電阻者，比如在本實施例中為一負(fù)載晶體管302與一靜電放電保護(hù)(ESD)裝置304。其中，相鄰兩晶體管120之間有一第二間隔區(qū)域307，且第二間隔區(qū)域307的寬度較第一間隔區(qū)域306大。在本實施例中，兩相鄰存儲器110之閘極間相隔約為0.32微米，而兩相鄰晶體管120之閘極間相隔約為0.40微米。第一間隔區(qū)域306的寬度約為0.30微米，與第二間隔區(qū)域307的寬度約為0.38微米。
之后，共形地沉積一層第二介電層310，比如氧化硅層，以覆蓋在整個陣列區(qū)域101、與周邊區(qū)域102表面上，如圖3B所示。此第二介電層310之厚度約為350至500埃。然而，在第一間隔區(qū)域306內(nèi)的第二介電層310厚度會叫其它部分更厚，此乃因為第一間隔區(qū)域306的寬度較窄，故第二介電層310在此處沉積的速度會較快。此種設(shè)計法則正是本發(fā)明與傳統(tǒng)方法不同之處。然后，進(jìn)行一蝕刻步驟以除去大部分第二介電層310，只有在第一間隔區(qū)域306內(nèi)有剩余的第二介電層310，如圖3C所示。之后，共形地沉積一第三介電層320，比如氧化硅層，以覆蓋整個陣列區(qū)域101、與周邊區(qū)域102表面上，如圖3D所示。之后，沉積一光阻層330覆蓋在此第三介電層320上，如圖3E所示。然后，進(jìn)行圖案轉(zhuǎn)移并除去部分光阻層330，只保留位于負(fù)載晶體管302與靜電放電保護(hù)裝置304上方的光阻層330，如圖3F所示。然后，以剩余的光阻層330為一掩模，再進(jìn)行一蝕刻步驟以除去大部分第三介電層320，只保留被光阻層330所遮蔽的部分第三介電層320，如圖3G所示。位于第一間隔區(qū)域306內(nèi)且在第二介電層310上方的部分第三光阻層320亦會因為有如前述第二介電層310一般的效應(yīng)而有部分殘留，如圖3G所示。之后，除去光阻層330，如圖3H所示。
然后，沉積一金屬層340，比如金屬鈦，以覆蓋整個集成電路上，如圖3I所示。再進(jìn)行一加熱步驟以使金屬與多晶硅反應(yīng)形成硅化金屬(342、344、346)，分別位于存儲器110閘極表面上、晶體管120閘極表面上、以及底材100表面上，如圖3J所示。而第一間隔區(qū)域306，負(fù)載晶體管302與靜電放電保護(hù)裝置304則因為其上有介電層(310、320)存在故不會形成硅化金屬層。
之后，除去金屬層340，如圖3K所示。最后除去第二介電層320，以裸露出負(fù)載晶體管302與靜電放電保護(hù)裝置304之表面，如圖3L所示。位于第一間隔區(qū)域306內(nèi)的第二介電層3 10與第三介電層320可以保留亦可以除去，此并非本發(fā)明的必要步驟。如此，便完成本發(fā)明的局部形成硅化金屬層的方法。
以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述的權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種局部形成硅化金屬層的方法，該方法至少包含下列步驟提供一硅底材，在該硅底材上至少可區(qū)分為一陣列區(qū)域以及一周邊區(qū)域；形成一第一介電層于該陣列區(qū)域內(nèi)的硅底材上，以及多個第一晶體管于該第一介電層之上，其中該多個第一晶體管中相鄰兩第一晶體管間有一第一間隔區(qū)域；形成多個第二晶體管于該周邊區(qū)域內(nèi)的該底材之上，其中該多個第二晶體管中相鄰兩第二晶體管間有一第二間隔區(qū)域，且該第二間隔區(qū)域大于該第一間隔區(qū)域；形成多個半導(dǎo)體元件于該周邊區(qū)域內(nèi)的該底材之上；共形地沉積一第二介電層以覆蓋該底材、該陣列區(qū)域、該周邊區(qū)域、該多個第一晶體管、該多個第二晶體管、以及該多個半導(dǎo)體元件；進(jìn)行一第一蝕刻步驟以除去大部分該第二介電層，剩余的該第二介電層存在于該第一間隔區(qū)域內(nèi)；共形地沉積一第三介電層以覆蓋該底材、該陣列區(qū)域、該周邊區(qū)域、該多個第一晶體管、該多個第二晶體管、該多個半導(dǎo)體元件，以及該第二介電層；沉積一光阻層以覆蓋該第三介電層；除去位于該多個半導(dǎo)體元件上方的該光阻層；以該光阻層為一掩模，進(jìn)行一第二蝕刻步驟以除去部分該第三介電層，剩余的該第三介電層位于該第二介電層與該多個半導(dǎo)體元件之上方；除去該光阻層；沉積一金屬層以覆蓋該硅底材、該陣列區(qū)域、該周邊區(qū)域、該多個第一晶體管、該多個第二晶體管、以及該第三介電層；進(jìn)行一加熱步驟以形成硅化金屬；除去該金屬層，以及除去該第三介電層。
2.根據(jù)權(quán)利要求1所述的方法，其中所述第一介電為一氧化物-氮化物-氧化物(ONO)層。
3.根據(jù)權(quán)利要求1所述的方法，更包含一閘極氧化層于該多個第二晶體管的閘極與該底材之間。
4.根據(jù)權(quán)利要求1所述的方法，其中所述第二介電層為一氧化硅層。
5.根據(jù)權(quán)利要求1所述的方法，其中所述第三介電層為一氧化硅層。
6.根據(jù)權(quán)利要求1所述的方法，其中所述多個半導(dǎo)體元件為負(fù)載晶體管。
7.根據(jù)權(quán)利要求1所述的方法，其中所述多個半導(dǎo)體元件為靜電保護(hù)裝置。
8.根據(jù)權(quán)利要求1所述的方法，其中所述多個半導(dǎo)體元件至少包含一負(fù)載晶體管及一靜電保護(hù)裝置。
9.根據(jù)權(quán)利要求1所述的方法，其中所述金屬層為金屬鈦層。
全文摘要
本發(fā)明主要是提供一方法以在集成電路上局部形成硅化金屬層。本方法可以避免在需要高電阻值的元件表面上形成硅化金屬，所以不會降低這些元件的功效。本方法亦可以避免因為同一字元線上之存儲器間形成硅化金屬而造成的遺漏電流現(xiàn)象。本發(fā)明的方法主要是在不需在表面上形成硅化金屬的元件上形成一遮罩。而在存儲器之間的間隔區(qū)域內(nèi)則利用設(shè)計法則使介電物質(zhì)沉積于其中的厚度較厚，使得在之后的回蝕步驟中不會被完全除去。然后，才沉積一金屬層以及進(jìn)行一加熱步驟以形成硅化金屬。如此，則可達(dá)到上述的目的。
文檔編號H01L21/3205GK1404118SQ01132680
公開日2003年3月19日 申請日期2001年9月6日 優(yōu)先權(quán)日2001年9月6日
發(fā)明者陳盈佐, 賴二琨, 陳昕輝, 黃宇萍, 黃守偉 申請人:旺宏電子股份有限公司