專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件及其制造方法。特別是涉及配置有通過干蝕形成微小通孔的半導體器件及其制造方法。
在半導體器件制造中，在絕緣膜或?qū)щ娔ど线M行干蝕步驟時，出現(xiàn)一種稱為“充電”的現(xiàn)象，即由于電荷在晶片內(nèi)移動，導致局部施加極高的電壓。充電是由于用作蝕刻劑的等離子不均勻，導致注入到晶片表面內(nèi)的離子量變化而引起的。
現(xiàn)在，由于低壓(也就是，0.01-0.1mTorr)和高密度等離子源例如ECR(電子回旋共振)、質(zhì)子、中子等正在為進一步小型化而得到普遍應用，因此充電成為一個值得關(guān)注的問題。
晶片中的充電可能破壞通過一系列的制造步驟而形成的晶體管的柵氧化膜，使半導體器件的可靠性惡化。
此外，與半導體器件的小型化相適應，有形成更薄的柵氧化膜的趨勢，這更加大了由于充電而引起的破壞。
因此，對充電是如何引起破壞的機理及減少損害的方法已經(jīng)進行了各種研究。此外，已經(jīng)用各種天線圖形(antenna pattern)對QBD，TDDB(時間與介質(zhì)擊穿相關(guān))、熱載流子等進行了評估，以觀察柵極擊穿的出現(xiàn)。其結(jié)果是，根據(jù)在半導體設(shè)計階段的設(shè)計原則，現(xiàn)在所用的是通過限定天線比例防止柵極擊穿。
然而，事實上由充電所引起的破壞并沒有減少，在當前環(huán)境下，沒有提出不會導致柵極擊穿的充電和浮柵中電荷積聚的問題。
不會導致柵極擊穿的充電可能改變通過干蝕形成的通孔中的接觸電阻，或提高某個通孔中的電阻。
例如，當金屬浮置結(jié)構(gòu)鋪于絕緣層的下面時，通過蝕刻可以很好地淀積或累積反應產(chǎn)物，或者與底層結(jié)構(gòu)不是浮置的結(jié)構(gòu)相比，可以改變絕緣層與底層結(jié)構(gòu)的蝕刻比。已知絕緣層與底層結(jié)構(gòu)的蝕刻比是根據(jù)底層金屬浮置結(jié)構(gòu)的面積或金屬浮置結(jié)構(gòu)中累積的電荷量而變化的。
因此，如果在底層金屬結(jié)構(gòu)中出現(xiàn)充電，或者類似地當在同樣的條件下同時形成多個接觸孔或通孔時，絕緣膜的蝕刻比可能依據(jù)底層結(jié)構(gòu)的性質(zhì)和尺寸而增加。此外，部分反應產(chǎn)物沉淀到孔中，導致孔的導電性差，孔的電阻增加。
為了解決這樣的問題，已經(jīng)采取了減小絕緣膜與底層結(jié)構(gòu)的蝕刻比的方法，例如，通過減少容易淀積氣體(C4F8，CH2F2等)的量，或增加稀釋氣體例如氬和氦的量，以降低容易淀積氣體的分壓和減少反應產(chǎn)物的沉積。
然而，降低蝕刻比會引起底層結(jié)構(gòu)的過蝕和底層結(jié)構(gòu)損耗的增加，由于減小了加工余量而使其成為一個問題。
在這種情況下，需要另一種通過干蝕形成通孔或接觸孔的方法，能防止反應物的淀積和累積，以及蝕刻比的變化，這種變化會導致導電性差和孔電阻高。
鑒于上述問題完成了本發(fā)明。本發(fā)明的目的是提供一種半導體器件的制造方法以及半導體器件本身，該方法能夠在防止反應產(chǎn)物的淀積和積聚、蝕刻比的變化和加工余量減小的情況下，通過干蝕形成通孔。
根據(jù)本發(fā)明，提供了一種半導體器件，包括依次在半導體襯底上形成的第一絕緣膜、布線層和第二絕緣膜，第二絕緣膜配置有一個或多個到達布線層的通孔，其中布線層在除了形成通孔的區(qū)域之外的區(qū)域通過第一絕緣膜和第二絕緣膜電絕緣，形成的到達布線層的通孔的總底面積與布線層的頂表面積之比為1∶300-10000。
根據(jù)本發(fā)明，還提供了一種半導體器件的制造方法，包括在半導體襯底上形成第一絕緣膜；在第一絕緣膜上形成電浮置布線層；在布線層上形成第二絕緣膜；和在第二絕緣膜中形成到達布線層的一個或多個通孔，使得通孔的總底面積和布線層的頂表面積之比為1∶300-10000。
通過下文的詳細描述，本申請的上述和其它目的將變得更加顯而易見。然而，應當理解，對本領(lǐng)域技術(shù)人員來說，通過這些詳細描述，在本發(fā)明的精神和范圍內(nèi)作出各種變化和修改都是顯而易見的，因此，在顯示本發(fā)明的最佳實施例的同時，所給出的詳細說明和具體實例只能作為說明。


圖1(a)到1(e)是說明根據(jù)本發(fā)明半導體器件制造方法的步驟的截面示意圖。
圖2(a)和2(b)是說明制造電容器步驟的截面示意圖，該電容器用于電容量測量，以便在根據(jù)本發(fā)明的制造方法中建立形成通孔的條件。
圖3是說明蝕刻比和上電極面與通孔的總底面積之比的關(guān)系曲線圖，其中通孔是用不同的掩模形成的。
圖4是說明容量衰減百分比和上電極面積與通孔總底面積之比的關(guān)系曲線圖，其中通孔是在改變高寬比和利用各種掩模的情況下，用磁場激勵反應離子蝕刻裝置形成的。
圖5是說明容量衰減百分比和上電極面積與通孔的總底面積之比的關(guān)系曲線圖，其中通孔是在改變高寬比和利用各種掩模的情況下，用感應耦合等離子蝕刻裝置形成的。
本發(fā)明涉及一種半導體器件及其制造方法，該器件至少依次具有第一絕緣膜、布線層和第二絕緣膜，這些絕緣膜和布線層最好形成在半導體襯底上。
可用在本發(fā)明半導體器件中的半導體襯底可以是各種襯底，包含硅、鍺等元素的半導體襯底，GaAs、InGaAs等化合物的半導體襯底，SOI襯底和多層SOI襯底，其中，硅襯底較好。半導體襯底可以和其上獨立形成的或按需要相結(jié)合形成的例如晶體管、電容器等半導體元件、電路、布線層、器件隔離區(qū)和絕緣膜相結(jié)合。
第一絕緣膜通常是指呈現(xiàn)各種功能的絕緣膜，例如柵氧化膜、隧道氧化膜、層間絕緣膜、電容絕緣膜等。絕緣膜的材料和厚度沒有特別限制，通常用于半導體器件中的即可。例如，該絕緣膜可以是單層或多層氧化硅膜(熱氧化膜、LTO膜、HTO膜等)、氮化硅膜、SOG膜、PSG膜、BSG膜、BPSG膜、PZT、PLZT、鐵電膜或抗鐵電膜?？梢愿鶕?jù)膜的功能選擇合適的厚度，例如可以是大約700-1100nm。第一絕緣膜可以形成在半導體襯底的幾乎整個表面或部分表面，只要使在其上要形成的布線層如后面所述處于電浮置狀態(tài)即可。
布線層通過第一絕緣膜和后面提及的第二絕緣膜在除了后面提及的形成通孔的區(qū)域之外的區(qū)域電絕緣。
對布線層沒有特別的限制，只要它是由導電材料形成的即可。例如它可以是單層或多層的非晶、單晶或多晶N-或P-型元素的半導體(例如硅、鍺等)、或者化合物的半導體(例如GaAs、InP、ZnSe、CsS等)；金屬如金、鉑、銀、銅、鋁等；難熔金屬如鈦、鉭、鎢等；難熔金屬的硅化物或多晶硅化物(polyside)；透明導電膜如ITO，SnO2，ZnO等。布線層的厚度可以根據(jù)其功能來選擇，例如約400-600nm。布線層的外形沒有特別限定，可以是矩形、條形，島狀，格狀等。布線層可以是電容器的上電極、非易失晶體管的虛設(shè)電極、浮柵等。
本發(fā)明的半導體器件還可以包括導電層例如電極、布線層，布線層與導電層電絕緣。例如，導電層可以是與布線層同時形成或先于布線層形成的層。這里，與布線層同時形成的層可以是與布線層源自同一層的層、用與布線層一樣的材料制成的層或者與布線層處于同一水平面的層。先于布線層形成的層可能是在比形成布線層的步驟更早的步驟中形成的層，或者是在第一絕緣層或布線層下面形成的層。然而，這兩層離半導體襯底的高度并不重要，因為它是隨著含有絕緣膜等的半導體襯底的表面形狀而變化的。至少一個布線層如上所述電絕緣，如果其上設(shè)有兩個或更多個布線層，其它的布線層可以和與布線層同時形成或先于布線層形成的導電層相連。
第二絕緣膜通常是能夠作為層間絕緣膜的絕緣膜，其材料和厚度沒有特別的限制，通常只要能將它們應用到半導體器件中即可。例如，可以從為第一絕緣膜所列的材料和厚度中選擇合適的材料和厚度，其中，最好是氧化硅膜、PSG膜、BSG膜或BPSG膜，厚度大約700-1100nm。第二絕緣膜形成在包含布線層的半導體襯底的幾乎整個表面上，但也可形成在部分表面上。
第二絕緣膜配置有一個或多個通孔。需要至少一個通孔直接形成在如上所述的布線層上。在設(shè)有多個通孔的地方，所有的通孔或部分通孔可以具有不同的尺寸和/或形狀，但設(shè)在同一布線層上的多數(shù)通孔具有同樣的尺寸和形狀比較好，更好是設(shè)在同一布線層上的所有通孔都具有相同的尺寸和形狀。通孔的尺寸和形狀沒有特別限制，但每個通孔的適宜底面積大約是0.1-1.0μm2、0.1-0.6μm2、0.2-0.5μm2或0.3-0.4μm2。此外每個通孔適宜的高寬比大約為4或更小、大約34或更小、大約3.4至1.0、大約3.0至1.0、或大約3.0至2.5。可以根據(jù)底布線層等的尺寸合適地調(diào)整通孔的數(shù)量，例如，可以是大約1-10000。合適地設(shè)置通孔，使得通孔的總底面積與布線層的頂表面積之比為大約1∶300-10000。更適宜的比率可以是大約1∶400-10000、大約1∶440-4000、或大約1∶440-1500。每個通孔的形狀一般是圓形或半圓形，但也可以是矩形或其它多邊形。選自上述范圍的數(shù)據(jù)即通孔的底面積和高寬比以及通孔的總底面積與布線層的表面積之比進行合適地組合，進一步結(jié)合適宜的第二絕緣膜的蝕刻方法和/或蝕刻條件。據(jù)此，有效地防止了在形成通孔過程中產(chǎn)生的反應產(chǎn)物的淀積與累積，這樣，在防止了接觸電阻的增加和變化的同時，通過通孔將導電材料相連。
作為本發(fā)明的半導體器件制造方法的第一步，是在半導體襯底上形成第一絕緣膜。第一絕緣膜的形成可以根據(jù)所用的材料而變化，可以通過熱氧化、CVD法、濺射、汽相淀積等形成。第一絕緣膜可以形成在半導體襯底的整個表面或部分表面上。
形成在第一絕緣膜上的是電浮置布線層。例如，通過在第一絕緣膜的整個表面上形成導電膜來設(shè)置布線層，該導電膜是通過CVD法、濺射、汽相淀積等形成的，然后通過公知的方法例如光刻法、蝕刻法將導電膜構(gòu)圖為所需要的圖形。構(gòu)圖的導電膜最好使得布線層設(shè)置在只有第一絕緣膜是底層的區(qū)域，也就是沒有形成接觸孔的區(qū)域，以獲得布線層的電浮置狀態(tài)。
然后，用與形成第一絕緣膜同樣的方式，在布線層上形成第二絕緣膜。
下一步，在第二絕緣膜中形成一個或多個到達布線層的通孔。用已知方法例如光刻和蝕刻形成通孔。蝕刻可以是干蝕例如濺射、反應離子蝕刻、等離子蝕刻等，或是用酸或堿的濕蝕，但干蝕最好。尤其，通過于蝕在第二絕緣膜中形成通孔，使得第二絕緣膜和底層布線層之間的蝕刻比，也就是，第二絕緣膜/布線層的蝕刻比大于1，最好大于5、10或20。例如通過用等離子蝕刻或反應離子蝕刻完成蝕刻，更具體地說，利用C2F6、C4F8、氬等氣體作為蝕刻劑，通過感應耦合等離子蝕刻裝置進行等離子蝕刻。更具體說，利用C4F8、CO、Ar、O2等氣體作為蝕刻劑，通過磁場激勵反應離子蝕刻裝置進行反應離子蝕刻。需要使形成的通孔總底面積與布線層的頂表面積之比為大約1/300-10000，通孔的底面積與高寬比沒有特別的限制，但適合于選自上面提及的范圍。
此外，根據(jù)本發(fā)明，可以用已知方法在第二絕緣膜的如此形成的通孔中形成接觸腳，然后，在接觸腳和第二絕緣膜上形成上布線層、上電極等。通過重復這一系列步驟實現(xiàn)多層布線結(jié)構(gòu)。
在下文中，將參考附圖描述根據(jù)本發(fā)明的半導體器件及其制造方法的實例。
實例1在根據(jù)本發(fā)明的半導體器件的制造方法中，為了確定要進行干蝕的條件，電容器和通孔一起形成。
如圖2(a)所示，在配有器件隔離區(qū)21的硅襯底20上通過離子注入形成作為電容器下電極的高濃度雜質(zhì)區(qū)22。高濃度雜質(zhì)區(qū)22在長度和寬度方向的尺寸比表1所述的電容器上電極的尺寸各小大約20μm。
在硅襯底20上，作為電容器絕緣膜的氧化硅膜23和氮化硅膜24依次形成，并且形成作為電容器上電極的TiN(1000)/Ti(50)/Al-Cu合金(4000)/TiN(200)/Ti(300)的層狀膜25。利用6種不同的掩模構(gòu)圖層狀膜25和氮化硅膜24，使其具有表1所述的尺寸。這樣，形成了電容器，每個電容器具有不同尺寸的浮置上電極。
通過C-V測量法測量所得到的每個電容器的電容量，作為初始電容量，結(jié)果如表1所示。
然后，在獲得的每個電容器上，形成由大約1.1μm厚的氧化硅膜制成的層間絕緣膜26。
在層間絕緣膜26中，利用感應耦合等離子蝕刻裝置或磁場激勵反應離子蝕刻裝置以及表1所示的6種掩模，通過光刻或蝕刻形成預定個數(shù)的基本上是圓柱形的通孔27，通孔27到達上電極的表面，其底部具有0.36μm的直徑。
在這樣的條件下使用感應耦合等離子蝕刻裝置，即電源功率1900W，偏置功率1400W，蝕刻壓力5mTorr，C2F6氣體流率10sccm，C4F8氣體6sccm，Ar氣95 sccm。在這樣的條件下使用磁場激勵反應離子蝕刻裝置，即電源功率1500W，蝕刻壓力30 mTorr，C4F8氣體流率12sccm，CO氣體50sccm，Ar氣2000 sccm和O2氣5 sccm。
表1
在干蝕形成通孔時測量作為層間絕緣膜的氧化硅膜與底層TiN層的蝕刻比。此外，從表1計算出通孔總底面積與上電極面積之比(看表2)。從得到的結(jié)果，根據(jù)得到的電容器，估算出氧化硅層間絕緣膜與底層TiN層的蝕刻比和通孔總底面積與上電極的面積比之間的關(guān)系。結(jié)果示于圖3。
表2
圖3顯示了在采用感應耦合等離子蝕刻裝置或磁場激勵反應離子蝕刻裝置來形成通孔的兩種情況下，當下電極的面積變得更大，也就是當上電極每單位面積由通孔所占的面積變小時，底層絕緣膜與底層TiN層的蝕刻比增大。在磁場激勵反應離子蝕刻裝置(在圖3中用●表示)的情況下，在用1-4號掩模構(gòu)圖的電容器中得到相對于底層TiN層的蝕刻比為42-80。在感應耦合等離子蝕刻裝置(在圖3中用□表示)的情況下，在用1-4號掩模得到的電容器中得到相對于底層TiN層的蝕刻比為27-80。在用5和6號掩模構(gòu)圖的電容器中，在這兩種情況下，得到的相對于底層TiN層蝕刻比為80或更大，但在蝕刻過程中在通孔里產(chǎn)生了聚合物并在TiN層上沉積了反應產(chǎn)物。
因此，發(fā)現(xiàn)用1-4號掩模得到的電容器在層間絕緣膜與底層TiN層的蝕刻比方面有利，而5和6號掩模是不能用于本發(fā)明方法的。
作為比較例，用與上述實例相同的方式形成各種電容器和通孔，除了上電極沒有與硅襯底相連，這樣不處于浮置狀態(tài)。觀測蝕刻比和通孔的總底面積與上電極面積之比之間的關(guān)系，結(jié)果，不考慮上電極面積和通孔的底面積，在采用磁場激勵反應離子蝕刻裝置(圖3中用▲表示)和感應耦合等離子蝕刻裝置(圖3中用■表示)兩種情況下，蝕刻比為常數(shù)，大約22-25，如圖3所示。
此后，如圖2(b)所示，在層間絕緣膜26上形成鋁膜28，其中在層間絕緣膜26中已經(jīng)形成通孔27并構(gòu)圖為所需要的形狀，以便形成接觸栓塞和布線層。
實例2用與實例1同樣的方式，用同樣的掩模形成電容器、通孔、接觸栓塞和布線層，除了形成的通孔的直徑為0.32μm(高寬比大約3.4)、0.36μm(大約3.0)和0.40μm(大約2.7)。
在形成通孔、接觸栓塞和布線層之后，用與實例1同樣的方式測量得到的每個電容器的電容量。然后從在形成通孔之前預先測得的每個電容器的原始電容量計算它的減小比例。從原始電容量至在通孔形成之后測得的電容量用百分比估算減少的比例。圖4和5列出了結(jié)果。圖4顯示了當采用磁場激勵反應離子蝕刻裝置形成通孔時降低的百分比，圖5顯示了當采用感應耦合等離子蝕刻裝置形成通孔時降低的百分比。
圖4表明當在通過磁場激勵反應離子蝕刻裝置、用1-4號掩模形成的電容器里形成高寬比為2.7-3.4的通孔時，沒有觀察到電容量衰減。也就是說，提供了沒有因蝕刻而產(chǎn)生的反應產(chǎn)物的沉積和積聚的通孔。
此外，圖5表明當在用1號掩模形成的電容器中，通過感應耦合等離子蝕刻裝置形成具有上述任意高寬比的通孔時，沒有觀察到電容量的衰減，也就是說，形成了沒有反應產(chǎn)物淀積和積聚的通孔。當高寬比為2.7和3.0時，在用1-5號掩模形成的電容器中沒有觀察到電容量的衰減。
還發(fā)現(xiàn)當高寬比增加時(通孔的開口面積減小)，電容量衰減的百分比變得更大。
從這些結(jié)果，可以做如下分析。
在干蝕過程中，由于電子蔭蔽效應，通孔的每單位面積得到的電荷量增加。據(jù)此，當進行蝕刻以便暴露TiN層時，在底層TiN層中出現(xiàn)充電。然后電荷積聚在TiN表面，通過靜電將蝕刻過程中產(chǎn)生的反應產(chǎn)物吸附到TiN表面上，使反應產(chǎn)物淀積和積聚在通孔的底部。積聚的反應產(chǎn)物介于電容器的下電極和接觸腳之間，起不希望的另一個串聯(lián)電容器的作用。結(jié)果，下電極和布線層之間的電容量減小。因此，可能增加接觸電阻，或者上電極和接觸腳或布線層之間可能開路。特別是，當用6號掩模形成電容器時，上電極的面積大，通孔的面積小，電容量顯著降低。
從上面的描述可以看出，既然電容量的衰減不會出現(xiàn)或很小，在電容器的層間絕緣膜中形成通孔更有利，該通孔具有用1-4號掩模、通過磁場激勵反應離子蝕刻裝置或感應耦合等離子蝕刻裝置而得到的任意結(jié)構(gòu)，高寬比為2.7-3.0。
圖4顯示了在用1-4號掩模形成的電容器中，上電極面積與通孔總底面積之比為345-3015，也就是說，通孔總底面積與上電極面積之比為0.0028-0.00033。通過限定上電極和通孔的面積，使其具有這樣的比例，可以進行干蝕而在通孔的底部沒有反應產(chǎn)物的淀積。
當在用1-4號掩模形成的電容器中形成高寬比為3.0的通孔時，上電極的面積與通孔的總底面積之比為448-3909，也就是說，通孔的總底面積與上電極的面積之比為0.0022-0.00025。通過限定上電極和通孔的面積，使其具有這樣的比例，可以進行干蝕而在通孔的底部沒有反應產(chǎn)物的淀積。
在下文中，將描述根據(jù)本發(fā)明的半導體器件的制造方法。
如圖1(a)所示，在設(shè)置有器件隔離膜5的半導體襯底1上用已知方法形成包括柵極2和源/漏區(qū)3的晶體管，然后在晶體管上形成第一層間絕緣膜4。
然后，在第一層間絕緣膜4中形成到達源/漏區(qū)3的接觸孔，在其上通過濺射等形成鎢的第一布線膜6，如圖1(b)所示。
如圖1(c)所示，為使其平面化要對第一布線膜6深蝕刻，直到露出第一層間絕緣膜4的表面，以便形成與源/漏區(qū)3相連的接觸腳7。在其中已經(jīng)埋入了接觸腳7的第一層間絕緣膜4上，通過濺射等形成第二布線膜鋁膜8，并且通過光刻和蝕刻將其構(gòu)圖成所需要的圖形。在構(gòu)圖好的第二布線膜8中，將電浮置的尺寸定為220μm×220μm。然后在上面形成大約1.1μm厚的氧化硅膜，作為第二層間絕緣膜9。
然后，如圖1(d)所示，形成用于形成通孔10的抗蝕劑圖形11，其中通孔10是到達第二布線膜8的所需要位置的通孔。用抗蝕劑圖形11作為掩模，在第二層間絕緣膜9中形成了1062個直徑大約為0.36μm的通孔。這些通孔是利用感應耦合等離子蝕刻器在下列條件下形成的，電源功率1900W，偏置功率1400W，蝕刻壓力5mTorr和C2F6氣體流率10sccm，C4F8氣體6sccm和Ar氣體95sccm。
因此，如圖1(e)所示，通過濺射等形成鎢膜，按上面描述的形狀深蝕刻，形成接觸腳12。在其中已經(jīng)埋入了接觸腳12的第二層間絕緣膜9上，通過濺射等形成鋁膜，并且構(gòu)圖成所需要的圖形以形成第三布線層13。
在這樣得到的多層布線結(jié)構(gòu)中，在通孔中沒有淀積或積聚反應產(chǎn)物，布線之間的接觸電阻沒有升高。這樣，就能得到有利的布線結(jié)構(gòu)。
根據(jù)本發(fā)明，將到達布線層的通孔總底面積與布線層的頂表面積之比調(diào)節(jié)為1∶300-10000。因此有效地抑制了形成通孔過程中反應產(chǎn)物的淀積和積聚，在防止接觸電阻增加和變化的同時，使得導電材料通過通孔而連接。
特別是，當形成的每個通孔的高寬比為4或更小和/或面積為0.1-1.0μm2時，很容易防止接觸電阻的增加和變化。
仍然根據(jù)本發(fā)明，通過在半導體襯底上形成第一絕緣膜，很容易制造能夠防止接觸電阻升高和變化的半導體器件；在第一絕緣膜上形成電浮置布線層，使其連接到與布線層同時或先于布線層形成的導電層；在布線層上形成第二絕緣膜；和在第二絕緣膜中形成到達布線層的一個或多個通孔，使得通孔的總底面積和布線層的頂表面積之間的比為1∶300-10000。
當布線層與第二絕緣膜的蝕刻比大于1，通過干蝕在第二絕緣膜中形成通孔時，特別是當利用C2F6、C4F8和Ar氣體作為蝕刻劑，通過感應耦合等離子蝕刻法進行干蝕，或者利用C4F8、CO、Ar和O2氣體作為蝕刻劑，通過磁場激勵反應離子蝕刻法進行干蝕時，在蝕刻形成通孔時控制底層布線層中積聚的電荷量，使得很容易控制通孔中反應產(chǎn)物的淀積和積聚。此外，防止了通孔處接觸電阻的升高以改善器件的性能。這樣，確保能得到高可靠性的半導體器件。
權(quán)利要求
1.一種半導體器件，包括在半導體襯底上依次形成的第一絕緣膜、布線層和第二絕緣膜，第二絕緣膜配置有到達布線層的一個或多個通孔，其中布線層在除了形成通孔的區(qū)域之外的區(qū)域通過第一絕緣膜和第二絕緣膜電絕緣，到達布線層的通孔的總底面積與布線層的頂表面積之比為1∶300-10000。
2.根據(jù)權(quán)利要求1的半導體器件，其中通孔的高寬比為4或更小。
3.根據(jù)權(quán)利要求1的半導體器件，其中每個通孔的底面積是0.1-1.0μm2。
4.根據(jù)權(quán)利要求1的半導體器件，其中布線層是電容器的上電極、非易失晶體管的虛設(shè)電極或浮置柵極。
5.根據(jù)權(quán)利要求1的半導體器件，其中在第二絕緣膜的通孔中形成接觸腳，以便連接布線層，在接觸腳和第二絕緣膜上形成上布線層或上電極，以連接接觸腳。
6.根據(jù)權(quán)利要求1的半導體器件，還包括與布線層同時形成的導電層，其中布線層與導電層電絕緣。
7.根據(jù)權(quán)利要求1的半導體器件，還包括先于布線層形成的導電層，其中布線層與導電層電絕緣。
8.一種半導體器件的制造方法，包括在半導體襯底上形成第一絕緣膜；在第一絕緣膜上形成電浮置的布線層；在布線層上形成第二絕緣膜；和在第二絕緣膜中形成到達布線層的一個或多個通孔，使通孔的總底面積與布線層的頂表面積之比為1∶300-10000。
9.根據(jù)權(quán)利要求8的方法，其中確定每個通孔的底面積或第二絕緣膜的厚度，使通孔的高寬比為4或更小。
10.根據(jù)權(quán)利要求8的方法，其中使形成的每個通孔的底面積為0.1-1.0μm2。
11.根據(jù)權(quán)利要求8的方法，其中在布線層與第二絕緣膜的蝕刻比大于1的情況下，通過干蝕在第二絕緣膜中形成通孔。
12.根據(jù)權(quán)利要求11的方法，其中利用C2F6、C4F8和Ar氣體作為蝕刻劑，通過感應耦合等離子蝕刻法進行干蝕。
13.根據(jù)權(quán)利要求11的方法，其中利用C4F8、CO、Ar和O2氣體作為蝕刻劑，通過磁場激勵反應離子蝕刻法進行干蝕。
全文摘要
一種半導體器件,包括依次在半導體襯底上形成的第一絕緣膜、布線層和第二絕緣膜,第二個絕緣膜配置有一個或多個到達布線層的通孔,其中布線層在除了形成通孔的區(qū)域之外的區(qū)域由第一絕緣膜和第二絕緣膜電絕緣,形成的到達布線層的通孔的總底面積和布線層的頂表面積之比為1∶300－10000。
文檔編號H01L21/66GK1322012SQ0112125
公開日2001年11月14日 申請日期2001年4月21日 優(yōu)先權(quán)日2000年4月21日
發(fā)明者山內(nèi)博史, 佐藤雅幸 申請人:夏普公司