專利名稱：Cmos技術(shù)中抑制窄寬度效應(yīng)的方法
技術(shù)領(lǐng)域：
本發(fā)明通常是指一種半導(dǎo)體器件的制造。特別是本發(fā)明涉及通過控制源/漏區(qū)的瞬態(tài)增強(qiáng)型擴(kuò)散(Transient Enhanced Diffusion)(TED)來抑制窄寬度效應(yīng)(narrow width effects)以及MOS晶體管中硼的析出的一種工藝，。
背景技術(shù)：
電子工業(yè)持續(xù)依賴半導(dǎo)體技術(shù)的發(fā)展以至在更加緊湊的區(qū)域中獲得更多功能的器件。對(duì)于許多應(yīng)用，為了實(shí)現(xiàn)更強(qiáng)功能的器件，需要將大量的電子器件集成到單一硅晶片里。由于硅晶片的每一給定區(qū)域的電子器件數(shù)目的增加，因此制造工藝變得更加困難。
已經(jīng)制造出的大量的半導(dǎo)體器件在眾多的行業(yè)中具有不同的用途。這種以硅為基礎(chǔ)的半導(dǎo)體器件常常包括金屬氧化物半導(dǎo)體(MOS)晶體管，例如P-溝道MOS(PMOS)晶體管、N-溝道MOS(NMOS)晶體管和互補(bǔ)MOS(CMOS)晶體管、雙極晶體管以及BiCMOS晶體管。這些半導(dǎo)體器件中的每一個(gè)通常包含一個(gè)在其上形成多個(gè)有源器件的半導(dǎo)體襯底。給定的有源器件的具體結(jié)構(gòu)可以在器件類型之間變化。例如在MOS晶體管中，有源器件通常包括源和漏區(qū)以及在源和漏區(qū)之間調(diào)整電流的柵電極。
在這種器件的制造中，一個(gè)重要的步驟是利用光刻和蝕刻工藝形成器件或它的一部分。在光刻工藝中，晶片襯底由稱作光刻膠的感光材料覆蓋。然后，對(duì)晶片進(jìn)行曝光；光穿過掩模板到達(dá)晶片。該掩模板確定了印刷在襯底上的所需特征。曝光之后，顯影抗蝕涂敷晶片襯底。當(dāng)清除抗蝕劑的未曝光的區(qū)域時(shí)，由掩模限定的所需特征就保留在光刻膠覆蓋的襯底上。然后按限定的所需特征蝕刻晶片。根據(jù)生產(chǎn)工藝，蝕刻可以是濕法腐蝕或干法腐蝕之一，濕法腐蝕中化學(xué)液體用來清除晶片材料、干法腐蝕中晶片材料受到射頻(RF)感生的等離子體的影響。蝕刻工藝中的任務(wù)是保持對(duì)特征的腐蝕的控制，特別是在MOS晶體管的源/漏電極區(qū)。進(jìn)一步的任務(wù)是通過形成適合的摻雜分布來控制源/漏區(qū)的電特性，這種分布在進(jìn)一步的亞微米范圍的設(shè)計(jì)標(biāo)準(zhǔn)的限制下提供良好的導(dǎo)電性。
摻雜MOS晶體管的源/漏區(qū)典型地通過離子注入來完成。將雜質(zhì)原子束提供到MOS晶體管的未掩蔽區(qū)域。離子注入有許多優(yōu)點(diǎn)，包括能夠精確控制注入到襯底里的雜質(zhì)原子的數(shù)目，例如，在大約1×1014至1×1018原子/cm2范圍內(nèi)為±3％。對(duì)于離子注入的一個(gè)值得注意的缺點(diǎn)是導(dǎo)致靶的材料結(jié)構(gòu)的損傷。在源/漏區(qū)的單晶襯底中、形成晶體缺陷和一些非晶層。為了使靶材料恢復(fù)到它的注入之前的情況，在注入之后必須施行熱處理工序(例如、退火)。有時(shí)，不能消除嚴(yán)重的注入損傷。在亞微米區(qū)域中源/漏區(qū)處的損傷可能導(dǎo)致?lián)诫s物質(zhì)的增強(qiáng)雜質(zhì)擴(kuò)散或者TED(瞬態(tài)增強(qiáng)型擴(kuò)散)，而所述亞微米區(qū)域是淺源/漏區(qū)必需的。TED可能促進(jìn)窄寬度效應(yīng)。此外注入物質(zhì)的橫向分布(雖然小于橫向擴(kuò)散效應(yīng))并不為零。這成為制造一些最小尺寸器件結(jié)構(gòu)的限制因素，例如在自對(duì)準(zhǔn)的MOS晶體管中的源和漏之間的電溝道長度。
在現(xiàn)有技術(shù)工藝中，已經(jīng)注意到當(dāng)晶體管的寬度(W)從2.0μm降低至0.4μm時(shí)，閾值電壓(Vt)增加。當(dāng)采用淺溝槽隔離時(shí)，Vt的不同值可以超過100mV，這是不期望的。這并非是所期待的。W的降低導(dǎo)致Vt的異常增大相似于之前作為RSCE描述的TED效應(yīng)。通常，隨著溝道長度的減小將使MOSFET的Vt單調(diào)地降低。在一些情況下，已經(jīng)發(fā)現(xiàn)與正常的預(yù)期相反，Vt開始隨著溝道長度的減小而增加(開始于L～2-3μm時(shí))。觀察到的現(xiàn)象是RSCE(反向短溝道效應(yīng))，通過源/漏注入損傷引起的溝道分布的瞬態(tài)增強(qiáng)向上擴(kuò)散。
在柵下面的填隙原子的表面復(fù)合引起雜質(zhì)流到表面因而提高閾值電壓。填隙原子是雜質(zhì)物質(zhì)的原子或者離子，在晶格中占有較大的硅原子或者離子之間的空間。在現(xiàn)有技術(shù)工藝中，可以制造具有兩個(gè)硼溝道注入的NMOS器件。第一個(gè)是用于調(diào)準(zhǔn)閾值電壓的淺硼注入?yún)^(qū)；第二個(gè)是用于抑制擊穿現(xiàn)象的深注入?yún)^(qū)。
在STI(淺溝槽隔離)邊界可見兩個(gè)硼注入?yún)^(qū)的結(jié)果。在S/D(源/漏)的注入期間產(chǎn)生的填隙原子在溝槽的側(cè)壁重新復(fù)合，產(chǎn)生填隙原子梯度并且雜質(zhì)流向表面。更加斷定的結(jié)果是W變得較小時(shí)，溝槽中的注入損傷疊置在兩個(gè)側(cè)邊。因此，雜質(zhì)向上擴(kuò)散將覆蓋寬度的大部分。
在PMOS晶體管中，并不發(fā)生上述的結(jié)果。P+注入不產(chǎn)生同樣多的損傷，這種損傷會(huì)提高閾值電壓。在實(shí)例的工藝中，在LDD注入之后省略N+注入。LDD注入用于晶體管的源/漏。那里不再有S/D損傷以及過量的填隙原子。Vt與沒有S/D注入的器件的W比較沒有顯示Vt的異常增加。缺乏Vt的異常增加。缺乏Vt的異常增加就支持了如下的理論，即隨著減小器件寬度(W)時(shí)減小而Vt增大導(dǎo)致注入損傷以及隨后的TED。此外還注意到硼析出到溝槽側(cè)壁可以引起隨后的Vt滾降(roll-off)。
因此，需要具有一種針對(duì)TED和硼析出的溝槽隔離結(jié)構(gòu)的半導(dǎo)體器件，實(shí)質(zhì)上不含缺陷，并且當(dāng)加工技術(shù)接近于幾分之一微米級(jí)特征尺寸時(shí)并不增加額外的生產(chǎn)成本。
發(fā)明的概述本發(fā)明舉例說明多個(gè)實(shí)施例，其中一個(gè)將在以下簡(jiǎn)要說明。根據(jù)一個(gè)實(shí)施例，用于制造具有淺溝槽隔離的半導(dǎo)體器件的一種方法包括在具有一深度和橫截面的襯底中形成溝槽區(qū)。在溝槽區(qū)中，該方法在溝槽區(qū)上形成電介質(zhì)襯墊。
根據(jù)本發(fā)明形成電介質(zhì)襯墊，降低Vt滾降以及Vt與寬度曲線。顯示的模擬結(jié)果不僅是由于幾何的STI角效應(yīng)和組合的增強(qiáng)電場(chǎng)，而且是由于硼析出到溝槽的側(cè)壁。電介質(zhì)襯墊可以由氮氧化物或氮化硅組成以防止硼析出到溝槽的側(cè)壁。
在另一個(gè)實(shí)施例中，用于制造具有溝槽隔離的半導(dǎo)體器件的一種方法包括在半導(dǎo)體襯底中形成溝槽區(qū)，直到形成具有一深度和橫截面的溝槽。在半導(dǎo)體襯底之上設(shè)置的掩膜層限定溝槽。蝕刻形成溝槽區(qū)。溝槽的橫截面包括蝕刻基本上平坦的底面。然后，蝕刻溝槽中的第一和第二側(cè)壁，使其朝向溝槽的底面的中心向內(nèi)傾斜。在溝槽的第一和第二側(cè)壁以及底面的交界面處，形成圓形的溝槽上角。在半導(dǎo)體襯底的第一和第二側(cè)壁以及頂面的交界面處，形成圓形的上部溝槽邊角。在已形成的溝槽上形成電介質(zhì)襯墊。
本發(fā)明的上述概要并不是代表本發(fā)明的每個(gè)公開的實(shí)施例、或每個(gè)方案。其它的方案和實(shí)施例將在以下附圖和詳細(xì)說明中提供。
附圖的簡(jiǎn)要描述結(jié)合相應(yīng)的附圖通過以下的對(duì)本發(fā)明的不同實(shí)施例的詳細(xì)描述，可以更充分地理解本發(fā)明，其中

圖1A表明在實(shí)例STIT藝中限定溝槽的器件；
圖1B表示根據(jù)本發(fā)明的實(shí)施例在圖1A的溝槽壁上設(shè)置電介質(zhì)襯墊；以及圖1C表明在溝槽中淀積填充氧化物之后的圖1B的結(jié)構(gòu)。
雖然其具體的實(shí)施例已經(jīng)通過附圖進(jìn)行了詳細(xì)的描述，但是本發(fā)明易于進(jìn)行各種改進(jìn)和變形。然而，應(yīng)該知道，本發(fā)明并不限于公開的具體方式，相反地，希望包括將落入權(quán)利要求書所限定的本發(fā)明的精神和范圍之內(nèi)的所有的變化，同等的或替換。
詳細(xì)說明在制造MOS型晶體管的工藝方面，已經(jīng)發(fā)現(xiàn)本發(fā)明的用途和優(yōu)點(diǎn)。在具體的應(yīng)用中，本發(fā)明已經(jīng)發(fā)現(xiàn)作為溝槽隔離工藝的一部分，通過在硅溝槽中淀積氮化物或氮氧化物的襯墊電介質(zhì)對(duì)抑制Vt隨W的異常增加有用。具體地，溝槽隔離工藝包括在硅中形成淺溝槽，并且用氧化物或其它適合的電介質(zhì)材料填充溝槽。在下述的論述中，MOS結(jié)構(gòu)用來描述本發(fā)明的實(shí)施例子。然而，本發(fā)明不必局限于MOS。本發(fā)明可以應(yīng)用于其它的技術(shù)，如雙極、襯底上的硅、砷化鎵、以及它們的結(jié)合。
本發(fā)明降低了Vt滾升(roll-up)和Vt滾降效應(yīng)，這些效應(yīng)是起因于較平坦的Vt與寬度曲線。顯示的模擬結(jié)果不僅是由于幾何的STI邊角效應(yīng)和組合的增強(qiáng)電場(chǎng)，而且還是由于硼析出到溝槽的側(cè)壁。氮氧化物或氮化硅的電介質(zhì)襯墊防止硼析出到溝槽的側(cè)壁。
具有淺溝槽隔離的半導(dǎo)體器件顯示改善的Vt與W寬度特性，首先具有形成在襯底內(nèi)的溝槽區(qū)。所希望的溝槽區(qū)通常具有基本上平坦的底部、第一側(cè)壁和第二側(cè)壁。其次，在溝槽區(qū)的底部和側(cè)壁上形成電介質(zhì)襯墊。圖1B表明一個(gè)實(shí)例結(jié)構(gòu)。結(jié)合上述實(shí)施例，用于形成溝槽隔離的有用的常規(guī)或具體的方法的更加詳盡的資料，可以參考美國專利號(hào)No.5882982，名稱為“溝槽隔離方法”，該專利已轉(zhuǎn)讓給本受讓人并在此全面引證參考。這種構(gòu)形沒有尖銳的角或其它折彎。在半導(dǎo)體襯底中的工藝首先包括蝕刻溝槽中的基本上平坦的底面。然后，蝕刻溝槽中的第一和第二側(cè)壁，使其朝向基本上平坦的底面的中心向內(nèi)傾斜。在第一和第二側(cè)壁相交于底面之處，蝕刻圓形的底邊角。在第一和第二側(cè)壁相交于半導(dǎo)體襯底的上表面之處，蝕刻第一和第二圓形的溝槽上角。
具體的實(shí)例STI(淺溝槽隔離)工藝始于硅襯底。在硅襯底上形成二氧化硅的薄層。在實(shí)例工藝中，在硅襯底上淀積大約100的SiO2。淀積氧化物之后，在薄的氧化層上淀積實(shí)質(zhì)更厚的氮化硅層。例如，該工藝可以包括淀積大約180的氮化硅。然后剝離光刻膠掩膜。該工藝包括利用SiN作為掩膜蝕刻淺的硅溝槽。根據(jù)SiN的厚度和蝕刻選擇性，去除它的一部分或全部。
在已形成溝槽處生長襯墊電介質(zhì)。在根據(jù)本發(fā)明的實(shí)施例中，襯墊電介質(zhì)代替現(xiàn)有技術(shù)工藝中襯墊氧化物。襯墊電介質(zhì)是如氮氧化硅的氮氧化物。在另一個(gè)實(shí)施例中，襯墊電介質(zhì)是氮化硅。襯墊電介質(zhì)的厚度可以是大約100至300的范圍。
形成的溝槽接收填充淀積的電介質(zhì)。在實(shí)例工藝中，淀積氧化物的厚度在大約6000至9000之間，填充具有深度為大約2500至3500的范圍的溝槽。平坦化工藝去除過量的氧化物。保留的氮化硅用作中止蝕刻。在近代的亞微米工藝中，化學(xué)機(jī)械拋光(CMP)使部件平坦。
參照?qǐng)D1A，在器件200中實(shí)例STI工藝確定襯底210中的溝槽260。掩膜層250限定溝槽260。掩膜層由被實(shí)質(zhì)上較厚的氮化物層230覆蓋的薄氧化層220組成。
在圖1B中表明，在包括溝槽260的已限定的溝槽隔離區(qū)中，襯墊電介質(zhì)270設(shè)置于溝槽260的壁。襯墊電介質(zhì)270可以是如氮氧化硅的氮氧化物或者可以是氮化硅。在一個(gè)實(shí)施工藝中，通過化學(xué)氣相淀積(CVD)提供襯墊電介質(zhì)270。襯墊電介質(zhì)270也可以是通過把襯底200放入反應(yīng)爐，在溝槽260的壁上熱生長。
參照?qǐng)D1C，在設(shè)置襯墊電介質(zhì)270之后，實(shí)例工藝在溝槽中淀積填充氧化物280。在一個(gè)實(shí)例工藝中，淀積大約7300厚的高密度等離子體(HDP)氧化物280。利用CMPT藝使HDP氧化物280平坦化，該工藝采用氮化硅層作為蝕刻中止。具有光滑表面的襯底進(jìn)行下一工序，形成晶體管。
在硅襯底上制造的、組成集成電路的晶體管具有STI區(qū)，所述STI區(qū)使晶體管相互電隔離。由于氮化物電介質(zhì)的應(yīng)用于STI溝槽，晶體管將不會(huì)比在STI中沒有氮化物電介質(zhì)的晶體管因?yàn)镾TI邊角效應(yīng)、TED、和硼析出而劣化。被保護(hù)的晶體管顯示出平坦的Vt與W寬度特性。因此，改善了集成電路的性能和可靠性。
雖然參考幾個(gè)具體的實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，在不脫離由以下的權(quán)利要求所闡明本發(fā)明的精神和范圍的條件下，本領(lǐng)域的技術(shù)人員將確認(rèn)可以做出許多變化。
權(quán)利要求
1.一種用于制造具有淺溝槽隔離的半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底中形成溝槽區(qū)，其中形成溝槽區(qū)包括蝕刻半導(dǎo)體襯底直到在半導(dǎo)體襯底中形成具有一深度和橫截面的溝槽，溝槽由設(shè)置在半導(dǎo)體襯底之上的掩膜層限定，蝕刻形成有橫截面的溝槽區(qū)包括蝕刻溝槽中的基本上平坦的底面；蝕刻溝槽中的第一和第二側(cè)壁，使其朝向基本上平坦的底面的中心性能傾斜；以及蝕刻溝槽中的第一和第二圓形底部溝槽邊角，所述溝槽邊角位于第一側(cè)壁和第二側(cè)壁與基本上平坦的底面的交界處；以及在第一側(cè)壁和第二側(cè)壁分別與半導(dǎo)體襯底的上表面的交界處，在溝槽中蝕刻第一和第二圓形的溝槽上角；以及在溝槽上形成電介質(zhì)襯墊。
2.根據(jù)權(quán)利要求1的方法，其中電介質(zhì)襯墊包括使用從下面選擇出來的至少一種電介質(zhì)氮氧化硅、氮化硅。
3.根據(jù)權(quán)利要求2的方法，進(jìn)一步包括用電介質(zhì)材料填充溝槽。
4.根據(jù)權(quán)利要求3的方法，其中電介質(zhì)材料是二氧化硅。
5.根據(jù)權(quán)利要求1的掩蔽，進(jìn)一步包括以下步驟用掩膜層掩膜半導(dǎo)體襯底，限定溝槽的位置；以及去除掩膜層以至在半導(dǎo)體襯底之內(nèi)并延伸其上形成半導(dǎo)體隔離器件。
6.根據(jù)權(quán)利要求5的方法，進(jìn)一步包括去除過量的電介質(zhì)材料以致電介質(zhì)材料基本上與設(shè)置在半導(dǎo)體襯底之上的掩膜層的上表面共面。
7.通過權(quán)利要求1的方法制造的一種半導(dǎo)體器件。
8.一種用于在半導(dǎo)體襯底上形成半導(dǎo)體器件隔離結(jié)構(gòu)的淺溝槽隔離方法，包括用掩膜層掩膜半導(dǎo)體襯底以限定溝槽的位置；蝕刻溝槽的位置中的半導(dǎo)體襯底直到形成溝槽，所述溝槽在半導(dǎo)體襯底中具有一深度和橫截面，該溝槽由設(shè)置在半導(dǎo)體襯底之上的掩膜層限定，以及蝕刻形成具有橫截面的溝槽區(qū)包括蝕刻溝槽中的基本上平坦的底面；蝕刻溝槽中的第一和第二側(cè)壁，使其朝向所說基本上平坦的底面的中心向內(nèi)傾斜；在位于第一側(cè)壁與基本上平坦的底面的交界處，在溝槽中蝕刻第一和第二圓形底部溝槽邊角；以及在位于第一側(cè)壁和第二側(cè)壁分別與半導(dǎo)體襯底的上表面的交界處，在溝槽中蝕刻第一和第二圓形的溝槽上邊角，；以及在溝槽的第一和第二側(cè)壁以及底面上淀積電介質(zhì)襯墊。
9.根據(jù)權(quán)利要求8的方法，進(jìn)一步包括在半導(dǎo)體襯底上淀積電介質(zhì)材料以填充溝槽；以及使電介質(zhì)材料平坦化以使它基本上與掩膜層共面。
10.根據(jù)權(quán)利要求9的方法，其中掩膜層包括在半導(dǎo)體襯底上形成包括二氧化硅層和氮化硅層的電介質(zhì)疊層；用光刻膠掩膜電介質(zhì)疊層，使光刻膠曝光；通過蝕刻電介質(zhì)疊層的未掩蔽區(qū)域，蝕刻溝槽圖形直到暴露半導(dǎo)體襯底；以及去除光刻膠。
11.根據(jù)權(quán)利要求10的方法，其中電介質(zhì)疊層進(jìn)一步由氮化硅上的氮氧化硅層組成。
全文摘要
一種用于制造具有淺溝槽隔離的半導(dǎo)體器件方法,在實(shí)施例中包括,在襯底中形成溝槽區(qū),所述溝槽區(qū)具有基本上平坦的底部、第一和第二側(cè)壁。該方法在溝槽區(qū)的底部、第一和第二側(cè)壁上形成電介質(zhì)襯墊。電介質(zhì)襯墊為氮化硅化合物。電介質(zhì)襯墊使閾值電壓隨寬度(V
文檔編號(hào)H01L21/76GK1353864SQ00802425
公開日2002年6月12日 申請(qǐng)日期2000年10月26日 優(yōu)先權(quán)日1999年10月28日
發(fā)明者F·諾里 申請(qǐng)人:皇家菲利浦電子有限公司