專利名稱：具有可抑制電路規(guī)模增大的測試電路的半導體裝置和半導體裝置的試驗裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置、特別是裝載用來進行半導體存儲器的試驗的測試電路的半導體裝置以及用來裝載該測試電路對半導體裝置進行試驗的試驗裝置的構成。
大部分半導體存儲器具有備用的存儲單元，當有一部分存儲單元不良時，可以用備用的存儲單元置換該不良部分，對不良的芯片進行補救。


圖19是表示設在這樣的半導體存儲器的存儲器陣列部8010的冗余電路的構成的概略框圖。
存儲器陣列部8010中的1個存儲單元可以利用外部輸入的行地址信號RA0-13和列地址信號CA0-8進行選擇。在寫入工作中，對該選出的1個存儲單元進行由數據輸入輸出端子DQ(未圖示)給出的數據的寫入，在讀出工作中，對該數據輸入輸出端子DQ輸出從存儲器陣列部8010讀出的數據。
行譯碼器8020與輸入的行地址相對應，對進行讀出或寫入工作的1行(row)存儲單元進行選擇。列譯碼器8030利用輸入的列地址進行列(column)選擇，從利用行地址選出的1行存儲單元中進而選擇1個存儲單元。
在圖19所示的構成中，作為備用存儲單元，分別設有2個備用行SR1、SR2和2個備用列SC1、SC2。備用行SR1由1行存儲單元SRM1和備用行譯碼器SRD1構成。備用行SR2由1行存儲單元SRM2和備用行譯碼器SRD2構成。
此外，備用列SC1由1行存儲單元SCM1和備用行譯碼器SCD1構成。備用列SC2由1行存儲單元SCM2和備用行譯碼器SCD2構成。
備用行譯碼器SRD1和SRD2預先在其內部分別記錄了不良存儲單元的某個行地址，將輸入的行地址與該有不良存儲單元的某個行地址進行比較，若一致，則選擇對應的備用存儲單元SRM1或SRM2。在選擇備用行存儲單元SRM1或SRM2時，備用行譯碼器SRD1和SRD2控制行譯碼器8020，使正規(guī)的存儲器陣列的存儲單元不被選中。
此外，備用列譯碼器SCD1和SCD2預先在其內部分別記錄了不良存儲單元的某個列地址。備用列譯碼器SCD1和SCD2將輸入的列地址與該記錄的不良列地址進列比較，若一致，則選擇與其分別對應的備用存儲單元SCM1或SCM2。在選擇備用列存儲單元SCM1或SCM2時，備用列譯碼器SCD1和SCD2控制列譯碼器8030，使正規(guī)的存儲器陣列的存儲單元不被選中。
當在存儲器陣列中存在不良存儲單元時，用備用行SR1、SR2或備用列SC1、SC2置換該存儲單元，對不良存儲單元進行補救。例如，如圖19所示，考慮在存儲器陣列中存在不良存儲單元DBM1～DBM8的情況。
這時，不良存儲單元DBM1-DBM4與同一行地址RF2對應，不良存儲單元DBM5～DBM8與同一列地址CF3對應。
因此，如圖19所示，分別用備用SR1和SR2去置換正規(guī)的存儲器陣列的與行地址RF1和RF2對應的行，用備用SC1和SC2去置換正規(guī)存儲器陣列的與列地址CF3和CF8對應的列，由此可以對存儲器陣列8010進行補救。
圖20是表示存儲器測試器9000的構成的概略方框圖。
存儲器測試器9000檢測半導體存儲器8000的不良存儲單元，而且，具有冗余分析功能，用來判斷如果用備用行或備用列去置換的話，能否對半導體裝置8000進行補救。
存儲器測試器9000具有信號發(fā)生器9010、比較器9020、失效存儲器9030和分析裝置9040。
信號發(fā)生器9010在測試工作的寫入工作中產生行地址信號RA0-13、列地址信號CA0-8、測試用寫入數據TD，并供給被測定半導體存儲器8000。
再有，雖未圖示，信號發(fā)生器9010還產生其它控制信號，如寫允許信號WE、片選信號／CS、行地址選通信號／RAS和列地址選通信號／CAS等，并供給被測定半導體存儲器8000。
此外，信號發(fā)生器9010在測試工作的讀出工作中還產生與寫入數據TD對應的期待值數據ED。比較器9020將從被測定半導體存儲器8000來的輸出數據與期待值數據ED進行比較，判斷被測定半導體存儲器8000是否輸出了正確的數據，并將該判定結果作為通過或失效信號P／F輸出。
失效存儲器9030是與被測定半導體存儲器8000的存儲單元具有相同數量的存儲元件的存儲器。
失效存儲器9030將比較器9020輸出的判定結果信號P／F的電平存儲在由信號發(fā)生器9010輸出的行地址信號RA0-13、列地址信號CA0-8指定的存儲元件中。
分析裝置9040讀出失效存儲器9030的數據，對其進行分析，究竟使用備用行、備用列的哪一個去置換補救失效存儲器為好。
分析裝置9040將應補救的地址輸出給修復裝置、例如激光修復裝置。激光修復裝置通過對設在半導體存儲器8000中的熔絲進行修整，對不良地址值進行編程。再有，例如，在特開平4-330710號公報中公開了激光修復器的詳細情況。
在現(xiàn)有的存儲器測試器9000中，伴隨被測定半導體存儲器8000的存儲容量的增加，必須使失效存儲器9030的容量增加。對于失效存儲器9030，因價格高而且必須要能高速工作的存儲器，故存在為了增加失效存儲器9030的容量而需要提高成本的問題。
此外，近年來，制造出了具有所謂內置式(bultin)測試裝置的半導體存儲器或裝有這樣的半導體存儲器的半導體裝置，在被測定半導體存儲器8000或裝有半導體存儲器的半導體裝置內裝有信號發(fā)生器9010，其中在沒有存儲器測試器的情況下進行測試。但是，在具有這樣的內置測試裝置的半導體存儲器或半導體裝置中，即使進行存儲器陣列中是否存在不良存儲單元的測試，如圖20所示那樣，要靠本身來進行實現(xiàn)冗余分析功能的測試是困難的。這是因為，如上所述，用來存儲不良存儲單元的地址失效存儲器9030需要有與裝在被測定半導體存儲器或半導體裝置中的半導體存儲器同等的容量，事實上，要將這樣的失效存儲器裝在半導體存儲器或半導體裝置中是困難的，因而不能進行冗余分析。
本發(fā)明的目的在于提供一種半導體存儲器或裝有半導體存儲器的半導體裝置，其中具有內置測試電路，可以檢測不良存儲單元，而且能夠用冗余存儲單元去置換該不良存儲單元。
本發(fā)明的另一個目的在于提供一種測試裝置，即使在裝在被測定半導體存儲器或被測定半導體裝置中的半導體存儲器的存儲容量增加的情況下，以簡單的構成就能夠高速地進行不良存儲單元的檢測和進行冗余分析。
簡言之，本發(fā)明是一種半導體裝置，包括存儲單元陣列、存儲單元選擇電路、數據傳送電路和測試電路。
存儲單元陣列的用來分別保持存儲數據的多個存儲單元配置成行列狀。存儲單元包括包含多個正規(guī)存儲單元的正規(guī)存儲單元陣列和包含多個備用存儲單元的備用存儲單元陣列。
存儲單元選擇電路根據地址信號選擇存儲單元。數據傳送電路在被選擇的存儲單元之間授受存儲數據。
測試電路檢測正規(guī)存儲單元中的不良存儲單元，決定用哪個備用存儲單元去置換。測試電路包括信號生成電路、比較電路、地址存儲電路和判定電路。
信號生成電路生成用來依次選擇存儲單元的地址信號，并生成在測試寫入工作中寫入已選出的存儲單元的測試數據和在測試讀出工作中應從存儲單元讀出的期待值數據。
比較電路在測試讀出工作中將從已選擇的存儲單元來的存儲數據與期待值數據進行比較。
地址存儲電路根據比較電路的比較結果存儲與不良存儲單元對應的不良地址。
判定電路根據保持在地址存儲電路中的不良地址，判定用哪一個備用存儲單元去置換。地址存儲電路在依次檢測出的不良地址中有選擇地存儲與已經存儲的不良地址不同的不良地址。
備用存儲單元陣列最好有m個(m是自然數)備用存儲單元行和n個(n是自然數)備用存儲單元列。判定電路包括多個置換判定部，該多個置換判定部分別與置換的步驟的各種順序組合形式對應地進行設置，在置換步驟中依次用m個備用存儲單元行和n個備用存儲單元列去置換包含不良存儲單元的正規(guī)存儲單元行和正規(guī)存儲單元列。地址存儲電路包括分別與多個置換判定部對應地設置的用來存儲不良地址中的m個不良地址的m個存儲單元列和分別與多個置換判定部對應地設置的用來存儲不良地址中的n個不良地址的n個存儲單元列。各置換判定部在檢測出不良存儲單元時按對應的步驟的順序激活對應的m個存儲單元列和n個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的不良行地址或不良列地址不同。
或者，備用存儲單元陣列最好有m個(m是自然數)備用存儲單元行和n個(n是自然數)備用存儲單元列。判定電路包括多個置換判定部，該多個置換判定部分別與置換步驟的各種順序組合形式對應地進行設置，在置換步驟中依次用m個備用存儲單元行和n個備用存儲單元列去置換包含不良存儲單元的正規(guī)存儲單元行和正規(guī)存儲單元列。地址存儲電路包括對順序置換步驟中的每個第i個(i自然數，1≤i≤m+n)步驟設置的多個存儲單元列，上述多個存儲單元列是與多個置換判定部中的第i個步驟之前的備用存儲單元行和備用存儲單元列的置換順序相同的置換判定部的組對應地設置的。各置換判定部在檢測出不良存儲單元時按對應的步驟的順序激活對應的多個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的不良行地址或不良列地址不同。
或者，備用存儲單元陣列最好有m個(m是自然數)備用存儲單元行和n個(n是自然數)備用存儲單元列。地址存儲電路包括用來存儲(m+n)個不良行地址的(m+n)個第1存儲單元列和分別與第1存儲單元列對應地設置的用來存儲(m+n)個不良列地址的(m+n)個第2存儲單元列。判定電路在檢測出不良存儲單元時將新檢測出的不良地址存儲在第1和第2存儲單元列的下一組中，上述不良存儲單元至少在行地址或列地址的某一方與已經存儲在第1和第2存儲單元列中的不良行地址或不良列地址不同。
本發(fā)明的另一方面是一種具有包含正規(guī)存儲單元陣列和m個(m自然數)備用存儲單元行以及n個(n自然數)備用存儲單元列的存儲單元陣列的半導體裝置的試驗裝置，包括信號生成裝置、比較器、地址存儲電路和判定電路。
信號生成裝置生成用來依次選擇半導體存儲器的存儲單元的地址信號，并生成在測試寫入工作中寫入已選出的存儲單元的測試數據和在測試讀出工作中應從存儲單元讀出的期待值數據。
比較電路在測試讀出工作中將從已選擇的存儲單元來的存儲數據與期待值數據進行比較。
地址存儲電路根據比較電路的比較結果存儲與不良存儲單元對應的不良地址。
判定電路根據保持在地址存儲電路中的不良地址判定用哪一個備用存儲單元去置換。
地址存儲電路有選擇地存儲在依次被檢測出的不良地址中與已經存儲的不良地址不同的不良地址。
因此，本發(fā)明的主要優(yōu)點是可以用較小的電路規(guī)模進行不良存儲單元的檢測和冗余分析，半導體裝置本身可以裝載具有冗余分析功能的測試電路。
本發(fā)明的另一個優(yōu)點是可以獲得關于所有應被置換的不良地址的信息。
本發(fā)明的再一個優(yōu)點是即使被測定的半導體存儲器或裝在被測定的半導體裝置內的半導體存儲器的存儲容量增加，也可以用簡單的結構高速地進行不良存儲單元的檢測和進行冗余分析。
圖1是表示本發(fā)明實施例1的動態(tài)型半導體存儲器1000的整體結構的概略方框圖。
圖2是用來說明圖1所示的BIST電路2000的構成的概略方框圖。
圖3是用來說明圖2所示的地址置換判定器3000的構成的概略方框圖。
圖4是表示圖3所示的TG單元的構成的電路圖。
圖5是用來說明圖3所示的第1置換判定部3100．1的構成的概略方框圖。
圖6是用來說明地址置換判定器3000的工作的第1時序圖。
圖7是用來說明地址置換判定器3000的工作的第2時序圖。
圖8是表示實施例2的測試器4000的構成的概略方框圖。
圖9是用來說明各存儲單元列的狀態(tài)變化的系統(tǒng)圖。
圖10是表示實施例3的地址置換判定器5000的左半平面的構成的概略方框圖。
圖11是表示實施例3的地址置換判定器5000的右半平面的構成的概略方框圖。
圖12是用來說明地址置換判定器5000的工作的第1時序圖。
圖13是用來說明地址置換判定器5000的工作的第2時序圖。
圖14是用來說明當備用行是3行、備用列是3列時各存儲單元列的狀態(tài)變化的系統(tǒng)圖。
圖15是表示實施例4的地址置換判定器6000的構成的概略方框圖。
圖16是表示各C單元的構成的概略方框圖。
圖17是用來說明圖15所示的行置換判定部6100．1的構成的概略方框圖。
圖18A和18B是用來說明地址置換判定器6000的工作的時序圖。
圖19是表示針對半導體存儲器的存儲器陣列部8010設置的冗余電路的構成的概略方框圖。
圖20是表示存儲器測試器9000的構成的概略方框圖。
實施例1圖1是表示本發(fā)明實施例1的動態(tài)型半導體存儲器(以下，稱作DRAM)1000的整體結構的概略方框圖。
再有，由以下說明可知，本發(fā)明的內置測試電路不限于圖1所示那樣的裝載在DRAM1000內的情況，一般說來，能夠適用于裝載在半導體裝置內的半導體存儲器的測試。
參照圖1，DRAM1000具有接收行地址選通信號／RAS、列地址選通信號／CAS、寫允許信號／WE、芯片啟動信號／CE和時鐘啟動信號CKE等控制信號的控制信號輸入端子組11、接收地址信號A0～Ai(i自然數)的地址輸入端子組13、數據輸入輸出用的數據輸入輸出端子組15、接收外部電源電位Vcc的Vcc端子18和接收接地電位Vss的Vss端子19。
這里，供給控制信號輸入端子組11的信號CKE是用來表示可以向芯片輸入控制信號的信號。
DRAM1000進而具有產生根據控制信號控制DRAM1000的全部工作的內部控制信號的控制電路26、傳送內部控制信號的內部控制信號總線72、從地址輸入端子組13接收外部地址信號并產生內部地址信號的地址緩沖器30和有呈行列狀配置的多個存儲單元MC的存儲單元陣列100。
所謂內部地址信號意味著例如根據外部行地址信號RA0-13生成的互補的內部行地址信號RA0-13和／RA0-13以及根據外部列地址信號CA0-8生成的互補的內部列地址信號CA0-8和／CA0-8。
存儲單元MC由用來保持數據的電容器和具有與各行對應的字線WL連接的柵極的存取晶體管GM構成。
在存儲單元陣列100中，對存儲單元的各行設置字線WL，對存儲單元的各列設置位線BL、／BL。
此外，在圖1所示的存儲單元陣列100中，與圖19所示的存儲單元陣列部8010一樣，包括正規(guī)的存儲單元陣列100R和備用行SR以及備用列SC。
在存儲單元陣列100中，作為備用行SR，也設有備用SR1和備用SR2兩行，作為備用列SC，也設有備用SC1和備用SC2兩列。
DRAM1000進而具有進行測試工作的內置單元測試電路(以下稱作BIST電路)2000，用來檢測DRAM1000的不良存儲單元和用備用行SR及備用列SC進行置換。
BIST電路2000由控制電路26控制，在通常工作時，將從地址緩沖器30來的內部行地址信號和內部列地址信號分別直接輸出到行譯碼器40、備用行譯碼器42、列譯碼器50和備用列譯碼器52。進而，BIST電路2000在通常工作時，接收由數據輸入輸出端子組15供給的、利用輸入輸出緩沖器85進行了緩沖處理的、從寫入驅動電路80輸出的寫入數據，直接輸出到列選擇門200。
與此不同，BIST電路2000在測試工作時，不是將地址緩沖器30來的內部地址信號而是將BIST電路2000內部生成的內部地址信號分別供給行譯碼器40、備用行譯碼器42、列譯碼器50和備用列譯碼器52。進而，通過將BIST電路2000內部生成的測試用寫入數據TD(不是從寫入驅動器80供給的數據)供給列選擇門200，把測試數據寫入存儲單元陣列100。
在這樣的測試工作中的寫入工作結束后，BIST電路2000再次生成內部地址信號，并進行依次寫入的數據的讀出。BIST電路2000根據將該讀出的數據與期待值數據ED比較的結果，依次檢測出正規(guī)存儲單元陣列100R中不良存儲單元的位置，決定采用備用行SR和備用列SC的什么樣的組合去置換與這樣的多個不良存儲單元對應的多個不良行地址和不良列地址。
在這樣的測試工作中的讀出工作結束后，根據BIST電路2000的決定，備用行譯碼器42和備用列譯碼器52分別將應分別置換的不良行地址和不良列地址非易失性地存儲起來。為此，也可以構成為備用行譯碼器42和備用列譯碼器52具有對從BIST電路2000指示的置換地址可以電的方式寫入讀出的非易失性存儲元件。此外，BIST電路2000也可以構成為在測試工作結束后將應進行這樣的的置換的地址向外部輸出。這時，也可以構成為外部測試器按照該向外部輸出的置換地址向修復裝置發(fā)出指示，與過去一樣，修復裝置修整(trimming)備用行譯碼器42和備用列譯碼器52的熔絲元件。
在BIST電路2000的這樣的冗余分析結束后，就可以進行通常的讀出工作和寫入工作。
在通常的讀出工作和寫入工作中，字線驅動器45根據已將地址緩沖器30來的內部行地址信號譯碼的行譯碼器40的輸出，有選擇地激活對應的字線WL。這時，備用行譯碼器42在非易失性地存儲的不良行地址與從地址緩沖器來的內部行地址一致時，激活備用行SR的字線WL，對行譯碼器40發(fā)出進行行選擇工作的指示。
另一方面，列譯碼器50根據已將地址緩沖器30來的內部列地址信號譯碼的列譯碼器50的輸出，有選擇地激活列選擇信號。另一方面，備用列譯碼器52在非易失性地存儲的不良列地址與從地址緩沖器30來的內部列地址一致時，激活與備用列SC對應的列選擇信號，對列譯碼器50發(fā)出不進行行選擇工作的指示。
列選擇信號由列選擇線54供給列選擇門200。列選擇門200根據列選擇信號有選擇地連接放大位線對BL、／BL的數據的讀出放大器60與I／O線76。
I／O線76通過讀出放大器／寫入驅動器80和輸入輸出緩沖器85，在數據輸入輸出端子15之間進行存儲數據的傳送。由此，在通常工作時，在數據輸入輸出端子15和存儲單元MC之間進行存儲數據的授受。
控制電路26例如如上所述，或者進行BIST電路2000的測試工作的開始、結束控制，或者在利用外部控制信號的組合指定讀出工作時，生成內部控制信號，用來控制用于激活讀出放大器60的信號SON、ZSOP等DRAM1000的內部工作。
DRAM1000進而具有內部電位發(fā)生電路70，接收外部電源電位Vcc和接地電位Vss，與位線對的高電平對應產生供給讀出放大器60的內部電源電位Vdds。
圖2是用來說明圖1所示的BIST2000的構成的概略方框圖。
BIST電路2000包括BIST控制部2010、測試信號發(fā)生器2020、多路切換器2030、多路切換器2040、多路切換器2050、比較器2060和地址置換判定器3000，BIST控制部2010用來根據控制電路26的控制去控制內部測試的工作，測試信號發(fā)生器2020受BIST控制部2010的控制，在內部測試的工作中分別產生內部行地址信號RA0-13、／RA0-13、內部列地址信號CA0-8、／CA0-8、測試寫入數據TD和期待值數據ED，多路切換器2030受BIST控制部2010的控制，接收從地址緩沖器30來的內部行地址信號RA0-13、／RA0-13和從測試信號發(fā)生器來的內部行地址信號，根據工作模式，有選擇地將其中一方供給行譯碼器40和備用行譯碼器42，多路切換器2040受BIST控制部2010的控制，接收從地址緩沖器30來的內部列地址信號CA0-8、／CA0-8和接收從測試信號發(fā)生器2020來的內部列地址信號，根據工作模式，有選擇地將其中一方供給列譯碼器50和備用列譯碼器，多路切換器2050受BIST控制部2010的控制，接收從寫入驅動器80來的寫入數據WD和從測試信號發(fā)生器2020來的測試寫入數據TD，根據工作模式，有選擇地將其中一方供給列選擇門200，比較器2060在內部測試方式下的讀出工作中，將從列選擇電路200來的讀出數據RD和從測試信號發(fā)生器2020來的期待值數據ED進行比較，根據比較結果的一致或不一致，輸出通過／失效信號P／F，地址置換判定器3000在內部測試方式下接收從信號發(fā)生器輸出內部行地址信號和內部列地址信號，與比較器2060來的通過／失效信號P／F的被激活(當數據ED和數據RD不一致時)相對應，存儲正規(guī)存儲單元陣列100R中的不良地址，而且，決定應使用備用行SR和備用列SC進行置換的不良地址。
當備用行譯碼器42和備用列譯碼器52具有可根據地址置換判定器3000的判定結果進行以電的方式改寫的非易失性存儲元件時，BIST控制部2010在這些非易失性存儲元件中對應該置換不良地址進行編程?；蛘?，BIST控制部2010根據地址置換判定器3000的判定結果，讀出應該置換不良地址，經放大器80和輸入輸出緩沖器，從輸入輸出端子組15向外部輸出該不良地址。
圖3是用來說明圖2所示的地址置換判定器3000的構成的概略方框圖。
首先，在就地址置換判定器3000的構成進行說明之前，簡單地歸納一下用備用行SR和備用列SC去置換圖1的存儲單元陣列100中的不良地址的處理步驟。
以下假設存儲單元陣列100中也發(fā)生與圖19所示的存儲單元陣列部8010中的不良存儲單元分布相同的不良存儲單元分布。
因此，下面再參照圖19，當存在不良存儲單元DBM1～DBM8的8個不良存儲單元時，在一邊在依次改變行地址的同時改變列地址，一邊檢測出這些不良存儲單元DBM1～DBM8時，按照不良存儲單元DBM1～DBMS的順序檢測出不良存儲單元的存在。
這時，當利用2行備用行SR1、SR2和2列備用列SC1、SC2進行與這些不良存儲單元對應的不良地址的置換處理時，存在不能補救所有不良存儲單元和不能補救的情況，這取決于采用什么樣的順序將備用行和備用列去置換與不良存儲單元對應的正規(guī)存儲單元行或正規(guī)存儲單元列。
例如，當用備用行存儲單元SRM1去置換不良存儲單元DBM1(行地址RF1、列地址CF1)、用第2個備用行存儲單元SRM2去置換不良存儲單元DBM2～DBM4(行地址RF2共用、列地址分別是CF2、CF3、CF4)、用第1個備用列存儲單元SCM1去置換不良存儲單元DBM5～DBM7(列地址CF5共用、行地址分別是RF3、RF4、RF5)、用第2個備用列存儲單元SCM2去置換不良存儲單元DBM8(行地址RF8、列地址CF8)時，就可以利用2行備用行SR1、SR2和2列備用列SC1、SC2去置換所有不良存儲單元DBM1～DBM8。
但是，例如，首先用第1個備用列存儲單元SCM1去置換不良存儲單元DBM1，用第2個備用列存儲單元SCM2去置換不良存儲單元DBM2，然后，用第1個備用行存儲單元SRM1去置換檢測出的第3個不良存儲單元DBM3，用第2個備用行存儲單元SRM2去置換第5個出現(xiàn)的不良存儲單元DBM5，當按照上述順序進行處理時，則不能用2行備用行SR1、SR2和2列備用列SC1、SC2去置換所有不良存儲單元。
如上所述，在依次檢測出不良存儲單元并用備用行和備用列去置換的處理中，可補救或不可補救不僅取決于不良存儲單元在正規(guī)存儲器陣列中的分布，還取決于用什么順序去進行備用行和備用列的置換處理。
這里，關于用什么順序去進行備用行和備用列的置換，在2行備用行和2列備用列的情況下，根據在進行各置換的4個步驟中用哪個步驟去進行備用行和備用列的置換，有以下6種組合方式。
以下，假定進行備用行的置換用R表示，進行備用列的置換用C表示。
情況1R→R→C→C情況2R→C→R→C情況3R→C→C→R情況4C→R→R→C情況5C→R→C→R情況6C→C→R→R即，若在4個步驟中決定用哪一個步驟進行備用行的置換，就變成決定這樣的組合，這樣的組合的總數變成從全部4個(備用行2個+備用列2個)中取出2個的組合個數(2+2)C2=4?。?2！×2！)=6。這里，對自然數k，k！表示自然數k的階乘。
一般說來，有m行備用行和n列備用列時，這樣的的組合個數有(m+n)Cn=(m+n)！／(m！×n！)那么多。
在用2行備用行和2列備用列最終能夠將所有的不良存儲單元置換下來進行補救的情況下，在上述6種順序中必然存在能夠完全進行補救的備用行和備用列的置換處理順序。
在圖3所示的地址置換判定器3000中，構成為6個系統(tǒng)并行處理，可以并行地判定上述6種情況。
參照圖3，地址置換判定器3000具有從第1到第6的置換判定器3100．1～3100．6，在分別與上述情況1到情況6對應進行不良地址的置換處理時，用來分別判定利用不良地址的置換能否進行補救。
地址置換判定器3000進而具有行地址存儲部RM1～RM6和列地址存儲部CM1～CM6，行地址存儲部RM1～RM6與第1置換判定部3100．1到第6置換判定部3100．6對應地存儲應分別用2行備用行去置換的行地址，RM6和列地址存儲部CM1～CM6用來存儲應分別用2列備用列去置換的列地址。
例如，上述情況1的情況，即，在利用備用行連續(xù)進行2次置換處理之后，對應于與連續(xù)2次進行利用備用列的置換的處理對應地設置的第1置換判定部3100．1，分別設置行地址存儲部RM1和列地址存儲部CM1。
行地址存儲部RM1包括用來存儲應利用第1備用行SR1進行置換的行地址的存儲單元列MCR11和用來存儲應利用第2備用行SR2進行置換的行地址的存儲單元列MCR12。
另一方面，列地址存儲部CM1包括用來存儲應利用第1備用列SC1進行置換的列地址的存儲單元列MCC11和用來存儲應利用第2備用列SC2進行置換的列地址的存儲單元列MCC12。
因第1置換判定部3100．1與上述情況1的情況對應，故每當按與行地址存儲部RM1和列地址存儲部CM1中的存儲單元列對應的存儲單元列MCR11、存儲單元列MCR12、存儲單元列MCC11、存儲單元列MCC121的順序激活通過／失效信號P／F時，判定是否將該時刻的內部地址信號寫入存儲單元列中。
與存儲單元列MCR11、MCR12、MCC11、MCC121對應地分別設置預充電電路CPR11、CPR12、CPC11、CPC12。預充電電路CPR11～CPC12與信號φ對應，分別將對于對應的存儲單元列MCR11～MCC12設置的一致判定線MHL預充電到高電平。
存儲單元列MCR11和MCR12包含分別與內部行地址信號RA0、／RA0～RA13、／RA13共14組信號對應地設置的、用來存儲這些信號的電平的TG單元。
同樣，存儲單元列MC11和MCR12包含分別與內部列地址信號CA0、／CA0～CA8、／CA8對應地設置的、用來存儲這些信號的電平的TG單元。
行地址存儲部RM1和列地址存儲部CM1中的TG單元按照對應的第1置換判定部3100．1的指示，與寫入激活線TWL的電平變成激活電平(高電平)相對應，存儲分別對應的內部行地址信號和內部列地址信號的電平。
另一方面，當存儲單元列已存儲地址信號的電平與該時刻供給地址置換判定器3000的內部行地址信號RA0、／RA0～RA13或內部列地址信號CA0、／CA0～CA8、／CA8的電平一致時，預充電到高電平的一致判定線MHL的電平便維持高電平。另一方面，當不一致時，一致判定線MHL的電平變成低電平。
進而，與存儲單元列MCR11、MCR12、MCC11、MCC121對應地分別設置觸發(fā)器電路SFR11、SFR12、SFC11、SFC12。觸發(fā)器電路SFR11～SFC12的電平在測試工作開始前由復位信號RST復位，與對應的存儲單元列的寫入選擇線TWL變成激活狀態(tài)(高)相對應而置位。
第2置換判定部3100．2與上述情況2的情況對應，與交替地進行備用行的置換和備用列的置換的處理相對應，分別設置行地址存儲部RM2和列地址存儲部CM2。每當按與行地址存儲部RM2和列地址存儲部CM2中的存儲單元列對應的存儲單元列MCR21、存儲單元列MCC21、存儲單元列MCR22、存儲單元列MCC22的順序激活通過／失效信號P／F時，第2置換判定部3100．2判定是否將該時刻的內部地址信號寫入存儲單元列中。其余構成與第1置換判定部3100．1一樣。
第3到第6的置換判定部3100．3～3100．6分別與情況3到情況6的對應，因只是對于對應的存儲單元列和存儲單元列寫入的順序不同，其余構成和置換判定部3100．1一樣，故不重復其說明。
對以上那樣的構成，簡略敘述置換判定部3100．1的工作如下。
即，例如，在通過／失效信號P／F變成激活狀態(tài)的時刻，第1置換判定部3100．1使與存儲單元列MCR11對應的寫入選擇線TWL變成激活狀態(tài)。與此對應，與存儲單元列MCR11對應的觸發(fā)電路SFR11的電平被置位，把已經向該存儲單元列MCR11寫入了地址信號的信息作為數據保持下來。
接著，當通過／失效信號P／F再次變成激活狀態(tài)時，由各自的TG單元進行將存儲單元列MCR11中保持的內部行地址與該時刻的內部行地址信號的電平的比較，根據該比較結果，驅動存儲單元列MCR11的一致檢測線MHL的電平。與此對應，當已經保持在存儲單元列MCR11中的內部行地址和與新檢測出的不良存儲單元對應的內部行地址一致時，第1置換判定部3100．1不進行存儲單元列MCR12的激活。
與此不同，當已經存儲在存儲單元列MCR11中的內部行地址和與新發(fā)現(xiàn)的不良存儲單元對應的內部行地址不一致時，第1置換判定部3100．1使應被第2次激活的存儲單元列MCR12的寫入選擇線TWL處于激活狀態(tài)。
這樣一來，與新發(fā)現(xiàn)的不良存儲單元對應的內部行地址被寫入第2存儲單元列MCR12中，同時，與存儲單元列MCR12對應的觸發(fā)電路SFR12的電平處于置位狀態(tài)。
下面同樣，每當依次檢測出不良存儲單元時，當已經保持在存儲單元列MCR11中的內部行地址或內部列地址和與新檢測出的不良存儲單元對應的內部行地址或內部列地址不一致時，按照第1置換判定部3100．1對應的情況1的順序，存儲單元列被激活。
另一方面，當已經保持在存儲單元列MCR11中的內部行地址或內部列地址和與新檢測出的不良存儲單元對應的內部行地址或內部列地址一致時，第1置換判定部3100．1不進行與下一個順序對應的存儲單元列的激活。
最終，當在內部測試中檢查了正規(guī)存儲單元時，若依次檢測出的所有不良存儲單元的內部行地址和內部列地址與已存儲在行地址存儲部MR1和列地址存儲部CM1中的內部行地址和內部列地址一致，按照與第1置換判定部3100．1對應的順序，用備用行和備用列去置換不良存儲單元，由此，可以判定能夠置換補救所有不良存儲單元。將該判定結果作為修復失效信號RF，從地址置換判定器3000送往BIST控制部2010。
如上所述，與第1置換判定部3100．1和與其對應的行地址存儲部MR1及與列地址存儲部CM1對應的一樣的構成相應地被設在第2置換判定部3100．2～第6置換判定部3100．6中。然而，因從第2置換判定部3100．2到第6置換判定部3100．6的各置換判定部分別與情況2到情況6對應，故各置換判定部按照對應的順序激活行地址存儲部的存儲單元列和列地址存儲部的存儲單元列。
因此，如圖1所示，若利用2個備用行和2個備用列能夠補救正規(guī)存儲單元陣列100R中的不良存儲單元，從第1置換判定部3100．1到第6置換判定部3100．6中的至少某一個來的修復失效信號RF在最后的不良存儲單元被檢測出的時刻也維持在未激活狀態(tài)(低)電平。
與此對應，BIST控制部2010讀出保持在與修復失效信號RF處于未激活狀態(tài)的置換判定部5的行地址存儲部和列地址存儲部中的內部行地址信號和內部列地址信號。對于備用行譯碼器42和備用列譯碼器52，根據該讀出的內部行地址信號和內部列地址信號可以對于應置換的行地址和列地址進行編程。
如上所述，對于行地址存儲部RM1到RM6，存在2×6=12個存儲單元列，對于列地址存儲部CM1～CM6，存在2×6=12個存儲單元列，總共有24個存儲單元列。
圖4是表示圖3所示TG單元的構成的電路圖。
TG單元包括用來傳送內部列地址信號CAn或內部行地址信號RAn(n自然數，RAn中的n=0～13，CAn中的n=0～8)的地址信號線ASL1；用2個反相器INV1和INV2構成的存儲元件BSE；用來根據信號線TWL的電平連接存儲元件BSE的存儲節(jié)點n1與地址信號線ASL1的N溝道存取晶體管TA1；用來傳送地址信號CAn或RAn及互補的內部地址信號／CAn或／RAn的地址信號線ASL2；用來根據信號線TWL的電平連接存儲元件BSE的存儲節(jié)點n2與地址信號線ASL2的N溝道存取晶體管TA2；串接在一致檢測線MHL與接地電位之間的N溝道晶體管T11和T12；和串接在一致檢測線MHL與接地電位之間的晶體管T11和T12。
晶體管T11的柵極與地址信號線ASL1連接，晶體管T12的柵極與存儲元件BSE的節(jié)點n2連接。
晶體管T13的柵極與存儲元件BSE的節(jié)點n1連接，晶體管T14的柵極與地址信號線ASL2連接。
即，存儲元件BSE與寫入選擇線TWL的激活對應，與地址信號線ASL11和ASL12連接。另一方面，當保持在存儲元件BSE中的數據與地址信號線ASL11和ASL12上的內部地址信號不一致時，一致檢測線MHL經晶體管T11和T12的路徑或晶體管T13和T14的路徑中某一路徑與接地電位連接而放電。
圖5是用來說明圖3中示出的第1置換判定部3100．1的構成的概略方框圖。
第2置換判定部3100．2到第6置換判定部3100．6的構成只是連接的存儲單元列不同，基本構成是一樣的。
第1置換判定部3100．1包括存儲單元列MCR11的一致檢測線MHL和觸發(fā)電路SFR11的輸出與輸入節(jié)點連接的AND電路3102；存儲單元列MCR12的一致檢測線MHL和觸發(fā)電路SFR12的輸出與輸入節(jié)點連接的AND電路3104；存儲單元列MCC11的一致檢測線MHL和觸發(fā)電路SFC11的輸出與輸入節(jié)點連接的AND電路3106；存儲單元列MCC12的一致檢測線MHL和觸發(fā)電路SFC12的輸出與輸入節(jié)點連接的AND電路3108；和接收AND電路3102～3108的輸出并輸出信號MS的4輸入NOR電路3110。
以下，在第1置換判定部3100．1的AND電路3102～3108的輸入節(jié)點中，將與一致檢測線MHL連接的輸入節(jié)點分別用節(jié)點MHa、MHb、MHc、MHd表示，與觸發(fā)電路SFR11～SFC12的輸出連接的輸入節(jié)點分別用節(jié)點MVa、MVb、MVc、MVd表示。
第1置換判定部3100．1進而包括接收節(jié)點MVa的電平反轉信號、節(jié)點MVb的電平反轉信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和通過／失效信號P／F并將這些信號的邏輯積作為供給存儲單元列MCR11的寫入選擇線TWL的寫入選擇信號WEa輸出的邏輯門3200；接收節(jié)點MVa的電平信號、節(jié)點MVb的電平反轉信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和通過／失效信號P／F并將這些信號的邏輯積作為供給存儲單元列MCR12的寫入選擇線TWL的寫入選擇信號WEb輸出的邏輯門3202；接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和通過／失效信號P／F并將這些信號的邏輯積作為供給存儲單元列MCC11的寫入選擇線TWL的寫入選擇信號WEc輸出的邏輯門3204；以及接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平信號、節(jié)點MVd的電平反轉信號、信號MS和通過／失效信號P／F并將這些信號的邏輯積作為供給存儲單元列MCC12的寫入選擇線TWL的寫入選擇信號WEd輸出的邏輯門3206。
第1置換判定部3100．1進而包括接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平信號、節(jié)點MVd的電平信號、信號MS和通過／失效信號P／F并輸出這些信號的邏輯積的AND電路3208；和根據復位信號RST復位、根據AND電路3208的輸出置位并輸出對于情況1修復失效信號CS1-RF的觸發(fā)電路3210。
下面，更詳細說明圖3所示的地址置換判定器3000的工作。
圖6和圖7是用來說明地址置換判定器3000的工作的時序圖。
在以下的說明中，也說明已按圖19所示的不良存儲單元DBM1～DBM8的順序檢測出不良存儲單元的情況。
在圖6中雖未圖示出來，但在測試開始前，為了進行所有的觸發(fā)器的清零，激活復位信號RST。此外，雖未圖示，但假定在進行各一致判定工作之前，一致判定線MHL與信號φ對應，被預充電到高電平。
下面，說明第1置換判定部3100．1的工作和與其連接的存儲單元列MCR11、MCR12、MCC11、MCC12的工作。
第1置換判定部3100．1如上所述與按照備用行→備用行→備用列→備用列的順序，與置換已檢測出的不良存儲單元的處理對應。
參照圖6，在時刻t1，節(jié)點MVa、MVb、MVc、MVd的電平都是低電平，換言之，還沒有進行存儲單元列MCR11、MCR12、MCC11、MCC12的所有的值的寫入工作，所以，第1置換判定部3100．1的MS節(jié)點的電平(與圖6中的信號CS1－MS對應)便變成高電平。
在檢測出不良存儲單元DBM1、信號P／F被激活(高電平)的時刻t2，對于存儲單元列MCR11的寫入選擇信號WEa變成高電平，向存儲單元列MCR11寫入不良存儲單元DBM1的行地址RF1。
其次，在檢測出不良存儲單元DBM2時，節(jié)點MVa的電平與從與存儲單元列MCR11對應的觸發(fā)電路SFR11來的信號對應，變成高電平，但因存儲單元列MCR11中被記錄的值與不良存儲單元DBM2的行地址不一致，故節(jié)點MHa的電平不是高電平。因此，第1置換判定部3100．1的MS節(jié)點變成高電平，與信號P／F在時刻t3成為高電平相對應，與存儲單元列MCR12對應的寫入選擇信號WEb變成高電平，向存儲單元列MCR12寫入不良存儲單元DBM2的行地址RF2。
其次，在檢測出不良存儲單元DBM3時，因已記錄在存儲單元列MCR12中的行地址與不良存儲單元DBM3的行地址一致，故第1置換判定部3100．1的MS節(jié)點變成低電平。因此，與存儲單元列MCC11對應的寫入選擇信號WEc還是低電平，所以，不進行向存儲單元列MCC11的寫入。
檢測不良存儲單元DBM4時也一樣，因MS節(jié)點變成低電平，故不向存儲單元列MCC11寫入內部地址。
其次，參照圖7，在檢測出不良存儲單元DBM5的時刻t4，因已存儲在對應的存儲單元列中的內部行地址和內部列地址與不良存儲單元DBM5的內部地址都不一致，故向存儲單元列MCC11寫入不良存儲單元DBM5的內部列地址。
在檢測出不良存儲單元DBM6和DBM7時，因已記錄在存儲單元列MCC11中的列地址與不良存儲單元DBM6和DBM7的列地址一致，故向存儲單元列MCC11的寫入選擇信號WEd不被激活，不向存儲單元列MCC12寫入內部地址。
在檢測出不良存儲單元DBM8時的時刻t5，因不良存儲單元DBM8的列地址與已存儲在存儲單元列MCR11、MCR12、MCC11中的內部地址不一致，故向存儲單元列MCC12寫入不良存儲單元DBM8的列地址CF8。
在存儲器陣列中的所有不良存儲單元被檢測出的時刻(測試結束時)，在上述工作中，第1置換判定部3100．1的觸發(fā)電路3210的輸出電平也不被置位。
對于第2置換判定部3100．2～第6置換判定部3100．6，雖然與其連接的存儲單元列和進行行或列判定的順序與第1置換判定部3100．1不同，但其工作與第1置換判定部3100．1一樣。
只是，對于寫入各存儲單元列的地址和檢測出第8不良存儲單元DBM8時觸發(fā)電路3210的輸出是否被置位這兩點，因各置換判定部而異。
測試結束后，BIST控制部2010讀出與第1置換判定部3100．1到第6置換判定部3100．6的觸發(fā)電路3210的值對應的修復失效信號RF。存儲在存儲單元列中的值表示應置換的地址，上述存儲單元列是與第1置換判定部3100．1到第6置換判定部3100．6中的修復失效信號RF為低電平的置換判定部連接的、且保持著有效的值的存儲單元列，換言之，是節(jié)點MVa、MVb、MVc、MVd中的電平為高電平的存儲單元列。在以上說明的例子中，可以根據存儲在與第1置換判定部3100．1對應的存儲單元列中的地址或記錄在與第5置換判定部3100．5連接的存儲單元列中的值，用備用行和備用列進行置換處理。
如上所述，BIST電路2000的構成因即使被測定半導體存儲器的存儲容量增大也能減小電路規(guī)模，故具有容易裝在半導體存儲器內的優(yōu)點。
再有，在上述說明中，是以備用行是2行、備用列是2列的情況為例進行說明的，但備用行和備用列的個數不限于此，例如，當備用行和備用列的個數增加時，只要與此對應地設置與增加的組合數對應的個數的置換判定部和與此對應的行地址存儲部和列地址存儲部即可。
進而，實施例1的構成是在半導體存儲器的內部設置BIST電路2000，本發(fā)明并不限于這種情況，例如，當該半導體存儲器與邏輯電路一起集成在1個芯片上時，也可以構成為設置用于進行該半導體存儲器的測試的BIST電路2000。
實施例2實施例1的構成是，BIST電路2000裝在半導體存儲器1000的內部，利用該BIST電路2000進行不良存儲單元的檢測和冗余分析。
實施例2示出這樣一種結構，BIST電路2000不是裝在半導體存儲器8000的內部，而是設在外部測試器中，在該測試器的控制下，進行半導體存儲器8000的測試和冗余分析。
圖8是表示實施例2的測試器4000的構成的概略方框圖。
即，在圖8所示實施例2的測試器4000中，取代圖20所示的測試器9000中的失效存儲器9030，設置實施例1的地址置換判定器3000，與此對應，將分析裝置9040置換為分析裝置9040，使分析處理變得容易。
其它的方面因與圖20所示的現(xiàn)有的測試器9000的構成一樣，故對同一部分附上同一符號，不重復說明。此外，半導體存儲器8000的構成除了沒有設置BIST電路2000之外，與實施例1的DRAM1000的構成相同，所以，對同一部分附上同一符號，不重復說明。
在測試工作中，測試器4000將地址信號RA0-13、CA0-8供給半導體存儲器8000，信號發(fā)生器9010將內部地址信號RA0-13、／RA0-13、CA0-8、／CA0-8供給地址置換判定器3000。
在寫入工作中，信號發(fā)生器9010將測試數據TD供給半導體存儲器8000在讀出工作中，比較器9020將從信號發(fā)生器9010來的期待值數據ED與從半導體存儲器8000讀出的數據RD進行比較，根據比較結果向地址置換判定器3000輸出通過／失效信號P／F。
若是上述構成，在實施例2的存儲器測試器4000中，與現(xiàn)有的存儲器測試器9000的失效存儲器9030比較，可以使用電路規(guī)模小的置換判定器3000進行失效存儲器的檢測和冗余分析。因此，具有即使被測定半導體存儲器的存儲容量增大、與容量增加對應的成本增加少的優(yōu)點。
實施例3實施例1的圖3所示的置換判定器3000的構成是，與第1置換判定部3000．1到第6置換判定部3000．6分別對應地設置各4組存儲單元列。
但是，從用圖6和圖7說明過的地址置換判定器3000的工作可知，存儲單元列MCR11、MCR12、～MCR61、MCR62以及存儲單元列MCC11、MCC12～MCC61、MCC62中的存儲單元列中存在幾個組，其存儲數據的變化與其它存儲單元列存儲的數據變化完全相同。
實施例3利用這樣的性質減少存儲單元列的個數，更縮小了電路規(guī)模，提供一種可與實施例1的地址置換判定器3000同樣地工作的地址置換判定器5000。
為了理解上述工作，下面，對情況1～情況6，分別詳細考察在進行置換處理的各步驟中存儲單元列的存儲信息是怎樣變化的。
圖9是用來說明情況1～情況6的各存儲單元列的狀態(tài)變化的系統(tǒng)圖。
在圖9中，在第i(i自然數，是1～6的任何一個值)的情況中，用Xij表示在第j(j自然數，是1～4的任何一個值)的置換處理步驟中進行的處理。在圖9中，當進行與備用行的置換時，用R代替X，當進行與備用列的置換時，用C代替X。
例如，在情況1中，因在步驟1進行與備用行的置換，故情況1的步驟1進行的處理是R11。對于其它情況和其它處理步驟也一樣。
如實施例1所說明的那樣，在依次檢測出不良存儲單元并向存儲單元列依次寫入內部地址信號的情況下，為了對尚未寫入內部地址的存儲單元列進行地址的寫入，必須滿足以下特征條件。
即，若注意與某個置換判定部對應的存儲單元列，當新檢測出具有與已存儲的不良存儲單元的行地址或列地址中的某一個相同的行地址或列地址的不良存儲單元時，不向存儲單元列寫入內部地址。相反，只有當檢測出與和已存儲的行地址或列地址中的某一個不同的地址對應的不良存儲單元時，才進入下一步的處理，向存儲單元列寫入內部地址信號。
這意味著若注意某個步驟的處理，則在該步驟中寫入了的地址信號在以后的步驟中不被改寫。即，若注意第j個步驟，則在第j個步驟之前，根據已檢測出哪個地址的不良存儲單元的情況，來決定到第j個為止的步驟中的處理，關于其后的處理，不受在第j個步驟之前已進行的處理(不良存儲單元的地址存儲處理)的影響。
換言之，在第j個步驟之前的步驟中，在備用行的置換和備用列的置換按相同的順序進行的情況之間，在各情況的與第j個步驟之前對應的存儲單元列中，因存儲數據按同一過程變化，故這些存儲單元列存儲完全相同的不良地址。
在圖9所示的例子中，情況1～情況3的任何一個在步驟1中都進行備用行的置換。因此，與情況1～情況3的步驟1、即R11～R31的處理對應的存儲單元列的存儲內容是存儲與以后的處理過程無關的完全相同的地址值。
情況4～情況6也一樣，與步驟1進行的處理C41～C61對應的存儲單元列的存儲內容是存儲與在此之后進行的處理過程無關的完全相同的地址值。
同樣，在步驟2中，與情況2和情況3的處理C22和C32對應的存儲單元列中保持的不良地址值與在此之后的處理無關，遵循完全相同的過程。
對于與情況4和情況5的步驟2的處理R42和R52對應的存儲單元列，情形完全一樣。
若考慮以上的方面，可以將與情況1～情況3的步驟1的處理R11～R31對應的存儲單元列作為共同的存儲單元列，將與情況4～情況6的步驟1的處理C41和C61對應的存儲單元列作為共同存儲單元列。
同樣，可以將與情況2和情況3的步驟2的處理C22和C32對應的存儲單元列作為共同存儲單元列使用。進而可以將與情況4和情況5的步驟2的處理對應的存儲單元列作為同一存儲單元列使用。
若將與處理R11～處理R31對應的存儲單元列作為R1、與處理C41～C61對應的存儲單元列作為C1，如圖9所示那樣進行分配，可知，作為行地址存儲部有R1～R9的9個存儲單元列就足夠了，作為列地址存儲部有C1～C9的9個存儲單元列就足夠了。
這些對應關系可歸納如下存儲單元列R1處理R11、R21、R31存儲單元列C1處理C41、C51、C61存儲單元列R2處理R12存儲單元列C2處理C22、C32存儲單元列R3處理R42、R52存儲單元列C3處理C62存儲單元列C4處理C13存儲單元列R4處理R23存儲單元列C5處理C33存儲單元列R5處理R43存儲單元列C6處理C53存儲單元列R6處理R63存儲單元列C7處理C14存儲單元列C8處理C24存儲單元列R7處理R34存儲單元列C9處理C44存儲單元列R8處理R54存儲單元列R9處理R64在實施例3中利用這樣的性質，可以削減實施例1中存儲單元列的個數。
圖10和圖11是表示實施例3的地址置換判定器5000的構成的圖，是與圖3所示的實施例1的地址置換判定器3000的構成進行對比的圖。
圖10示出地址置換判定器5000的左半平面的構成，圖11示出地址置換判定器5000的右半平面的構成。為方便起見，圖中示出，對于左半平面和右半平面對應的布線添加同一符號L1～L7，這些布線在圖10和圖11的邊界上連接。
如上所述，行地址存儲部中設置存儲單元列R1～R9，列地址存儲部中設置存儲單元列C1～C9。
從第1置換判定部3100．1、第2置換判定部3100．2和第3置換判定部3100．3來的輸出信號WEa供給0R電路5010，0R電路5010的輸出供給存儲單元列R1的寫入選擇線TWL，以便在情況1到情況3的步驟1的處理中能夠共同使用存儲單元列R1。
同樣，從第4置換判定部3100．4和第5置換判定部3100．5來的輸出信號WEb供給OR電路5020，OR電路5020的輸出供給存儲單元列R3的寫入選擇線TWL，以便能夠與情況4和情況5的處理R42、R52對應，共同使用存儲單元列R3。
此外，從第4置換判定部3100．4、第5置換判定部3100．5和第6置換判定部3100．6來的輸出信號WEa供給OR電路5030，OR電路5030的輸出供給存儲單元列C1的寫入選擇線TWL，以便在情況4到情況6的步驟1的處理中能夠共同使用存儲單元列C1。
同樣，從第2置換判定部3100．2和第3置換判定部3100．3來的輸出信號WEb供給OR電路5040，OR電路5040的輸出供給存儲單元列C2的寫入選擇線TWL，以便能夠與情況2和情況3的處理C22、C32對應，共同使用存儲單元列C2。
其他點因與實施例1的地址置換判定器3000的構成相同，故對于同一部分添加同一符號，不重復其說明。
通過采用上述構成，可以用較小的電路規(guī)模實現(xiàn)與實施例1的地址置換判定器3000相同的工作。
圖12和圖13是用來說明地址置換判定器5000的工作的時序圖。
在以下的說明中，說明按圖19所示的不良存儲單元DBM1～DBM8的順序檢測不良存儲單元的情況。
圖12中雖然沒有圖示，但在測試開始前，用來對所有觸發(fā)器進行清零工作的復位信號RST被激活。此外，假定在進行各一致判定工作之前，與信號φ對應，一致判定線MHL被預充電到高電平。
下面，說明第1置換判定部3100．1的工作和與其連接的存儲單元列R1、R2、C4、C7的工作。
第1置換判定部3100．1如上所述與按照備用行→備用行→備用列→備用列的順序置換已檢測出的不良存儲單元的處理對應。
參照圖12，在時刻t1，節(jié)點MVa、MVb、MVc、MVd的電平都是低電平，換言之，還沒有進行存儲單元列R1、R2、C4、C7的所有的值的寫入工作，所以，第1置換判定部3100．1的MS節(jié)點的電平(與圖12中的信號CS1-MS對應)便變成高電平。
在檢測不良存儲單元DBM1、信號P／F被激活(“H電平”)的時刻t2，對于存儲單元列R1的寫入選擇信號WEa變成高電平，向存儲單元列R1寫入不良存儲單元DBM1的行地址RF1。
其次，在檢測不良存儲單元DBM2時，節(jié)點MVa的電平與從與存儲單元列R1對應的觸發(fā)電路SFR1來的信號對應，變成高電平，但因存儲單元列R1中記錄的值與不良存儲單元DBM2的行地址不一致，故節(jié)點MHa的電平不是高電平。因此，第1置換判定部3100．1的MS節(jié)點變成高電平，與信號P／F在時刻t3成為高電平相對應，與存儲單元列R2對應的寫入選擇信號WEb變成高電平，向存儲單元列R2寫入不良存儲單元DBM2的行地址RF2。
其次，在檢測不良存儲單元DBM3時，因已記錄在存儲單元列R2中的行地址與不良存儲單元DBM3的行地址一致，故第1置換判定部3100．1的MS節(jié)點變成低電平。因此，與存儲單元列C4對應的寫入選擇信號WEc還是低電平，所以，不進行向存儲單元列C4的寫入。
檢測不良存儲單元DBM4時也一樣，因MS節(jié)點變成低電平，故不向存儲單元列C4寫入內部地址。
其次，參照圖13，在檢測不良存儲單元DBM5時的時刻t4，因已存儲在對應的存儲單元列中的內部行地址和內部列地址與不良存儲單元DBM5的內部地址都不一致，故向存儲單元列C4寫入不良存儲單元DBM5的內部列地址。
在檢測不良存儲單元DBM6和DBM7時，因已記錄在存儲單元列C4中的列地址與不良存儲單元DBM6和DBM7的列地址一致，故向存儲單元列C7的寫入選擇信號WEd不被激活，不向存儲單元列C7寫入內部地址。
在檢測不良存儲單元DBM8時的時刻t5，因不良存儲單元DBM8的列地址與已存儲在存儲單元列R1、R2、C4中的內部地址不一致，故向存儲單元列C7寫入不良存儲單元DBM8的列地址CF8。
在存儲器陣列中的所有不良存儲單元被檢測出的時刻(測試結束時)，在上述工作中，第1置換判定部3100．1的觸發(fā)電路3210的輸出信號CS1-RF的電平不被置位。
對于第2置換判定部3100．2～第6置換判定部3100．6，雖然與其連接的存儲單元列和進行行或列判定的順序與第1置換判定部3100．1不同，但其工作與第1置換判定部3100．1一樣。
只是，對于寫入各存儲單元列的地址和檢測出第8不良存儲單元DBM8時觸發(fā)電路3210的輸出是否被置位這兩點，因各置換判定部而異。
測試結束后，BIST控制部2010讀出與第1置換判定部3100．1到第6置換判定部3100．6的觸發(fā)電路3210的值對應的修復失效信號RF。存儲在存儲單元列中的值表示應置換的地址，上述存儲單元列是與第1置換判定部3100．1到第6置換判定部3100．6中的修復失效信號RF為低電平的置換判定部連接的、且保持著有效的值的存儲單元列，換言之，是節(jié)點MVa、MVb、MVc、MVd中的電平為高電平的存儲單元列。在以上說明的例子中，可以根據存儲在與第1置換判定部3100．1對應的存儲單元列中的地址或記錄在與第5置換判定部3100．5連接的存儲單元列中的值，用備用行和備用列進行置換處理。
如上所述，BIST電路的構成因即使被測定半導體存儲器的存儲容量增大也能減小電路規(guī)模，故具有容易裝在半導體存儲器內的優(yōu)點。
進而，實施例3的構成是在半導體存儲器的內部設置BIST電路，本發(fā)明并不限于這種情況，例如，當該半導體存儲器與邏輯電路一起集成在1個芯片上時，也可以設置用于進行該半導體存儲器的測試的BIST電路。
此外，在上述說明中，是以備用行是2行、備用列是2列的情況為例進行說明的，但備用行和備用列的個數不限于此，例如，當備用行和備用列的個數增加時，只要與此對應地設置與增加的組合數對應個數的置換判定部和與此對應的行地址存儲部和列地址存儲部即可。
作為一個例子，圖14示出備用行3行、備用列3列時的與圖9對應的系統(tǒng)圖。
因備用行是3行、備用列是3列，故置換步驟總共是6個步驟，進行置換處理的順序只存在(3+3)C3=20一種組合。
因此，若與實施例1的構成相同，置換判定部是20個，與其對應的存儲單元列是6×20=120個是必須的。
但是，若進行與實施例3同樣的處理，則如圖14那樣，可以將行地址存儲部的存儲單元列減少到R1～R34共34個，將列地址存儲部的存儲單元列減少到C1～C34共34個，合計64個。
一般說來，當備用行是m行、備用列是n列時，同樣可以減少存儲單元列的數量。
再有，在測試器中，可以使用地址置換判定器5000去代替實施例2的地址置換判定器3000。
實施例4圖15是表示實施例4的地址置換判定器6000的構成的概略方框圖。
地址置換判定器6000也可以代替實施例1的地址置換判定器3000來工作。以下，說明其構成。
再有，在測試器中，可以使用圖15所示的地址置換判定器6000去代替實施例2的地址置換判定器3000。
在圖15的地址置換判定器6000中，與備用行為2行、備用列為2列時進行半導體存儲器的分析的情況相當。
存儲單元列R1～R4和存儲單元列C1～C4分別具有與實施例3的存儲單元列R1～R9、存儲單元列C1～C9同樣的構成。
圖15中的觸發(fā)電路SFR1～SFR4、SFC1～SFC4分別具有與實施例3的觸發(fā)電路SFR1～SFR9、SFC1～SFC9同樣的構成。
圖16是表示圖15中的各C單元的構成的概略方框圖。圖15中的C單元如圖16所示，是具有與通常的SRAM同樣的構成的存儲單元。即，當字線CWL是高電平時，存取晶體管TA1和TA2變成導通狀態(tài)，把位線CBL的值和互補位線／CBL的值存儲在存儲元件BSE中。存儲元件BSE包含輸入節(jié)點和輸出節(jié)點相互連接的2個反相器INV1和INV2。
再參照圖15，C單元陣列將4行×512列的第1C單元陣列設在備用行一側，將4行×8192列的第2C單元陣列設在備用列一側。
第1列譯碼器6010根據比較器2060來的輸出信號P／F和其反轉輸出分別與由圖2所示的測試信號發(fā)生器2020生成的列地址信號CA0-8選擇的4行×512列(備用行一側)的第1C單元陣列的512組位線對CBL、／CBL中的1組連接。
第2列譯碼器6020根據比較器2060來的輸出信號P／F和其反轉輸出分別與由測試信號發(fā)生器2020生成的內部行地址信號RA0-13選擇的4行×8192列(備用列一側)的第2C單元陣列的8192組位線對CBL、／CBL中的1組連接。
地址置換判定器6000進而包括與存儲單元列R1～R4和第1C單元陣列對應地設置的行置換判定部6100．1；與存儲單元列C1～C4和第2C單元陣列對應地設置的列置換判定部6100．2；以及接收行置換判定部6100．1來的行修復失效信號RFR和列置換判定部6100．2來的列修復失效信號RFC生成修復失效信號RF的OR電路6030。
圖17是用來說明圖15所示的行置換判定部6100．1的構成的概略方框圖。列置換判定部6100．2的構成基本上也一樣。
行置換判定部6100．1包括接收通過／失效信號P／F和從列置換判定部6100．2來的失效信號MS的AND電路6101；存儲單元列R1的一致檢測線MHL和觸發(fā)電路SRF1的輸出與輸入節(jié)點連接的AND電路6102；存儲單元列R2的一致檢測線MHL和觸發(fā)電路SRF2的輸出與輸入節(jié)點連接的AND電路6104；存儲單元列R3的一致檢測線MHL和觸發(fā)電路SRF3的輸出與輸入節(jié)點連接的AND電路6106；存儲單元列R4的一致檢測線MHL和觸發(fā)電路SRF4的輸出與輸入節(jié)點連接的AND電路6108；和接收AND電路6102～6108的輸出并輸出信號MS的4輸入NOR電路6110。
以下，也分別用節(jié)點MHa、MHb、MHc、MHd表示行置換判定部6100．1的AND電路6102～6108的輸入節(jié)點中的與一致檢測線MHL連接的輸入節(jié)點，用節(jié)點MVa、MVb、MHVc、Md表示與觸發(fā)電路SFR1～SFR4的輸出連接的輸入節(jié)點。
行置換判定部6100．1進而包括接收節(jié)點MVa的電平反轉信號、節(jié)點MVb的電平反轉信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和AND電路6101的輸出信號并將這些信號的邏輯積作為供給存儲單元列R1的寫入選擇線TWL的寫入選擇信號WEa輸出的邏輯門6200；接收節(jié)點MVa的電平信號、節(jié)點MVb的電平反轉信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和AND電路6101的輸出信號并將這些信號的邏輯積作為供給存儲單元列R2的寫入選擇線TWL的寫入選擇信號WEb輸出的邏輯門6202；接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平反轉信號、節(jié)點MVd的電平反轉信號、信號MS和AND電路6101的輸出信號并將這些信號的邏輯積作為供給存儲單元列R3的寫入選擇線TWL的寫入選擇信號WEc輸出的邏輯門6204；以及接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平信號、節(jié)點MVd的電平反轉信號、信號MS和AND電路6101的輸出信號并將這些信號的邏輯積作為供給存儲單元列R4的寫入選擇線TWL的寫入選擇信號WEd輸出的邏輯門6206。
行置換判定部6100．1進而包括接收節(jié)點MVa的電平信號、節(jié)點MVb的電平信號、節(jié)點MVc的電平信號、節(jié)點MVd的電平信號、信號MS和AND電路6101的輸出信號并輸出這些信號的邏輯積的6輸入AND電路6208；和根據復位信號RST復位、根據AND電路3208的輸出置位并輸出行修復失效信號RFR(在列地址判定電路6100．2中是列修復失效信號RFC)的觸發(fā)電路6210。
行置換判定部6100．1進而包括接收AND電路6102的輸出信號和AND電路6101的輸出信號的AND電路6302；接收AND電路6104的輸出信號和AND電路6101的輸出信號的AND電路6304；接收AND電路6106的輸出信號和AND電路6101的輸出信號的AND電路6306；以及接收AND電路6108的輸出信號和AND電路6101的輸出信號的AND電路6308。
行置換判定部6100．1進而包括接收AND電路6302的輸出信號和信號WEa并輸出信號CEa的OR電路6312；接收AND電路6304的輸出信號和信號WEb并輸出信號CEb的OR電路6314；接收AND電路6306的輸出信號和信號WEc并輸出信號CEc的OR電路6316；以及接收AND電路6308的輸出信號和信號WEd并輸出信號CEd的OR電路6318。
信號CEa、CEb、CEc、CEd分別供給第1C單元陣列中的第1行～第4行的C單元的字線。
圖18A和圖18B是用來說明地址置換判定器6000的工作的時序圖。
雖然沒有圖示，有必要在測試開始前進行所有觸發(fā)器的清零工作。還有必要對所有的C單元寫入低電平的值。
測試開始，在檢測出不良存儲單元DBM1時，在時刻t1，當信號P／F變成高電平時，行置換判定部6100．1的信號WEa成為高電平，向存儲單元列R1寫入不良存儲單元DBM1(行地址RF1、列地址CF1)的行地址RF1。此外，行置換判定部6100．1的信號CEa(在圖18A和圖18B中，用信號R-MH-CEa表示)也成為高電平，向4行×512列的第1行的第CF1列的C單元寫入高電平的值。
此外，列置換判定部6100．2的信號WEa成為高電平，向存儲單元列C1寫入不良存儲單元DBM1的列地址CF1。此外，列置換判定部6100．2的信號CEa(在圖18A和圖18B中，用信號C-MH-CEa表示)也成為高電平，向4行×8192列的第1行的RF1列的C單元寫入高電平的值。
在檢測不良存儲單元DBM2(行地址RF2、列地址CF2)時也一樣、在時刻t2，信號P／F被激活，向存儲單元列R2寫入不良存儲單元DBM2的行地址RF2，向4行×512列(備用行一側)的第2行的CF2列的C單元寫入高電平的值。此外，向存儲單元列C2寫入不良存儲單元DBM2的列地址CF2，向4行×8192列(備用行一側)的第2行的RF2列的C單元寫入高電平的值。
在檢測不良存儲單元DBM3(行地址RF3、列地址CF3)時，因已存儲在存儲單元列R2中的行地址與不良存儲單元DBM3的行地址一致，故信號WEa、WEb、WEc、WEd全部是低電平，所以，不進行向存儲單元列R3的寫入。
此外，從行置換判定部6100．1來的信號MS變成低電平，因此，到列置換判定部6100．2的信號PFM成為低電平，不進行向存儲單元列C3的寫入。只是，因行置換判定部6100．1的信號CEb(在圖18A和圖18B中，用信號R-MH-CEb表示)變成高電平，故向4行×512列的第2行的CF3列的C單元寫入高電平的值。
檢測不良存儲單元DBM4時也一樣，雖不進行向存儲單元列R3、C3的寫入，但可以向4行×512列(備用行一側)的第2行的CF4的C單元寫入高電平的值。
檢測不良存儲單元DBM5(行地址RF5、列地址CF5)時也一樣，在時刻t3，信號P／F被激活，向存儲單元列R3寫入不良存儲單元DBM5的行地址RF5，向4行×512列(備用行一側)的第3行的CF5(=CF3)列的C單元寫入高電平的值。此外，向存儲單元列C3寫入不良存儲單元DBM5的列地址CF5，向4行×8192列(備用列一側)的第3行的RF5列的C單元寫入高電平的值。
在檢測不良存儲單元DBM6～DBM8時，進行與不良存儲單元DBM1～DBM3的任何一個相同的工作。
測試結束后，當被測定半導體存儲器可以修復時，BIST控制部2010從地址置換判定器6000讀出R1～4、C1～4、觸發(fā)電路的輸出值Q和C單元的值，由此可以知道所有不良存儲單元的地址。BIST控制部2010根據該不良存儲單元的地址判定被測定半導體存儲器是否可以修復，據此，可以對應該用備用行42、備用列52置換的地址進行編程。地址置換判定器6000因電路規(guī)模小故具有容易裝在半導體存儲器內部的優(yōu)點。
此外，當將地址置換判定器6000用于存儲器測試器時，在測試結束后，分析裝置4040可以將修復的地址送往修復裝置。
具有實施例4的地址置換判定器6000的存儲器測試器與現(xiàn)有的存儲器測試器的失效存儲器相比，電路規(guī)模小。因此，即使被測定半導體存儲器的存儲容量增大，因原來的電路規(guī)模小，故具有與容量增加對應地增加的成本少的優(yōu)點。
在實施例4中，以備用行是2行、備用列是2列的情況作為例子。與此對應，在圖15所示的構成中，為了存儲(2+2)個應置換的地址，在行一側必須有4個存儲單元列R1～R4，在列一側必須有4個存儲單元列C1～C4。但是，無論備用行和備用列的個數是多少，只要增加存儲單元列R1～R4、C1～C4的個數、行置換判定部6100．1和列置換判定部6100．2的端子數和C單元的個數，就可以與其對應。
此外，在半導體存儲器或具有半導體存儲器的裝置中，有用于其它方面的具有與TG單元或C單元同樣構成的存儲單元的裝置。例如，超高速緩沖存儲器和用于判定超高速緩沖存儲的成功／失效的標志存儲器等。當將實施例1～4的電路裝在這樣的裝置中時，可以使TG單元與標志存儲器共用，或者使C單元與超高速緩沖存儲器共用。
權利要求
1.一種半導體裝置，其特征在于，包括將用來分別保持存儲數據的多個存儲單元配置成行列狀的存儲單元陣列，上述存儲單元包括包含多個正規(guī)存儲單元的正規(guī)存儲單元陣列和包含多個備用存儲單元的備用存儲單元陣列；用來根據地址信號選擇上述存儲單元的存儲單元選擇電路；用來在與被選擇的上述存儲單元之間授受上述存儲數據的數據傳送電路；和檢測上述正規(guī)存儲單元中的不良存儲單元、決定用哪個上述備用存儲單元去置換的測試電路，上述測試電路包括信號生成電路、比較電路、地址存儲電路和判定電路。上述信號生成電路生成用來依次選擇上述存儲單元的上述地址信號，并生成在測試寫入工作中寫入已選出的上述存儲單元的測試數據和在測試讀出工作中應從上述存儲單元讀出的期待值數據，上述比較電路在上述測試讀出工作中將從上述已選擇的存儲單元來的存儲數據與上述期待值數據進行比較，上述地址存儲電路用來根據上述比較電路的比較結果存儲與不良存儲單元對應的不良地址，上述判定電路根據保持在地址存儲電路中的上述不良地址，判定用哪一個上述備用存儲單元去置換，上述地址存儲電路在依次檢測出的不良地址中有選擇地存儲與已經存儲的不良地址不同的不良地址。
2.從屬權利要求1的半導體裝置，其特征在于上述備用存儲單元陣列有m個(m是自然數)備用存儲單元行和n個(n是自然數)備用存儲單元列，上述判定電路包括多個置換判定部，該多個置換判定部分別與置換步驟的各種順序的組合形式對應地進行設置，在置換步驟中依次用上述m個備用存儲單元行和上述n個備用存儲單元列去置換包含上述不良存儲單元的正規(guī)存儲單元行和正規(guī)存儲單元列，上述地址存儲電路包括分別與上述多個置換判定部對應地設置的用來存儲上述不良地址中的m個不良行地址的m個存儲單元列和分別與上述多個置換判定部對應地設置的用來存儲上述不良地址中的n個不良列地址的n個存儲單元列，上述各置換判定部在檢測出不良存儲單元時按對應的步驟的順序激活對應的上述m個存儲單元列和上述n個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的上述不良行地址或上述不良列地址不同。
3.從屬權利要求2的半導體裝置，其特征在于上述m個存儲單元列分別具有接收上述信號發(fā)生電路生成的行地址信號的各位數據并進行與已存儲的位數據的比較的多個第1比較存儲單元；傳送上述第1比較存儲單元的比較結果的第1一致檢測線；和用來指示向上述第1比較存儲單元寫入上述位數據的第1寫入選擇線，上述n個存儲單元列分別具有接收上述信號發(fā)生電路生成的列地址信號的各位數據并進行與已存儲的位數據的比較的多個第2比較存儲單元；傳送上述第2比較存儲單元的比較結果的第2一致檢測線；和用來指示向上述第2比較存儲單元寫入上述位數據的第2寫入選擇線，上述置換判定部根據由上述第1和第2一致檢測線傳送來的比較結果，按照上述對應的步驟的順序，有選擇地激活上述第1和第2寫入選擇線。
4.從屬權利要求3的半導體裝置，其特征在于上述地址信號的位數據作為互補信號分別供給上述第1和第2比較存儲單元，上述存儲單元列分別包含對對應的一致檢測線進行預充電的預充電電路，上述各第1和第2比較存儲單元包括具有第1和第2輸入節(jié)點、用來互補地存儲對應的位數據的雙穩(wěn)定元件；根據上述第1或第2寫入選擇線中的對應的一方的激活將上述雙穩(wěn)定元件的第1輸入節(jié)點和上述互補信號的一方耦合的第1存取晶體管；根據上述第1或第2寫入選擇線中的上述對應的一方的激活將上述雙穩(wěn)定元件的第2輸入節(jié)點和上述互補信號的另一方耦合的第2存取晶體管；根據上述互補信號的一方和上述第2輸入節(jié)點的電位電平使上述對應的一致檢測線放電的第1放電電路；和根據上述互補信號的另一方和上述第1輸入節(jié)點的電位電平使上述對應的一致檢測線放電的第2放電電路。
5.從屬權利要求3的半導體裝置，其特征在于上述m個存儲單元列進而分別具有存儲上述第1寫入選擇線中對應的第1寫入選擇線已被激活的情況的第1更新信息存儲電路，上述n個存儲單元列進而分別具有存儲上述第2寫入選擇線中對應的第2寫入選擇線已被激活的情況的第2更新信息存儲電路，上述各置換判定部包括根據從上述第1和第2更新信息存儲電路來的信息和由上述第1和第2一致檢測線傳送來的比較結果，判定已存儲的不良地址和新檢測出的不良地址是否一致的一致判定電路；根據上述一致判定電路的判定結果和從上述第1和第2更新信息存儲電路來的信息并按照上述對應的步驟的順序，有選擇地激活上述第1和第2寫入選擇線的寫入選擇電路；以及在檢測出應該用上述m個備用存儲單元行和上述n個備用存儲單元列去置換的不良地址后，進而根據是否檢測出新的不良地址來判定補救的可能性的補救判定電路。
6.從屬權利要求1的半導體裝置，其特征在于上述備用存儲單元陣列具有m個(m自然數)個備用存儲單元行和n個(n自然數)個備用存儲單元列，上述判定電路包括多個置換判定部，該多個置換判定部分別與置換步驟的各種順序組合形式對應地進行設置，在置換步驟中依次用上述m個備用存儲單元行和上述n個備用存儲單元列去置換包含上述不良存儲單元的正規(guī)存儲單元行或正規(guī)存儲單元列，上述地址存儲電路包括對依次置換的步驟中的上述每個第i個(i自然數，1≤i≤m+n)步驟設置的多個存儲單元列，上述多個存儲單元列是與上述多個置換判定部中的第i個步驟之前的上述備用存儲單元行和上述備用存儲單元列的置換順序相同的置換判定部的組對應地設置的，上述各置換判定部在檢測出不良存儲單元時按對應步驟的順序激活對應的上述多個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的上述不良行地址或上述不良列地址不同。
7.從屬權利要求6的半導體裝置，其特征在于與上述多個存儲單元列中的上述備用存儲單元行的置換對應的存儲單元列分別具有接收上述信號發(fā)生電路生成的行地址信號的各位數據并進行與已存儲的位數據的比較的多個第1比較存儲單元；傳送上述第1比較存儲單元的比較結果的第1一致檢測線；和用來指示向上述第1比較存儲單元寫入上述位數據的第1寫入選擇線，與上述多個存儲單元列中的上述備用存儲單元列的置換對應的存儲單元列分別具有接收上述信號發(fā)生電路生成的列地址信號的各位數據并進行與已存儲的位數據的比較的多個第2比較存儲單元；傳送上述第2比較存儲單元的比較結果的第2一致檢測線；和用來指示向上述第2比較存儲單元寫入上述位數據的第2寫入選擇線，上述置換判定部根據由上述第1和第2一致檢測線傳送來的比較結果，按照上述對應的步驟順序，有選擇地激活上述第1和第2寫入選擇線。
8.從屬權利要求7的半導體裝置，其特征在于上述地址信號的位數據作為互補信號分別供給上述第1和第2比較存儲單元，上述存儲單元列分別包含對對應的一致檢測線的電平進行預充電的預充電電路，上述各第1和第2比較存儲單元包括具有第1和第2輸入節(jié)點、用來互補地存儲對應的位數據的雙穩(wěn)定元件；根據上述第1或第2寫入選擇線中的對應的一方的激活將上述雙穩(wěn)定元件的第1輸入節(jié)點和上述互補信號的一方耦合的第1存取晶體管；根據上述第1或第2寫入選擇線中的上述對應的一方的激活將上述雙穩(wěn)定元件的第2輸入節(jié)點和上述互補信號的另一方耦合的第2存取晶體管；根據上述互補信號的一方和上述第2輸入節(jié)點的電位電平使上述對應的一致檢測線放電的第1放電電路；和根據上述互補信號的另一方和上述第1輸入節(jié)點的電位電平使上述對應的一致檢測線放電的第2放電電路。
9.從屬權利要求7的半導體裝置，其特征在于與上述多個存儲單元列中的上述備用存儲單元行的置換對應的各存儲單元列進而分別具有存儲上述第1寫入選擇線中對應的第1寫入選擇線已被激活的情況的第1更新信息存儲電路，與上述多個存儲單元列中的上述備用存儲單元列的置換對應的各存儲單元列進而分別具有存儲上述第2寫入選擇線中對應的第2寫入選擇線已被激活的情況的第2更新信息存儲電路，上述各置換判定部包括根據從上述第1和第2更新信息存儲電路來的信息和由上述第1和第2一致檢測線傳送來的比較結果，判定已存儲的不良地址和新檢測出的不良地址是否一致的一致判定電路；根據上述一致判定電路的判定結果和從上述第1和第2更新信息存儲電路來的信息并按照上述對應的步驟的順序，有選擇地激活上述第1和第2寫入選擇線的寫入選擇電路；以及在檢測出應該用上述m個備用存儲單元行和上述n個備用存儲單元列去置換的不良地址后，進而根據是否檢測出新的不良地址來判定補救的可能性的補救判定電路。
10.從屬權利要求1的半導體裝置，其特征在于上述備用存儲單元陣列具有m個(m自然數)備用存儲單元行和n個(n自然數)備用存儲單元列，上述地址存儲電路包括用來存儲(m+n)個不良行地址的(m+n)個第1存儲單元列和分別與上述第1存儲單元列對應地設置的用來存儲(m+n)個不良列地址的(m+n)個第2存儲單元列，上述判定電路在檢測出不良存儲單元時將上述新檢測出的不良地址存儲在上述第1和第2存儲單元列的下一組中，上述不良存儲單元至少在行地址或列地址的某一方與已經存儲在上述第1和第2存儲單元列中的上述不良行地址或上述不良列地址不同。
11.從屬權利要求10的半導體裝置，其特征在于上述地址存儲電路包括與上述(m+n)個第1存儲單元列分別對應地設置的(m+n)個第3存儲單元列和與上述(m+n)個第2存儲單元列分別對應地設置的(m+n)個第4存儲單元列，上述判定電路將與具有與保持在上述各第1存儲單元列中的不良行地址相同的行地址的不良地址的不良列地址對應的數據存儲在上述第3存儲單元中的對應的第3存儲單元列中，將與具有與保持在上述各第2存儲單元列中的不良行地址相同的行地址的不良地址的不良列地址對應的數據存儲在上述第4存儲單元中的對應的第3存儲單元列中。
12.從屬權利要求10的半導體裝置，其特征在于上述判定電路包括與上述第1存儲單元列對應地設置的行置換判定部和與上述第2存儲單元列對應地設置的列置換判定部，上述各第1存儲單元列分別具有接收上述信號發(fā)生電路生成的行地址信號的各位數據并進行與已存儲的位數據的比較的多個第1比較存儲單元；傳送上述第1比較存儲單元的比較結果的第1一致檢測線；和用來指示向上述第1比較存儲單元寫入上述位數據的第1寫入選擇線，上述各第2存儲單元列分別具有接收上述信號發(fā)生電路生成的列地址信號的各位數據并進行與已存儲的位數據的比較的多個第2比較存儲單元；傳送上述第2比較存儲單元的比較結果的第2一致檢測線；和用來指示向上述第2比較存儲單元寫入上述位數據的第2寫入選擇線，上述行置換判定部根據由上述第1一致檢測線傳送來的比較結果和上述列置換判定部的一致檢測結果，依次激活上述第1寫入選擇線，上述列置換判定部根據由上述第2一致檢測線傳送來的比較結果和上述行置換判定部的一致檢測結果，依次激活上述第2寫入選擇線。
13.一種具有包含正規(guī)存儲單元陣列和m個(m自然數)備用存儲單元行以及n個(n自然數)備用存儲單元列的存儲單元陣列的半導體裝置的試驗裝置，其特征在于包括信號生成裝置、比較器、地址存儲電路和判定電路，上述信號生成裝置生成用來依次選擇上述半導體存儲器的存儲單元的地址信號，并生成在測試寫入工作中寫入已選出的上述存儲單元的測試數據和在測試讀出工作中應從上述存儲單元讀出的期待值數據，上述比較器在上述測試讀出工作中將從上述已選擇的存儲單元來的存儲數據與上述期待值數據進行比較，上述地址存儲電路根據上述比較器的比較結果存儲與不良存儲單元對應的不良地址，上述判定電路根據保持在上述地址存儲電路中的上述不良地址，判定用上述哪一個備用存儲單元去置換，上述地址存儲電路有選擇地存儲在依次檢測出的不良地址中與已經存儲的不良地址不同的不良地址。
14.從屬權利要求13的半導體裝置的試驗裝置，其特征在于上述判定電路包括多個置換判定部，該多個置換判定部分別與置換的步驟的各種順序組合形式對應地進行設置，在置換步驟中依次用上述m個備用存儲單元行和上述n個備用存儲單元列去置換包含上述不良存儲單元的正規(guī)存儲單元行或正規(guī)存儲單元列，上述地址存儲電路包括分別與上述多個置換判定部對應地設置的、用來存儲上述不良地址中的m個不良地址的m個存儲單元列；和分別與上述多個置換判定部對應地設置的、用來存儲上述不良地址中的n個不良地址的n個存儲單元列，上述各置換判定部在檢測出不良存儲單元時按對應的步驟的順序激活對應的上述m個存儲單元列和上述n個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的上述不良行地址或上述不良列地址不同。
15.從屬權利要求13的半導體裝置的試驗裝置，其特征在于上述判定電路包括多個置換判定部，該多個置換判定部分別與置換的步驟的各種順序組合形式對應進行設置，在置換步驟中依次用上述m個備用存儲單元行和上述n個備用存儲單元列去置換包含上述不良存儲單元的正規(guī)存儲單元行或正規(guī)存儲單元列，上述地址存儲電路包括對順序置換步驟中的上述每個第i(i自然數，1≤i≤m+n)步驟設置的多個存儲單元列，上述多個存儲單元列是與上述多個置換判定部中的第i個步驟之前的上述備用存儲單元行和上述備用存儲單元列的置換順序相同的置換判定部的組對應地設置的，上述各置換判定部在檢測出不良存儲單元時按對應的步驟的順序激活對應的上述多個存儲單元列，上述不良存儲單元至少在行地址或列地址的某一方與已存儲的上述不良行地址或上述不良列地址不同。
全文摘要
在根據內部地址信號向存儲單元陣列寫入數據之后,在讀出工作中,將從各存儲單元讀出的數據與期待值數據進行比較。當設置2行備用行、2列備用列時,對于按順序置換存儲單元行和存儲單元列的6個順序分別設置置換判定部。只有當發(fā)現(xiàn)了其地址與已存儲的不良存儲單元的行或列地址中至少一方不同的不良存儲單元時,才對與各置換判定部對應地設置的4組存儲單元列寫入不良地址。
文檔編號H01L27/04GK1278647SQ0011861
公開日2001年1月3日 申請日期2000年6月16日 優(yōu)先權日1999年6月18日
發(fā)明者河越知也 申請人:三菱電機株式會社