具有多通道接口的存儲(chǔ)系統(tǒng)及其操作方法
【專利摘要】一種包括存儲(chǔ)器控制器的存儲(chǔ)系統(tǒng)，該存儲(chǔ)器控制器具有經(jīng)由通道連接存儲(chǔ)器組的通道接口。每個(gè)通道接口與從輸入時(shí)鐘得出的從時(shí)鐘同步地傳遞控制、地址和/或數(shù)據(jù)(CAD)信號(hào)到經(jīng)通道連接的存儲(chǔ)器組。通過通道接口的應(yīng)用唯一地生成的各種從時(shí)鐘指定相位/頻率調(diào)制或者時(shí)間延遲，以使得相應(yīng)的CAD信號(hào)特征為偏斜的轉(zhuǎn)換定時(shí)。
【專利說明】具有多通道接口的存儲(chǔ)系統(tǒng)及其操作方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求在2015年4月7日提交的10-2015-0049074號(hào)韓國專利申請(qǐng)的優(yōu)先權(quán)，其公開通過引用的方式全部并入此處。
技術(shù)領(lǐng)域
[0003]本發(fā)明構(gòu)思涉及存儲(chǔ)系統(tǒng)以及操作存儲(chǔ)系統(tǒng)的方法。更具體來說，本發(fā)明構(gòu)思涉及提供提高的操作可靠性以及操作這樣的存儲(chǔ)系統(tǒng)的方法。
【背景技術(shù)】
[0004]當(dāng)代的存儲(chǔ)系統(tǒng)所需的數(shù)據(jù)輸入與輸出(I/O)速度隨著時(shí)間提高。作為提高的數(shù)據(jù)I/o速度的結(jié)果，數(shù)據(jù)誤差的發(fā)生也增加了。例如，隨著數(shù)據(jù)I/O速度提高，符號(hào)間干擾
(ISI)以及電源噪聲傾向于增加作為由組成的存儲(chǔ)系統(tǒng)執(zhí)行的讀/寫操作的結(jié)果而出現(xiàn)的、未檢測(cè)到的和/或錯(cuò)誤地檢測(cè)到的數(shù)據(jù)位的數(shù)目。

【發(fā)明內(nèi)容】

[0005]本發(fā)明構(gòu)思提供對(duì)數(shù)據(jù)誤差具有較好免疫力的存儲(chǔ)系統(tǒng)。也就是說，本發(fā)明構(gòu)思提供能夠以提高的可靠性來運(yùn)行讀/寫操作的存儲(chǔ)系統(tǒng)。本發(fā)明構(gòu)思還提供操作存儲(chǔ)系統(tǒng)以使得較少數(shù)據(jù)誤差生成的方法。
[0006]根據(jù)本發(fā)明構(gòu)思的一方面，提供一種存儲(chǔ)系統(tǒng)，包括:存儲(chǔ)器控制器，包括包含第一通道接口和第二通道接口的多個(gè)通道接口 ；多個(gè)存儲(chǔ)器，包括第一存儲(chǔ)器組和第二存儲(chǔ)器組;多個(gè)通道，包括連接到第一存儲(chǔ)器組的第一通道和連接到第二存儲(chǔ)器組的第二通道；以及布置在存儲(chǔ)器控制器中的多個(gè)通道接口，包括第一通道接口和第二通道接口，其中，第一通道接口與第一從時(shí)鐘同步地經(jīng)由第一通道傳遞第一信號(hào)至第一存儲(chǔ)器組，并且第二通道接口與具有不同于第一從時(shí)鐘的相位的第二從時(shí)鐘同步地經(jīng)由第二通道傳遞第二信號(hào)至第二存儲(chǔ)器組，以及第一從時(shí)鐘從第一輸入時(shí)鐘得出并且第二從時(shí)鐘從第二輸入時(shí)鐘得出。
[0007]根據(jù)本發(fā)明構(gòu)思的一方面，提供一種存儲(chǔ)系統(tǒng)，包括:存儲(chǔ)器控制器，包括包含第一通道接口和第二通道接口的多個(gè)通道接口 ；多個(gè)存儲(chǔ)器，包括第一存儲(chǔ)器組和第二存儲(chǔ)器組;多個(gè)通道，包括連接到第一存儲(chǔ)器組的第一通道和連接到第二存儲(chǔ)器組的第二通道；以及布置在存儲(chǔ)器控制器中的多個(gè)通道接口，包括第一通道接口和第二通道接口。第一通道接口包括:第一時(shí)鐘調(diào)制器，接收第一輸入時(shí)鐘并且應(yīng)用第一調(diào)制到第一輸入時(shí)鐘以便生成第一從時(shí)鐘;第一先進(jìn)先出(FIFO)緩存器，接收并且存儲(chǔ)第一控制、地址和數(shù)據(jù)(CAD)信號(hào)中的至少一個(gè)；以及第一發(fā)送器/接收器(Tx/Rx)，從所述FIFO緩存器接收第一CAD信號(hào)并且響應(yīng)于第一從時(shí)鐘經(jīng)由第一通道同步地控制第一 CAD信號(hào)到第一存儲(chǔ)器組的通信。第二通道接口包括:第二時(shí)鐘調(diào)制器，接收第二輸入時(shí)鐘并且應(yīng)用第二調(diào)制到第二輸入時(shí)鐘以便生成不同于第一從時(shí)鐘的第二從時(shí)鐘;第二 FIFO緩存器，接收并且存儲(chǔ)第二 CAD信號(hào)中的至少一個(gè)；以及第二Tx/Rx，從第二FIFO緩存器接收第二CAD信號(hào)并且響應(yīng)于第二從時(shí)鐘經(jīng)由第二通道同步地控制第二 CAD信號(hào)到第二存儲(chǔ)器組的通信。
[0008]根據(jù)本發(fā)明構(gòu)思的一方面，提供一種固態(tài)硬盤(SSD)，包括:多個(gè)閃速存儲(chǔ)器組，分別經(jīng)由多個(gè)通道中的相應(yīng)一個(gè)連接到布置在SSD控制器中的多個(gè)通道接口中的一個(gè)，其中，所述多個(gè)通道接口中的每一個(gè)被配置為接收輸入時(shí)鐘，從輸入時(shí)鐘生成從時(shí)鐘，并且響應(yīng)于從時(shí)鐘將控制、地址和數(shù)據(jù)(CAD)信號(hào)中的至少一個(gè)從所述SSD控制器同步地傳遞到經(jīng)由相應(yīng)通道連接的閃速存儲(chǔ)器組。
【附圖說明】
[0009]本發(fā)明構(gòu)思的示范性實(shí)施例將從以下結(jié)合附圖的具體實(shí)施例中更加清楚地理解，附圖中:
[0010]圖1是示出根據(jù)發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)系統(tǒng)的框圖；
[0011]圖2是以一個(gè)例子進(jìn)一步示出在圖1中所示的多個(gè)存儲(chǔ)器的框圖；
[0012]圖3是以一個(gè)例子進(jìn)一步示出圖1中的存儲(chǔ)器控制器的框圖；
[0013]圖4是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的從時(shí)鐘的例子的時(shí)序圖；
[0014]圖5是示出參考圖4的例子的同時(shí)的從時(shí)鐘的比較例子的時(shí)序圖；
[0015]圖6、圖7、圖8和圖9是不同地示出根據(jù)本發(fā)明構(gòu)思的不同的實(shí)施例的、圖1的存儲(chǔ)器控制器的相應(yīng)框圖；
[0016]圖10是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、在圖6、圖7、圖8和圖9的一個(gè)示范性第一通道接口的框圖；
[0017]圖11是示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖1的存儲(chǔ)器控制器的框圖；
[0018]圖12和圖13是根據(jù)本發(fā)明構(gòu)思的一個(gè)或多個(gè)實(shí)施例的從時(shí)鐘的例子的時(shí)序圖；
[0019]圖14是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)器控制器的框圖；
[0020]圖15是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的從時(shí)鐘的信號(hào)時(shí)序圖；
[0021 ]圖16和圖17是不出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、從時(shí)鐘的各種例子的相應(yīng)的信號(hào)時(shí)序圖；
[0022]圖18是概述根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、生成從時(shí)鐘的方法的流程圖；
[0023]圖19是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的從時(shí)鐘的信號(hào)時(shí)序圖；
[0024]圖20是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖1的存儲(chǔ)器控制器的框圖；
[0025]圖21是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖20的第一時(shí)鐘調(diào)制器的框圖；
[0026]圖22是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的從時(shí)鐘的信號(hào)時(shí)序圖；
[0027]圖23、圖24、圖25是不同地示出根據(jù)本發(fā)明構(gòu)思的不同實(shí)施例的、圖1的存儲(chǔ)器控制器的相應(yīng)框圖；
[0028]圖26是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括非易失性存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)的框圖。
【具體實(shí)施方式】
[0029]在下文中，將參照附圖描述本發(fā)明構(gòu)思的一個(gè)或多個(gè)實(shí)施例。貫穿附圖和所寫的描述，同樣的參考標(biāo)記和標(biāo)簽用于代表同樣的或者相似的元件。如這里所使用的，術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)聯(lián)的所列項(xiàng)中任意一個(gè)或全部組合。當(dāng)在元件列表之前諸如“至少一個(gè)”這樣的表達(dá)，修改整個(gè)元件列表而不修改列表中單個(gè)元件。
[0030]圖1是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)系統(tǒng)100的框圖。參照?qǐng)D1，存儲(chǔ)系統(tǒng)100通常包括多個(gè)存儲(chǔ)器120和經(jīng)由多個(gè)通道(例如，通道CHl、CH2...至CHx-此后，集中稱為通道CHl至CHx)連接到多個(gè)存儲(chǔ)器120的存儲(chǔ)器控制器140。在所示出的圖1的實(shí)施例中，多個(gè)存儲(chǔ)器120中的每一個(gè)都分別連接到多個(gè)通道CHl至CHx中的一個(gè)。但是，在本發(fā)明構(gòu)思的不同實(shí)施例中，多個(gè)存儲(chǔ)器120中的兩個(gè)(2)或更多存儲(chǔ)器可以連接到單個(gè)通道或者共同連接到多個(gè)通道。在下文中，共同連接到相同通道的存儲(chǔ)器可以稱為“存儲(chǔ)器組”。這里，多個(gè)存儲(chǔ)器120可以包括相似或者不同的類型、操作特性、外觀要素、數(shù)據(jù)存儲(chǔ)容量等等的存儲(chǔ)器。
[0031]圖2是以一個(gè)例子進(jìn)一步示出圖1的多個(gè)存儲(chǔ)器120的框圖。參照?qǐng)D2，多個(gè)存儲(chǔ)器120中的每一個(gè)可以包括一個(gè)或多個(gè)閃速存儲(chǔ)器芯片(例如，NAND型閃速存儲(chǔ)器、NOR型閃速存儲(chǔ)器、單電平閃速存儲(chǔ)器單元(SLC)，多電平存儲(chǔ)單元(MLC)等等，它們以閃速存儲(chǔ)器組共同連接到多個(gè)通道CHl至CHx中的一個(gè)。連接到相應(yīng)通道的每個(gè)閃速存儲(chǔ)器組中的閃速存儲(chǔ)器芯片可以彼此獨(dú)立地被控制(即，被操作或者驅(qū)動(dòng))。例如，連接到第一通道CHl的第一閃速存儲(chǔ)器組120_1(例如，包括閃速存儲(chǔ)器芯片11至閃速存儲(chǔ)器芯片Iy)，與連接到第二通道CH2的第二閃速存儲(chǔ)器組120_2 (例如，包括閃速存儲(chǔ)器芯片21至閃速存儲(chǔ)器芯片2y)，可以獨(dú)立地操作。
[0032]在本發(fā)明構(gòu)思的特定實(shí)施例中，包括圖2中所示的多個(gè)存儲(chǔ)器120的、圖1的存儲(chǔ)系統(tǒng)100可以形成為固態(tài)硬盤(Solid State Drive,SSD)。圖2示出一個(gè)例子，其中多個(gè)存儲(chǔ)器120中的所有存儲(chǔ)器都是閃速存儲(chǔ)器芯片。但是，本領(lǐng)域技術(shù)人員將理解的是，不必要總是這樣的情況，并且本發(fā)明構(gòu)思的范圍延伸到許多存儲(chǔ)器類型和/或其組合。例如，多個(gè)存儲(chǔ)器120可以包括一種或多種類型的易失性存儲(chǔ)器和/或一種或多種類型的非易失性存儲(chǔ)器。圖2中的閃速存儲(chǔ)器的選擇僅僅是示范性的。
[0033]參照回圖1，存儲(chǔ)器控制器140包括多個(gè)通道接口142。多個(gè)通道接口 142中的每個(gè)通道接□可以電連接(此后，為了簡潔起見稱為“連接”)到多個(gè)通道CHl至CHx中的一個(gè)。例如，第一閃速存儲(chǔ)器組120_1與第一通道接口 142_1連接到第一通道CHl，并且第二閃速存儲(chǔ)器組120_2與第二通道接口 142_2連接到第二通道CH2，等等。
[0034]多個(gè)通道接口142中的至少一個(gè)可以用來“調(diào)制”(即，改變，變化或者修改)輸入時(shí)鐘CLKi，并且經(jīng)由相應(yīng)通道同步地(相對(duì)于輸入時(shí)鐘CLKi)發(fā)送信號(hào)到多個(gè)存儲(chǔ)器120中的一個(gè)或多個(gè)存儲(chǔ)器和/或從多個(gè)存儲(chǔ)器120中的一個(gè)或多個(gè)存儲(chǔ)器接收信號(hào)。例如，第一通道接口 142_1可以用來調(diào)制第一輸入時(shí)鐘CLKi I以便經(jīng)由與經(jīng)調(diào)制的第一輸入時(shí)鐘CLKi I相關(guān)的第一通道CHl同步地發(fā)送信號(hào)、命令和/或數(shù)據(jù)到第一組存儲(chǔ)器120_1。在本上下文中，術(shù)語“同步”可以被理解為根據(jù)給定同步信號(hào)(例如，時(shí)鐘信號(hào)、參考信號(hào)或者控制信號(hào))中的(多個(gè))變換(例如，上升沿和/或下降沿)控制各種信號(hào)的發(fā)送(或者接收)。
[0035]例如，在本發(fā)明構(gòu)思的特定實(shí)施例中，同步信號(hào)可以是讀使能(RE)信號(hào)或者寫使能(WE)信號(hào)。被同步發(fā)送和/或接收的數(shù)據(jù)可以包括讀命令、寫或者編程命令、讀數(shù)據(jù)、寫數(shù)據(jù)、讀地址、寫地址等等一一此后，單獨(dú)地或者集中地稱為命令/地址/數(shù)據(jù)或者“(多個(gè))CAD信號(hào)”。因此，如本領(lǐng)域技術(shù)人員將理解的那樣，不同的同步信號(hào)可以用來同步(多個(gè))CAD信號(hào)的發(fā)送和/或接收(此后，稱作“發(fā)送/接收”)。
[0036]像如上所述的第一通道接口142_1那樣，第二通道接口 142_2可以用來調(diào)制第二輸入時(shí)鐘CLKi2，以便經(jīng)由與經(jīng)調(diào)制的第二輸入時(shí)鐘CLKi2相關(guān)的第二通道CH2，同步地發(fā)送(多個(gè))CAD信號(hào)到第二組存儲(chǔ)器120_2/從第二組存儲(chǔ)器120_2接收(多個(gè))CAD信號(hào)，等等。
[0037]輸入時(shí)鐘CLKi可以相對(duì)于存儲(chǔ)器控制器140被外部地提供和/或被內(nèi)部地生成。各個(gè)輸入時(shí)鐘CLKi可以是本質(zhì)上相似或者完全互不相同(例如，頻率、幅值、占空比周期等等)。例如，分別應(yīng)用于通道接口 142的各種輸入時(shí)鐘CLKi可以根據(jù)主時(shí)鐘MCLK類似地定義，這里參考圖3闡述其中一個(gè)例子。在本發(fā)明構(gòu)思的特定實(shí)施例中，輸入時(shí)鐘CLKi中的一個(gè)可以被指定為主時(shí)鐘MCLK，并且所有其它輸入時(shí)鐘CLKi可以由其得出(例如，通過選擇性地并且唯一地延遲主時(shí)鐘MCLK)。
[0038]多個(gè)通道接口142可以分別用于控制(或者“設(shè)置”)經(jīng)由通道CHl至CHx中的一個(gè)或多個(gè)正在被“傳遞”(即，被發(fā)送和/或接收，或者另外表達(dá)為被輸入和/或輸出)的一個(gè)或多個(gè)CAD信號(hào)的轉(zhuǎn)移時(shí)間點(diǎn)或者傳輸速度。也就是說，(多個(gè))轉(zhuǎn)移時(shí)間和/或(多個(gè))傳輸速度的(多個(gè))各自的設(shè)置可以通過不同地調(diào)制輸入時(shí)鐘CLKi的各個(gè)相位以定義不同的輸入時(shí)鐘頻率來實(shí)現(xiàn)。例如，在圖1的存儲(chǔ)系統(tǒng)100中，多個(gè)通道接口 142當(dāng)中至少兩個(gè)通道接口可以不同地調(diào)制被共同提供的輸入時(shí)鐘CLKi為具有不同相位以便為正在經(jīng)由通道CHl至CHx中的相應(yīng)一個(gè)被傳遞的(多個(gè))CAD信號(hào)設(shè)置不同的傳遞時(shí)間。因此，在本發(fā)明構(gòu)思的特定實(shí)施例中，存儲(chǔ)系統(tǒng)100將包括多個(gè)通道接口 142當(dāng)中的至少一個(gè)通道接口，其響應(yīng)于一個(gè)或多個(gè)環(huán)境因素將其相應(yīng)輸入時(shí)鐘CLKi從一個(gè)時(shí)間段不同地調(diào)制到另一時(shí)間段以便控制正在通過至少一個(gè)通道傳遞的(多個(gè))CAD信號(hào)的傳輸速度。因?yàn)檫@些能力，所以根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)系統(tǒng)可以顯著地降低符號(hào)間干擾(ISI)、電源噪聲干擾效應(yīng)和/或電磁干擾(EMI)效應(yīng)。結(jié)果，根據(jù)本發(fā)明構(gòu)思設(shè)計(jì)并且操作的存儲(chǔ)系統(tǒng)可以在各種環(huán)境條件和應(yīng)用下，在保持可接受的錯(cuò)誤數(shù)據(jù)率的同時(shí)較快速地傳遞數(shù)據(jù)。
[0039]圖3是以一個(gè)例子進(jìn)一步示出圖1的存儲(chǔ)器控制器140的框圖。參照?qǐng)D1與圖3，存儲(chǔ)器控制器140包括多個(gè)通道接口 142和主時(shí)鐘發(fā)生器144。多個(gè)通道接口 142中的每一個(gè)接收由主時(shí)鐘發(fā)生器144生成的主時(shí)鐘MCLK作為輸入時(shí)鐘CLKi。這里，主時(shí)鐘MCLK是控制(多個(gè))CAD信號(hào)去到/來自多個(gè)存儲(chǔ)器120的同步通信的時(shí)鐘信號(hào)。例如，第一通道接口 142」接收主時(shí)鐘MCLK作為第一輸入時(shí)鐘CLKi I，第二通道接口 142_2接收主時(shí)鐘MCLK作為第二輸入時(shí)鐘CLKi2，等等。
[0040]多個(gè)通道接口142可以分別包括時(shí)鐘調(diào)制器142_11至142_xl，它們被分別用于調(diào)制所施加的主時(shí)鐘MCLK。也就是說，在圖3示出的實(shí)施例中，輸入時(shí)鐘信號(hào)CLKi I至CLKix被分別變換為從時(shí)鐘CLKsl至CLKsx。相應(yīng)發(fā)送器/接收器(Tx/Rx)142_12至142_x2用于經(jīng)由通過與從時(shí)鐘CLKsl至CLKsx中的相應(yīng)一個(gè)相關(guān)的各自的通道接口 142連接的、各自的信道CHl到CHx同步地傳遞(多個(gè))CAD信號(hào)。例如，第一通道接口 142_1包括接收主時(shí)鐘MCLK作為第一輸入時(shí)鐘CLKil并且調(diào)制輸入時(shí)鐘CLKil以提供第一從時(shí)鐘CLKsl的第一時(shí)鐘調(diào)制器142_
11。第一通道接口 142_1還包括經(jīng)由與第一從時(shí)鐘CLKsl相關(guān)的(S卩，在其控制下的)第一通道CHl同步地傳遞(多個(gè))第一CAD信號(hào)的第一Tx/Rx 142_12。其它通道接口、Tx/Rx單元、通道和從時(shí)鐘類似地操作。
[0041 ] 時(shí)鐘調(diào)制器142_11至142_x I可以通過調(diào)制所施加的主時(shí)鐘MCLK的相位或者頻率生成相應(yīng)的從時(shí)鐘CLKsl至CLKsx。用這樣的方式，通道接口 142的時(shí)鐘調(diào)制器142_11至142_xl可以通過唯一地調(diào)制主時(shí)鐘MCLK的相位或者頻率生成具有不同相位或者頻率的從時(shí)鐘CLKs I至CLKsx。此后將更加詳細(xì)地描述該方法。
[0042]圖4是以一個(gè)例子示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的從時(shí)鐘的時(shí)序圖。參照?qǐng)D3和圖4，為了簡化起見，假定存儲(chǔ)系統(tǒng)100僅僅包括四個(gè)(4)通道CHl至CH4。因此，存儲(chǔ)器控制器140包括四個(gè)通道接口 142，包括:(I)第一通道接口 142_1，通過將主時(shí)鐘MCLK延遲第一相位偏移“a”那么多來生成第一從時(shí)鐘CLKsl; (2)第二通道接口 142_2，通過將主時(shí)鐘MCLK延遲第二相位偏移“b”那么多來生成第二從時(shí)鐘CLKs2;(3)第三通道接口 142_3，通過將主時(shí)鐘MCLK延遲第三相位偏移“c”那么多來生成第三從時(shí)鐘CLKs3;以及(4)第四通道接口 142_4，通過將主時(shí)鐘MCLK延遲第四相位偏移“d”那么多來生成第四從時(shí)鐘CLKs4。這里，在圖1和圖2中隱含了第三通道接口 142_3和第四通道接口 142_4。
[0043]這里，第一至第四(最大)相位偏移a、b、c和d可以設(shè)置為使得第一從時(shí)鐘CLKsl至第四從時(shí)鐘CLKs4具有相對(duì)于公共從時(shí)鐘周期‘T’(如主時(shí)鐘MCLK所定義的)被不同地定義的四個(gè)相位。當(dāng)經(jīng)由相應(yīng)通道CHl至CH4響應(yīng)于相應(yīng)從時(shí)鐘CLKs I至CLKs4傳遞(多個(gè))CAD信號(hào)時(shí)，各個(gè)CAD信號(hào)穿過通道CHl至CH4的轉(zhuǎn)移時(shí)間將彼此不同，如圖4所示。該結(jié)果降低總的電源噪聲。
[0044]通常，相對(duì)于圖3和圖4，與分別經(jīng)由圖3的例子中的第一、第二、第三和第四通道傳遞的第一、第二、第三和第四CAD信號(hào)關(guān)聯(lián)的信號(hào)轉(zhuǎn)移比與分別經(jīng)由圖4的例子中的第一、第二、第三和第四通道傳遞的第一、第二、第三和第四CAD信號(hào)關(guān)聯(lián)的模擬信號(hào)轉(zhuǎn)移實(shí)質(zhì)上更“偏斜”(即，時(shí)間上異步地分散)。
[0045]圖5是示出相對(duì)于圖4中示出的前述例子同時(shí)發(fā)生的(或者全部相同的)從時(shí)鐘的比較例子的時(shí)序圖。參照?qǐng)D5，經(jīng)由通道CHl至CH4傳遞的CAD信號(hào)的轉(zhuǎn)移時(shí)間在發(fā)生上很大程度上是同時(shí)的。從而，與圖4的例子相比較，在圖5的例子中電源噪聲中的急劇的和大的峰值更加普遍。比較起來，經(jīng)由通道傳遞的CAD信號(hào)的更大變化的轉(zhuǎn)移時(shí)間傾向于降低所導(dǎo)致的累積發(fā)生的電源噪聲和/或EMI。因此，由圖1至圖4的多個(gè)存儲(chǔ)器120和存儲(chǔ)器控制器140傳遞的數(shù)據(jù)經(jīng)歷相對(duì)較少的數(shù)據(jù)誤差。
[0046]圖6是示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖1的存儲(chǔ)器控制器140的框圖。參照?qǐng)D6，存儲(chǔ)器控制器140又包括多個(gè)通道接口 142和主時(shí)鐘發(fā)生器144。但是，在連續(xù)的通道接口 142之間，每個(gè)相應(yīng)的時(shí)鐘調(diào)制器(例如，142_11至142_x2)被配置并且操作為發(fā)送其經(jīng)調(diào)制的輸入時(shí)鐘一一作為“先前的輸入時(shí)鐘”一一到其后的時(shí)鐘調(diào)制器。從而，從在前時(shí)鐘調(diào)制器接收到的每個(gè)先前的輸入時(shí)鐘可以用作輸入時(shí)鐘并且將被調(diào)制為提供相應(yīng)的從時(shí)鐘。事實(shí)上，連續(xù)的時(shí)鐘調(diào)制器142-11至142_xl被一起菊花鏈改變(daisy changed)以生成一串相應(yīng)的從時(shí)鐘CLKs I至CLKsx。
[0047]例如，第一通道接口142_1包括接收第一輸入時(shí)鐘CLKi I并且將第一輸入時(shí)鐘CLKil調(diào)制為第一從時(shí)鐘CLKsl的第一時(shí)鐘調(diào)制器142_11。結(jié)果并且如前所述，第一 Tx/Rx142_12能夠與第一從時(shí)鐘CLKsl同步地經(jīng)由第一通道CHl傳遞第一 CAD信號(hào)。但是，產(chǎn)生的第一從時(shí)鐘CLKsl然后被傳給第二時(shí)鐘調(diào)制器142_21作為第二輸入時(shí)鐘CLKi2。此后，第二時(shí)鐘調(diào)制器142_21可以調(diào)制第二輸入時(shí)鐘CLKi2以生成第二從時(shí)鐘CLKs2，并且第二 Tx/Rx142_22將與第二從時(shí)鐘CLKs2同步地經(jīng)由第二通道CH2通信CAD信號(hào)。
[0048]在該結(jié)構(gòu)中，僅僅被施加于第一通道接口142 j的第一輸入時(shí)鐘CLKi I是主時(shí)鐘MCLK。所有其它輸入時(shí)鐘(例如，CLKi 2至CLKix-1)可以從通道接口的排列中的另一(例如，連續(xù)排列的)通道接口 “內(nèi)部提供”。本領(lǐng)域技術(shù)人員將從上述理解到，各個(gè)輸入時(shí)鐘不必總是從菊花鏈的通道接口中的連續(xù)通道接口提供。本發(fā)明構(gòu)思預(yù)期其它通道接口結(jié)構(gòu)和相應(yīng)輸入時(shí)鐘。
[0049]圖7和圖8是示出根據(jù)本發(fā)明構(gòu)思的各種實(shí)施例的、圖1中所示的存儲(chǔ)器控制器140的不同例子的各個(gè)框圖。比較圖6和圖7示出的實(shí)施例，并且同時(shí)比較圖1和圖8示出的實(shí)施例，可以理解，先前描述的時(shí)鐘調(diào)制器(例如，142 jl至142_xl)可以分別用延遲鏈(例如，142_11至142-xl)替代。這里，每個(gè)延遲鏈可以用來將規(guī)定的延遲施加于相應(yīng)輸入時(shí)鐘CLKi以便生成相應(yīng)從時(shí)鐘CLKs。
[0050]每個(gè)延遲鏈可以包括(例如)大量串聯(lián)連接的延遲單元。例如，第一延遲鏈142_11可以包括第一數(shù)目的延遲單元，第二延遲鏈142_21可以包括第二數(shù)目的延遲單元(或者不同類型的延遲單元)，等等。通過不同地并且唯一地配置每個(gè)延遲鏈，可以生成相應(yīng)不同的從時(shí)鐘。
[0051 ]將圖9示出的實(shí)施例與圖1和圖8中示出的實(shí)施例進(jìn)行比較，將理解的是，圖1的時(shí)鐘調(diào)制器或者圖8的延遲鏈可以分別用延遲鎖相環(huán)(delay lock loop，DLL)替代。從而，預(yù)期用于生成多個(gè)相位區(qū)分的從時(shí)鐘(例如，CLKsl至CLKsx)的各種方法在本發(fā)明構(gòu)思內(nèi)。
[0052]這里，主時(shí)鐘發(fā)生器144包括主DLL，并且每個(gè)通道接口包括響應(yīng)于主時(shí)鐘(MCLK)或者由主DLL提供的鎖值(LCval)操作的從DLL。在這點(diǎn)上，主DLL可以用來檢測(cè)所施加的參考時(shí)鐘RCLK(例如，在存儲(chǔ)器控制器140的操作中出現(xiàn)的時(shí)鐘)與通過延遲參考時(shí)鐘RCLK獲得的“延遲時(shí)鐘”之間的相位差。然后該差別可以用于選擇獲得零(或者以其它方式定義的)相位差(例如，鎖值(LCval))所需要的一定數(shù)量的延遲單元。因此，如果參考時(shí)鐘RCLK與延遲時(shí)鐘之間的相位差是O，則它可以表示參考時(shí)鐘RCLK與延遲時(shí)鐘之間的相位差是360°。例如，如果做出參考時(shí)鐘RCLK與延遲時(shí)鐘O之間的相位差所需要的延遲單元的數(shù)目是100，則可以確定一個(gè)延遲單元導(dǎo)致3.6°的相位偏移。將本例延伸，鎖值(LCval)10可以作為結(jié)果輸出。
[0053]還可以假定，代替時(shí)鐘調(diào)制器142_11至142_xl使用的從DLL接收鎖值(LCval)并且調(diào)制它們的輸入時(shí)鐘以生成相應(yīng)的、每個(gè)具有不同的相位的從時(shí)鐘CLKs I至CLKsx。例如，生成第一從時(shí)鐘CLKsl的第一從DLL可以被設(shè)置為與主時(shí)鐘MCLK具有90°的相位差。如上所假定的那樣，如果每個(gè)延遲單元導(dǎo)致3.6°的相位偏移，則第一從DLL通過使用二十五(25)個(gè)延遲單元適當(dāng)?shù)匮舆t主時(shí)鐘MCLK以便生成第一從時(shí)鐘CLKsl。
[0054]多個(gè)延遲單元中的每一個(gè)可以串聯(lián)連接并且用于延遲由主DLL提供的參考信號(hào)的相位，或者從DLLs中的每一個(gè)可以由一對(duì)反相器形成，但是不限制于此。主DLL或者每個(gè)從DLL可以包括延遲單元，每個(gè)延遲單元包括并聯(lián)連接的反相器對(duì)，以便調(diào)制信號(hào)頻率。假定延遲單元是串聯(lián)連接的，每個(gè)從DLL可以通過選擇性地使用延遲單元來生成相應(yīng)從時(shí)鐘(例如，CLKsl至CLKsx)，延遲單元的數(shù)量相應(yīng)于主時(shí)鐘MCLK的頻率。例如，如果表示200MHz的鎖值LCval是50，也就是說，如果用于生成具有200MHz頻率的主時(shí)鐘MCLK的延遲單元的數(shù)目是50，則第一從DLL可以通過使用100個(gè)延遲單元輸出具有10MHz頻率的第一從時(shí)鐘CLKsl。
[0055]圖10是以一個(gè)例子進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的圖3和圖6-9的第一通道接口 142 j的框圖。參照?qǐng)D10，第一通道接口 142 j包括第一時(shí)鐘調(diào)制器142_11、第一Tx/Rx 142_12和第一異步先進(jìn)先出(FIFO)緩沖器142-13。第一時(shí)鐘調(diào)制器142_11用于調(diào)制第一輸入時(shí)鐘CLKi I以生成第一從時(shí)鐘CLKsl。例如，如上所述，第一時(shí)鐘調(diào)制器142_11可以調(diào)制第一輸入時(shí)鐘CLKi I的相位。但是，一個(gè)或多個(gè)實(shí)施例不限制于此，也就是說，第一時(shí)鐘調(diào)制器142_11可以調(diào)制第一輸入時(shí)鐘CLKil的頻率以生成第一從時(shí)鐘CLKsl，如稍后將描述的圖15所示。
[0056]第一從時(shí)鐘CLKsl被發(fā)送到第一 Tx/Rx 142_12和第一異步FIFO緩沖器142_13。第一 Tx/Rx 142_12相對(duì)于第一從時(shí)鐘CLKsl同步地傳遞CAD信號(hào)。這里，由第一 Tx/Rx 142_12傳遞的CAD信號(hào)可以輸入到第一異步FIFO緩沖器142_13。例如，第一異步FIFO緩沖器142_13可以在第一從時(shí)鐘CLKsl的上升沿輸出同步信號(hào)RE到第一 Tx/Rx 142_12。在這種情況下，第一 Tx/Rx 142_12可以在第一從時(shí)鐘CLKsl的上升沿輸出同步信號(hào)RE到第一通道CHl。圖10的第一異步FIFO緩沖器142_13可以包括用于發(fā)送CAD信號(hào)到第一 Tx/Rx 142_12的發(fā)送FIFO和用于從第一 Tx/Rx 142_12接收CAD信號(hào)的接收FIFO。而且，第一異步FIFO緩存器142_13可以從以除了簡單FIFO緩沖器之外的結(jié)構(gòu)配置的數(shù)據(jù)存儲(chǔ)單元形成。
[0057]圖1中示出的其它通道接口142_2至142_x可以具有與圖10的第一通道接口 142_1相同的結(jié)構(gòu)。為此，根據(jù)實(shí)施例的存儲(chǔ)系統(tǒng)100，經(jīng)由不同通道傳遞CAD信號(hào)的時(shí)間可以被不同地設(shè)置以使得可以降低電源噪聲和/或EMI并且存儲(chǔ)系統(tǒng)100可以更可靠地操作。
[0058]在以上描述中，描述了通道接口 142包括用于生成相對(duì)于主時(shí)鐘MCLK具有不同相位的從時(shí)鐘CLKs的時(shí)鐘調(diào)制器的例子。但是，一個(gè)或多個(gè)實(shí)施例不限制于此。參照?qǐng)D11，其中示出根據(jù)實(shí)施例的存儲(chǔ)器控制器140，存儲(chǔ)器控制器140還可以包括多個(gè)延遲單元146。多個(gè)延遲單元146中的每一個(gè)延遲到其的輸入時(shí)鐘并且輸出經(jīng)延遲的時(shí)鐘。例如，第一延遲單元146_1延遲主時(shí)鐘MCLK以便生成第二從時(shí)鐘CLKs2，并且第二延遲單元146_2延遲第二從時(shí)鐘CLKs2以便輸出第三從時(shí)鐘CLKs3。同樣，第x-Ι延遲單元146_x-l可以延遲第x-Ι從時(shí)鐘CLKsx-1以輸出第X從時(shí)鐘CLKsx。第一到第x-Ι延遲單元146_1至146_χ-1中的每一個(gè)可以由串聯(lián)連接的延遲單元形成。包括在第一延遲單元146_1到第x-Ι延遲單元146_χ-1中的每一個(gè)中的延遲單元的數(shù)目可以彼此相等或者不同
[0059]從第一延遲單元146_1至第x-Ι延遲單元146_χ-1的各個(gè)輸出可以分別輸入到第二通道接口 142_2到第X通道接口 142_χ中的第二Tx/Rx 142_22至第x Tx/Rx 142_x2。第二Tx/Rx 142_22至第X Tx/Rx 142_x2可以分別與第二從時(shí)鐘CLKs2至第x從時(shí)鐘CLKsx同步地發(fā)送/接收信號(hào)。在圖11中，第一Tx/Rx 142_12與未被調(diào)制或者延遲的主時(shí)鐘MCLK同步，但是不限制于此。多個(gè)延遲單元146可以包括如上所述的用于延遲主時(shí)鐘MCLK以輸出第一從時(shí)鐘CLKsl的延遲單元。在這種情況下，第一延遲單元146_1可以延遲第一從時(shí)鐘CLKsl以輸出第二從時(shí)鐘CLKs2。
[0060]圖12和圖13是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的各種從時(shí)鐘的例子的各個(gè)時(shí)序圖。所示出的圖12和圖13的例子假定圖1的存儲(chǔ)系統(tǒng)100包括八個(gè)(8)通道CHl至CH8，并且存儲(chǔ)器控制器140包括八個(gè)(8)相應(yīng)通道接口。在圖12中，通過分別將主時(shí)鐘MCLK延遲相位偏移
a、b、c和d那么多生成第一從時(shí)鐘CLKsl至第四從時(shí)鐘CLKs4。另外，通過分別將主時(shí)鐘MCLK延遲相位偏移a、b、c和d那么多生成第五從時(shí)鐘CLKs5至第八從時(shí)鐘CLKs8。
[0061 ] 在圖13中，通過將主時(shí)鐘MCLK延遲第一相位偏移a那么多生成第一從時(shí)鐘CLKsl和第二從時(shí)鐘CLKs2;通過將主時(shí)鐘MCLK延遲第二相位偏移b那么多生成第三從時(shí)鐘CLKs3和第四從時(shí)鐘CLKs4;通過將主時(shí)鐘MCLK延遲第三相位偏移c那么多生成第五從時(shí)鐘CLKs5和第六從時(shí)鐘CLKs6;以及通過將主時(shí)鐘MCLK延遲第四相位偏移d分別生成第七從時(shí)鐘CLKs7和第八從時(shí)鐘CLKs8。
[0062]在用于主時(shí)鐘MCLK的時(shí)間段T期間，第一至第四相位偏移a、b、c和d可以被設(shè)置為使得第一從時(shí)鐘CLKsl至第八從時(shí)鐘CLKs8當(dāng)中的四對(duì)從時(shí)鐘具有彼此不同的四個(gè)(4)相應(yīng)的相位。因此，CAD信號(hào)的通信將不在通道CHl至CH8上同時(shí)發(fā)生。該方法勢(shì)必降低總的電源噪聲和/SEMI。
[0063]為了降低電源噪聲和/或EMI，存儲(chǔ)系統(tǒng)100可以將正在經(jīng)由通道CHl至CH8傳遞的信號(hào)的信號(hào)轉(zhuǎn)移點(diǎn)設(shè)置為彼此不同，如圖4中所示。但是，如圖12和圖13中所示，在一些通道中CAD信號(hào)的轉(zhuǎn)移點(diǎn)可以被設(shè)置為彼此相同。，所有通道中CAD信號(hào)的轉(zhuǎn)移點(diǎn)設(shè)置為不同還是在部分通道中CAD信號(hào)的轉(zhuǎn)移點(diǎn)被設(shè)置為彼此相同是可以考慮到可用資源、根據(jù)存儲(chǔ)系統(tǒng)100的噪聲容限來設(shè)置的。
[0064]而且，在部分通道中CAD信號(hào)的轉(zhuǎn)移點(diǎn)可以設(shè)置為彼此不同的情況下，可以根據(jù)連接到通道CHl至CH8的存儲(chǔ)器組的通道或者特征之間的干擾，確定信號(hào)的轉(zhuǎn)移點(diǎn)將被設(shè)置為彼此不同的通道還是信號(hào)的轉(zhuǎn)移點(diǎn)將被設(shè)置為彼此相等的通道。而且，在部分通道中，可以發(fā)送和接收與從時(shí)鐘同步的CAD信號(hào)，所述從時(shí)鐘的相位等于主時(shí)鐘MCLK的相位。例如，在圖4、圖12和圖13中，第一從時(shí)鐘CLKsl從主時(shí)鐘MCLK延遲第一相位偏移a那么多，但是第一從時(shí)鐘CLKs I可以被生成為具有與主時(shí)鐘MCLK的相位相同的相位。
[0065]圖14是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的存儲(chǔ)器控制器140的框圖。參照?qǐng)D3和圖14，存儲(chǔ)器控制器140包括主機(jī)接口 141、通道接口 142、接口控制器143、主時(shí)鐘發(fā)生器144、緩沖器145和系統(tǒng)鎖相環(huán)(PLL)147。
[0066]主機(jī)接口141實(shí)現(xiàn)布置在外部的主機(jī)(未示出)和存儲(chǔ)系統(tǒng)100之間的接口。例如，主機(jī)接口 141可以從主機(jī)(或者從存儲(chǔ)器)接收(多個(gè))CAD信號(hào)(例如，包括一個(gè)或多個(gè)命令、控制信號(hào)、控制數(shù)據(jù)、控制分組、讀數(shù)據(jù)、寫數(shù)據(jù)、程序數(shù)據(jù)、邏輯地址、物理地址、地址偏移等等)并且經(jīng)由串行高級(jí)技術(shù)連接(SATA)、通用串行總線(USB)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)等等發(fā)送(多個(gè))CAD信號(hào)至多個(gè)存儲(chǔ)器(或者到主機(jī))
[0067]通道接口142可以經(jīng)由連接到其的通道CHl至CHx與多個(gè)存儲(chǔ)器120交換信號(hào)。通道接口 142作為示范具有如圖10中所示的結(jié)構(gòu)。例如，第一通道接口 142_1包括第一時(shí)鐘調(diào)制器142_11、第一 Tx/Rx 142_12和第一異步FIFO緩沖器142_13。第一時(shí)鐘調(diào)制器142_11可以調(diào)制第一輸入時(shí)鐘CLKi I以生成第一從時(shí)鐘CLKsl。第一從時(shí)鐘CLKsl被發(fā)送至第一Tx/Rxl42_12和第一異步FIFO緩沖器142_13。第一 Tx/Rx 142_12與第一從時(shí)鐘CLKsl同步以通信(多個(gè))CAD信號(hào)。由第一 Tx/Rx 142_12傳遞的(多個(gè))CAD信號(hào)可以輸入至第一異步FIFO緩沖器142_13。第二通道接口 142_2至第X通道接口 142_x可以具有與第一通道接口 142_1相同的結(jié)構(gòu)。例如，第二通道接口 142_2可以包括第二時(shí)鐘調(diào)制器142_21、第二 Tx/Rx 142_22和第二異步FIFO緩沖器142_23。同樣，第X通道接口 142_x包括第X時(shí)鐘調(diào)制器142_xl、第X Tx/Rx 142_x2和第X異步FIFO緩沖器142_x3。
[0068]接口控制器143可以用來根據(jù)經(jīng)由主機(jī)接口 141傳來的命令控制通道接口 142。例如，接口控制器143可以控制通道接口 142以使得與輸入至主機(jī)接口 141的LBA相應(yīng)的命令或者數(shù)據(jù)可以經(jīng)由與LBA相應(yīng)的存儲(chǔ)器連接的通道被發(fā)送。例如，第一接口控制器143 j接收指示連接到第一通道CHl的存儲(chǔ)器的LBA并且控制第一通道接口 142_1，第二接口控制器143_2接收指示連接到第二通道CH2的存儲(chǔ)器的LBA并且控制第二通道接口 142_2。同樣，第X接口控制器143_x接收指示連接到第X通道CHx的存儲(chǔ)器的LBA并且控制第X通道接口 142_x。
[0069]圖14示出主時(shí)鐘發(fā)生器144被形成為主DLL的例子。形成為主時(shí)鐘發(fā)生器144的主DLL生成主時(shí)鐘MCLK以向通道接口 142提供主時(shí)鐘MCLK。主時(shí)鐘MCLK可以如圖3所示施加于全部的通道接口 142_1至142_x，或者可以如圖6所示僅僅施加于第一通道接口 142_1。形成為主時(shí)鐘發(fā)生器144的主DLL可以計(jì)算參考時(shí)鐘RCLK與通過延遲參考時(shí)鐘RCLK獲得的延遲信號(hào)之間的相位差，或者與主時(shí)鐘MCLK的頻率相應(yīng)的鎖值LCval。緩沖器145臨時(shí)存儲(chǔ)從主機(jī)接口 141接收到的或者將發(fā)送至主機(jī)接口 141的CAD信息。存儲(chǔ)在緩沖器145中的CAD信息可以被發(fā)送至接口控制器143。緩沖器145可以臨時(shí)存儲(chǔ)從接口控制器143發(fā)送的數(shù)據(jù)，并且可以發(fā)送數(shù)據(jù)到主機(jī)接口 141。
[0070]系統(tǒng)PLL147可以生成在存儲(chǔ)器控制器140中作為操作時(shí)鐘的系統(tǒng)時(shí)鐘SCLK。系統(tǒng)時(shí)鐘SCLK被應(yīng)用于主機(jī)接口 141、接口控制器143和緩沖器145以使得存儲(chǔ)器控制器140中的操作可以與系統(tǒng)時(shí)鐘SCLK同步地執(zhí)行。
[0071]在以上描述中，根據(jù)通道具有不同相位的從時(shí)鐘如上所述。在下文中，將在下面詳細(xì)描述通過調(diào)制主時(shí)鐘MCLK的頻率生成的從時(shí)鐘。
[0072]圖15是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、從時(shí)鐘的頻率的信號(hào)時(shí)序圖。參照?qǐng)D1、圖3和圖15，可以根據(jù)時(shí)間不同地調(diào)制輸入時(shí)鐘CLKi的頻率。例如，第一通道接口 142_1可以在時(shí)間11與時(shí)間t2之間的時(shí)間段調(diào)制第一輸入時(shí)鐘CLKi I至第一頻率f reql與第二頻率freq2之間的頻率，其中時(shí)間tl指示存儲(chǔ)器控制器140從空閑狀態(tài)喚醒的時(shí)間，而時(shí)間t2是根據(jù)第一通道CHl中的符號(hào)之間的預(yù)期干擾的程度設(shè)置的。第一通道接口 142_1可以在時(shí)間t2與時(shí)間t3之間的時(shí)間段期間調(diào)制第一輸入時(shí)鐘CLKi I至第二頻率f req2。
[0073]這里，時(shí)間t3可以是存儲(chǔ)器控制器140或者第一通道接口 142_1返回到空閑狀態(tài)的時(shí)間。在這種情況下，在存儲(chǔ)器控制器140進(jìn)入忙狀態(tài)的時(shí)間t4，第一從時(shí)鐘CLKs I 其是通過調(diào)制第一輸入時(shí)鐘CLKil獲得的——可以生成。第一通道接口 142_1在時(shí)間t4與時(shí)間t5之間的時(shí)間段調(diào)制第一輸入時(shí)鐘CLKil至第一頻率freql與第二頻率req2之間的頻率，并且還在時(shí)間t5與時(shí)間t6之間的時(shí)間段期間調(diào)制第一輸入時(shí)鐘CLKi 2至第二頻率freq2以生成第一從時(shí)鐘CLKsl。這里，時(shí)間t5可以根據(jù)正在經(jīng)由第一信道CHl傳遞的CAD信息的符號(hào)之間的預(yù)期干擾的程度來設(shè)置，像在時(shí)間t2中那樣。在時(shí)間t6之后，存儲(chǔ)器控制器140可以處于空閑狀態(tài)或者等待狀態(tài)。
[0074]否則，時(shí)間t3可以表示進(jìn)入等待狀態(tài)的時(shí)間。當(dāng)分別包括在通道接口142中的異步FIFO緩沖器142_13至142_x3變成滿的或者空的(或者幾乎滿的或者幾乎空的)時(shí)，存儲(chǔ)器控制器140或者通道接口 142可以相對(duì)于信道CHl至CHx進(jìn)入等待狀態(tài)。第二通道接口 142_2至第X通道接口 142_1可以以與第一通道接口 142 j相同的方式操作?？梢酝ㄟ^包括在通道接口 142中的時(shí)鐘調(diào)制器142_11至142_xI執(zhí)行調(diào)制輸入時(shí)鐘CLKi I為從時(shí)鐘CLKs。
[0075]圖16和圖17是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、從時(shí)鐘的例子的各個(gè)信號(hào)時(shí)序圖。圖16和圖17假定存儲(chǔ)系統(tǒng)100僅僅包括四個(gè)(4)信道CHl至CH4并且存儲(chǔ)器控制器140包括四個(gè)(4)通道接口 142_1至142_4。在圖16中，第一從時(shí)鐘CLKsl可以在時(shí)間t2之后的時(shí)間段比在時(shí)間tl與時(shí)間t2之間的時(shí)間段期間更快的生成，并且在時(shí)間tl與時(shí)間t2之間的時(shí)間段期間，所述生成變得逐漸較快(T1>T2)。相對(duì)于與其它通道CH2至CH4相應(yīng)的從時(shí)鐘CLKs2至CLKsx的、時(shí)間11與時(shí)間t2之間的時(shí)間段可以與相對(duì)于第一從時(shí)鐘CLKsI的、時(shí)間11與時(shí)間t2之間的時(shí)間段相應(yīng)。
[0076]但是，一個(gè)或多個(gè)實(shí)施例不局限于以上例子。如上所述，因?yàn)閳D2的存儲(chǔ)器組中的每一個(gè)可以獨(dú)立地操作，所以影響經(jīng)由信道CHl至CHx傳播CAD信號(hào)的環(huán)境因素可以彼此不同。因此，如圖17所示，相對(duì)于與信道CHl至CH4相應(yīng)的從時(shí)鐘CLKs I至CLKsx，時(shí)間11與時(shí)間t2之間的時(shí)間段可以彼此不同。例如，相對(duì)于第一從時(shí)鐘CLKsl和第二從時(shí)鐘CLKs2時(shí)間tl與時(shí)間t2之間的時(shí)間段可以彼此相同，但是相對(duì)于第一從時(shí)鐘CLKsl與第二從時(shí)鐘CLKs2的時(shí)間11與時(shí)間t2之間的時(shí)間段可以不同于相對(duì)于第三從時(shí)鐘CLKs3與第四從時(shí)鐘CLKs4的時(shí)間tl與時(shí)間t2之間的時(shí)間段。而且，即使相對(duì)于第一從時(shí)鐘CLKsl與第二從時(shí)鐘CLKs2的時(shí)間tl與時(shí)間t2之間的時(shí)間段彼此相同，在時(shí)間tl與時(shí)間t2之間的時(shí)間段中的增長速度也可以彼此不同(ΔΤ11乒ΔΤ21并且ΔΤ12乒ΔΤ22)。
[0077]根據(jù)按照本發(fā)明構(gòu)思的特定實(shí)施例的存儲(chǔ)系統(tǒng)以及操作存儲(chǔ)系統(tǒng)的方法，用于經(jīng)由通道控制(多個(gè))CAD信號(hào)(或者類似的有效載荷信號(hào))的通信的從時(shí)鐘的初始脈沖可以最初生成為是低的。從而，可以防止當(dāng)因?yàn)?多個(gè))CAD信號(hào)的初始脈沖的(多個(gè))幅值由于符號(hào)之間的干擾而較小所以多個(gè)存儲(chǔ)器無法檢測(cè)包含在CAD信號(hào)中的信息時(shí)發(fā)生的錯(cuò)誤數(shù)據(jù)操作。符號(hào)可以指示經(jīng)由通道交換的CAD信號(hào)的脈沖。通過生成從時(shí)鐘的初始脈沖為具有低頻率，即使通過通道交換的信號(hào)的初始脈沖的幅值由于符號(hào)之間的干擾而較小，也確保存儲(chǔ)器有足夠時(shí)間正確地檢測(cè)(多個(gè))CAD信號(hào)的信息，并且因此，防止錯(cuò)誤的存儲(chǔ)系統(tǒng)操作。
[0078]圖18是概述根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、生成從時(shí)鐘的方法的流程圖。為了描述的方便起見，假定在圖18中示出的生成從時(shí)鐘的方法1800在圖14的存儲(chǔ)器控制器140中執(zhí)行。但是，一個(gè)或多個(gè)實(shí)施例不限制于此，并且圖18的生成從時(shí)鐘的方法1800可以在按照其它實(shí)施例的存儲(chǔ)器控制器中執(zhí)行。而且，為了描述的方便起見，在主時(shí)鐘MCLK施加于第一通道接口 142_1并且其它通道接口 142_2至142_x接收先前的通道接口的從時(shí)鐘作為輸入的假設(shè)下執(zhí)行圖18中所示的生成從時(shí)鐘的方法1800。但是，可以在主時(shí)鐘MCLK施加于所有通道接口 142_1至142_x的情況下執(zhí)行圖18的生成從時(shí)鐘的方法1800。
[0079]參照?qǐng)D14和圖18，按照實(shí)施例生成從時(shí)鐘的方法1800包括在形成為主DLL的主時(shí)鐘發(fā)生器中設(shè)置鎖值LCval (S1810)，初始化第一通道接口 142_1的環(huán)調(diào)整值LAvalSi(S1820)，計(jì)算延遲環(huán)值DLval為鎖值LCval與環(huán)調(diào)整值LAval的總和(S1830)，以及如果存儲(chǔ)系統(tǒng)100不處于空閑狀態(tài)(S1840中否)并且如果環(huán)調(diào)整值LAval不是零(S1850中否)，則調(diào)整環(huán)調(diào)整值LAval(S1860)，并且重復(fù)延遲環(huán)值DLval的計(jì)算(S1830至S1860)。
[0080]當(dāng)輸入到第一通道接口14 2 _ I的主時(shí)鐘M C L K的頻率被調(diào)制為生成第一從時(shí)鐘CLKsl時(shí)，環(huán)調(diào)整值LAval可以指示形成為第一從DLL的第一時(shí)鐘調(diào)制器142_11的延遲鏈中的延遲單元的數(shù)目，并且可以相應(yīng)于主時(shí)鐘MCLK的頻率調(diào)制范圍。例如，當(dāng)主時(shí)鐘MCLK與第一從時(shí)鐘CLKsl之間的頻率差在第一范圍內(nèi)時(shí)，如果第一范圍相應(yīng)于第一從DLL的延遲鏈中的延遲單元，則環(huán)調(diào)整值LAval可以設(shè)置為b。例如，在圖15的例子中，第一范圍可以是第一頻率freql與第二頻率freq2之間的差。
[0081 ] 延遲環(huán)值DLval是指示第一從DLL的延遲鏈中的多少延遲單元必須使用以便第一通道接口 142_1調(diào)制主時(shí)鐘MCLK為第一從時(shí)鐘CLKsl的值。因此，延遲環(huán)值DLval可以表示為鎖值LCva I與環(huán)調(diào)整值LAva I的總和。
[0082]根據(jù)圖18的方法1800，環(huán)調(diào)整值LAval逐漸被調(diào)整以設(shè)置延遲環(huán)值DLval，以便如圖15所示在任意時(shí)間段或者任意操作環(huán)境中逐漸改變第一從時(shí)鐘CLKsl的頻率(S1830到S1860)。環(huán)調(diào)整值LAval，也就是說，i，可以設(shè)置為正值或者負(fù)值。如果環(huán)調(diào)整值LAval具有正值，則在操作S1860中環(huán)調(diào)整值LAval減I (i = i_l)。如果環(huán)調(diào)整值LAval具有負(fù)值，則在操作S1860中環(huán)調(diào)整值LAval增加I (i = i+Ι)。
[0083]如果環(huán)調(diào)整值LAval具有正值，則延遲環(huán)值DLval可以通過操作S1830到S1860逐漸降低。因此，第一從時(shí)鐘CLKsl的頻率變快。但是，如果環(huán)調(diào)整值LAval具有負(fù)值，則延遲環(huán)值DLval可以通過操作S1830到S1860逐漸增加。
[0084]如上參考圖15所述，當(dāng)存儲(chǔ)系統(tǒng)100處于空閑狀態(tài)時(shí)，執(zhí)行初始化(S1840中否)。另夕卜，環(huán)調(diào)整值LAval減小(S1860)，并且當(dāng)環(huán)調(diào)整值LAval變?yōu)榱?S1850中是)時(shí)，第一從時(shí)鐘CLKsI的頻率保持(SI870)。例如，在圖15的例子中，在時(shí)間t2與時(shí)間13之間的時(shí)間段中環(huán)調(diào)整值LAval變?yōu)?，并且從而，第一從時(shí)鐘CLKsl可以在第二頻率freq2中保持。在圖18中，確定存儲(chǔ)系統(tǒng)100(存儲(chǔ)器控制器或者通道接口)在操作S1840中處于空閑狀態(tài)中，但是不限制于此，也就是說，可以確定存儲(chǔ)系統(tǒng)100是否處于等待狀態(tài)，如參考圖15所描述的那樣。
[0085]圖19是示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、從時(shí)鐘的頻率中的變化的信號(hào)時(shí)序圖。圖20是示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖1的存儲(chǔ)器控制器140的框圖。將參考圖19和圖20描述根據(jù)實(shí)施例的從時(shí)鐘，并且為了描述的方便起見，第一從時(shí)鐘CLKsl將作為例子進(jìn)行描述。但是，關(guān)于第一從時(shí)鐘CLKsl的描述可以應(yīng)用于其它從時(shí)鐘CLKs2到CLKsx。另夕卜，將在下面提供的描述可以應(yīng)用于具有與圖20的第一通道接口 142_1不同的結(jié)構(gòu)的第一通道接口。
[0086]主時(shí)鐘MCLK的頻率可以根據(jù)時(shí)間不同地調(diào)制。例如，第一通道接口 142_1的第一時(shí)鐘調(diào)制器142_11，也就是說，第一從DLL，可以在時(shí)間11與時(shí)間12之間的時(shí)間段期間調(diào)制主時(shí)鐘MCLK為第一頻率freql與第二頻率freq2之間的頻率。這里，時(shí)間tl可以表示存儲(chǔ)器控制器140從空閑狀態(tài)喚醒的時(shí)間，并且時(shí)間t2可以根據(jù)經(jīng)由第一通道CHl傳遞的CAD信號(hào)信息中的符號(hào)之間的預(yù)期干擾的程度而設(shè)置。第一通道接口 142 j可以在時(shí)間t2與時(shí)間t3之間的時(shí)間段期間保持第一從時(shí)鐘CLKs I的頻率在第二頻率f req2上。
[0087]這里，時(shí)間t3可以表示第一異步FIFO緩沖器142_13具有臨界信息數(shù)據(jù)存儲(chǔ)值的時(shí)間。臨界值可以是指示第一異步FIFO緩沖器142_13接近滿或者空的值。第一通道接口 142_1可以降低經(jīng)由第一通道CHl的CAD信號(hào)通信的操作速度以免第一異步FIFO緩沖器142_13進(jìn)入滿或者空狀態(tài)，由此進(jìn)入等待狀態(tài)。這可以通過降低第一從時(shí)鐘CLKsl的頻率實(shí)現(xiàn)。
[0088]第一異步FIFO緩沖器142_13是否具有臨界值可以由第一接口控制器143_1確定。第一接口控制器143j可以包括第一計(jì)數(shù)器143_11和第一比較器143_12。第一計(jì)數(shù)器143_11可以對(duì)第一異步FIFO 142_13的空條目的數(shù)目進(jìn)行計(jì)數(shù)。第一比較器143_12可以從第一計(jì)數(shù)器143_11接收計(jì)數(shù)值CNT，并且將計(jì)數(shù)值CNT與第一異步FIFO 142_13的臨界值進(jìn)行比較。作為比較的結(jié)果，當(dāng)計(jì)數(shù)值CNT等于臨界值時(shí)，第一比較器143_12可以發(fā)送第一控制信號(hào)XC0N1到第一通道接口 142_1。計(jì)數(shù)值CNT與臨界值可以是關(guān)于異步FIFO緩沖器的條目的數(shù)目的。
[0089]形成為第一從DLL的第一時(shí)鐘調(diào)制器142_11可以響應(yīng)于在時(shí)間t3輸入的第一控制信號(hào)XCONl，在時(shí)間t3與時(shí)間t4之間的時(shí)間段期間降低第一從時(shí)鐘CLKs I的頻率。這里，時(shí)間t4可以基于影響第一通道接口 142_11或者第一通道CHl的一個(gè)或多個(gè)環(huán)境因素來設(shè)置。否貝1J，時(shí)間t4可以表示當(dāng)計(jì)數(shù)值CNT與臨界值之間的差等于或者大于特定值時(shí)由第一比較器143_12施加附加控制信號(hào)的時(shí)間。
[0090]在時(shí)間t4與時(shí)間t5之間的時(shí)間段期間第一從時(shí)鐘CLKsI的頻率可以再次增加。另外，在時(shí)間t5與時(shí)間t6的時(shí)間段期間第一從時(shí)鐘CLKs I的頻率可以保持在第二頻率f req2。第二到第X通道接口 142_2到142_x可以以與第一通道接口 142_1相同的方式操作。輸入時(shí)鐘CLKi到從時(shí)鐘CLKs的調(diào)制可以由通道接口 142中的時(shí)鐘調(diào)制器142_11到142_xI執(zhí)行。
[0091]如上所述，根據(jù)按照本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)系統(tǒng)與操作儲(chǔ)存系統(tǒng)的方法，從時(shí)鐘的初始脈沖(例如，在時(shí)間tl與時(shí)間t2之間的時(shí)間段期間生成的(多個(gè))脈沖)可以在相對(duì)低頻率處生成，并且從而，多個(gè)存儲(chǔ)器中的每一個(gè)可以準(zhǔn)確地檢測(cè)信號(hào)的初始脈沖，并且由此避免存儲(chǔ)系統(tǒng)的錯(cuò)誤操作。因此，可以防止進(jìn)入等待狀態(tài)，并且從而，可以降低在對(duì)于從時(shí)鐘的初始設(shè)置操作期間使用的時(shí)間和資源的消耗。
[0092]在以上描述中，描述了單獨(dú)地執(zhí)行延遲和頻率的調(diào)制的例子，但是一個(gè)或多個(gè)實(shí)施例不限制于此。根據(jù)按照另一實(shí)施例的存儲(chǔ)系統(tǒng)和操作存儲(chǔ)系統(tǒng)的方法，可以在每個(gè)通道接口中同時(shí)執(zhí)行輸入時(shí)鐘的延遲和頻率調(diào)制
[0093]圖21是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的圖20的第一時(shí)鐘調(diào)制器的框圖。參照?qǐng)D21，第一時(shí)鐘調(diào)制器142_11包括第一延遲鏈142_lla和第一從DLL 142_llb。第一延遲鏈142_lla接收主時(shí)鐘MCLK，并且將主時(shí)鐘MCLK延遲第一值以便生成第一臨時(shí)時(shí)鐘CLKtl。第一從DLL 142_llb調(diào)制第一臨時(shí)時(shí)鐘CLKtl的頻率以便生成第一從時(shí)鐘。延遲和頻率調(diào)制如上所述，并且從而將略去其的詳細(xì)描述。圖21舉例示出第一時(shí)鐘調(diào)制器142_11，但是其它時(shí)鐘調(diào)制器可以執(zhí)行與圖21的第一時(shí)鐘調(diào)制器142_11的功能相似的功能。
[0094]圖22是示出根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的從時(shí)鐘的信號(hào)時(shí)序圖。圖22中所示的例子假定存儲(chǔ)系統(tǒng)100包括四個(gè)(4)通道CHl到CH4并且存儲(chǔ)器控制器140包括四個(gè)通道接口142。第一從時(shí)鐘CLKs I在時(shí)間t2之后的時(shí)間段中比在時(shí)間11與時(shí)間12之間時(shí)間段期間較早生成，并且第一從時(shí)鐘CLKsI的生成在時(shí)間11與時(shí)間t2之間的時(shí)間段中逐漸變快(Δ TI> ΔT2)。相對(duì)于與其它通道CHl至CHx相應(yīng)的從時(shí)鐘CLKsl至CLKsx的時(shí)間tl與時(shí)間t2之間的時(shí)間段與第一從時(shí)鐘CLKsl相同。而且，通過將主時(shí)鐘MCLK的相位延遲第一至第四相位偏移a、
b、c和d那么多來分別生成第一至第四從時(shí)鐘CLKsl至CLKs4。
[0095]因此，根據(jù)按照本發(fā)明構(gòu)思的實(shí)施例的存儲(chǔ)系統(tǒng)與操作儲(chǔ)存系統(tǒng)的方法，慢慢地生成從時(shí)鐘生成的初始脈沖，其中經(jīng)由通道傳遞的特定(多個(gè))CAD信號(hào)被同步，并且從而，即使(多個(gè))CAD信號(hào)的(多個(gè))初始脈沖由于符號(hào)間干擾而相對(duì)較少，存儲(chǔ)器也可以檢測(cè)(多個(gè))CAD信號(hào)。因此，可以基本上防止符號(hào)間干擾。另外，因?yàn)?多個(gè))CAD信號(hào)的轉(zhuǎn)移點(diǎn)在通道中被不同地設(shè)置，所以可以降低電源噪聲和/SEMI。
[0096]圖23、圖24、圖25是進(jìn)一步示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的圖1的存儲(chǔ)器控制器140的各個(gè)框圖。在以上描述的實(shí)施例中，主時(shí)鐘MCLK或者輸入時(shí)鐘CLKi在所有通道接口142中被主要調(diào)制，但是一個(gè)或多個(gè)實(shí)施例不限制于此。參照?qǐng)D23，可以僅僅在部分通道接口 142中執(zhí)行調(diào)制操作。例如，多個(gè)通道接口 142當(dāng)中的第X通道接口 142_x可以僅僅調(diào)制主時(shí)鐘MCLK以生成第X從時(shí)鐘CLKsx，并且其它通道接口 142可以通過使用沒有被調(diào)制的主時(shí)鐘MCLK發(fā)送/接收信號(hào)。
[0097]在以上實(shí)施例中，所有通道接口142執(zhí)行相同的調(diào)制操作，但是不限制于此。參照?qǐng)D24，通道接口 142當(dāng)中至少兩個(gè)通道接口可以執(zhí)行彼此不同的調(diào)制操作。例如，第一通道接口 142_1包括以延遲鏈形成的第一時(shí)鐘調(diào)制器142_11，而第X通道接口 142_x可以包括以從DLL形成的第X時(shí)鐘調(diào)制器142_xl。
[0098]在以上描述的實(shí)施例中，通道接口142中的每一個(gè)單獨(dú)地執(zhí)行的調(diào)制操作，但是不限制于此。參照?qǐng)D25，通道接口 142當(dāng)中至少兩個(gè)通道接口可以共享一個(gè)從時(shí)鐘CLKs。例如，第二通道接口 142_2可以通過使用由第一通道接口 142_1生成的第一從時(shí)鐘CLKsl經(jīng)由第二通道CH2發(fā)送與接收信號(hào)。
[0099]圖26是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括非易失性存儲(chǔ)系統(tǒng)的計(jì)算系統(tǒng)2600的框圖。根據(jù)實(shí)施例的計(jì)算系統(tǒng)2600可以是移動(dòng)設(shè)備或者臺(tái)式計(jì)算機(jī)，并且可以包括電連接至總線2660的包含中央處理器單元(CPU)的主機(jī)2610、隨機(jī)存取存儲(chǔ)器(RAM)2620、用戶接口 2630和設(shè)備驅(qū)動(dòng)器2640。非易失性儲(chǔ)存系統(tǒng)2650可以連接到設(shè)備驅(qū)動(dòng)器2640。主機(jī)2610控制整個(gè)計(jì)算系統(tǒng)2600，并且可以執(zhí)行與通過用戶接口 2630輸入的用戶的命令相應(yīng)的計(jì)算。RAM 2620可以起到主機(jī)2610的數(shù)據(jù)存儲(chǔ)器的作用，并且主機(jī)2610可以經(jīng)由設(shè)備驅(qū)動(dòng)器2640記錄用戶數(shù)據(jù)到非易失性儲(chǔ)存系統(tǒng)2650或者從非易失性儲(chǔ)存系統(tǒng)2650讀取用戶數(shù)據(jù)。而且，在圖26中，用于控制非易失性儲(chǔ)存系統(tǒng)2640的操作和管理的設(shè)備驅(qū)動(dòng)器2640布置在主機(jī)2610的輸出部分上，但是設(shè)備驅(qū)動(dòng)器2640可以布置在主機(jī)2610中。非易失性儲(chǔ)存系統(tǒng)2650可以是圖1的存儲(chǔ)系統(tǒng)100。因此，計(jì)算系統(tǒng)2600可以通過最小化符號(hào)間干擾、電源噪聲和/或EMI的影響來執(zhí)行精確的操作。
[0100]雖然已經(jīng)參考本發(fā)明構(gòu)思的示范性實(shí)施例具體示出并且描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將理解的是，在形式和細(xì)節(jié)上可以在這里進(jìn)行各種變化而不脫離以下權(quán)利要求的精神和范圍。
【主權(quán)項(xiàng)】
1.一種存儲(chǔ)系統(tǒng)，包括: 存儲(chǔ)器控制器，包括包含第一通道接口和第二通道接口的多個(gè)通道接口 ； 多個(gè)存儲(chǔ)器，包括第一存儲(chǔ)器組和第二存儲(chǔ)器組； 多個(gè)通道，包括連接到第一存儲(chǔ)器組的第一通道和連接到第二存儲(chǔ)器組的第二通道；以及 布置在存儲(chǔ)器控制器中的所述多個(gè)通道接口，包括第一通道接口和第二通道接口，其中，第一通道接口經(jīng)由第一通道與第一從時(shí)鐘同步地傳遞第一信號(hào)至第一存儲(chǔ)器組，并且第二通道接口經(jīng)由第二通道與具有不同于第一從時(shí)鐘的相位的第二從時(shí)鐘同步地傳遞第二信號(hào)至第二存儲(chǔ)器組，以及 第一從時(shí)鐘從第一輸入時(shí)鐘得出并且第二從時(shí)鐘從第二輸入時(shí)鐘得出。2.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括生成主時(shí)鐘的主時(shí)鐘發(fā)生器，以及 第一輸入時(shí)鐘和第二輸入時(shí)鐘中的每一個(gè)作為共同施加于第一通道接口和第二通道接口的主時(shí)鐘。3.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其中，第一存儲(chǔ)器組和第二存儲(chǔ)器組中的每一個(gè)中的至少一個(gè)存儲(chǔ)器是閃速存儲(chǔ)器。4.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口包括施加第一調(diào)制到第一輸入時(shí)鐘的第一時(shí)鐘調(diào)制器，以及 第二通道接口包括施加不同于第一調(diào)制的第二調(diào)制到第二輸入時(shí)鐘的第二時(shí)鐘調(diào)制器。5.如權(quán)利要求4所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口還包括接收第一從時(shí)鐘并且響應(yīng)于第一從時(shí)鐘經(jīng)由第一通道同步地控制第一信號(hào)的通信的第一發(fā)送器/接收器(Tx/Rx);以及 第二通道接口還包括接收第二從時(shí)鐘并且響應(yīng)于第二從時(shí)鐘經(jīng)由第二通道同步地控制第二信號(hào)的通信的第二 Tx/Rx。6.如權(quán)利要求5所述的存儲(chǔ)系統(tǒng)，其中，第一信號(hào)的轉(zhuǎn)移點(diǎn)相對(duì)于第二信號(hào)的轉(zhuǎn)移點(diǎn)在時(shí)間上有偏斜。7.如權(quán)利要求4所述的存儲(chǔ)系統(tǒng)，其中，第一輸入時(shí)鐘的第一調(diào)制包括施加多達(dá)第一相位偏移到第一輸入時(shí)鐘，并且第二輸入時(shí)鐘的第二調(diào)制包括施加多達(dá)第二相位偏移到第二輸入時(shí)鐘，其中第一相位偏移不同于第二相位偏移。8.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括生成被施加于第一通道接口的主時(shí)鐘作為第一輸入時(shí)鐘的主時(shí)鐘發(fā)生器，以及 由第一通道接口從第一輸入時(shí)鐘得出的第一從時(shí)鐘作為第二輸入時(shí)鐘被施加于第二通道接口。9.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口包括施加第一調(diào)制到第一輸入時(shí)鐘的第一時(shí)鐘調(diào)制器，以及 第二通道接口包括施加不同于第一調(diào)制的第二調(diào)制到第二輸入時(shí)鐘的第二時(shí)鐘調(diào)制器。10.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口包括施加第一延遲到第一輸入時(shí)鐘的第一延遲鏈，以及 第二通道接口包括施加不同于第一延遲的第二延遲到第二輸入時(shí)鐘的第二延遲鏈。11.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口還包括接收第一從時(shí)鐘并且響應(yīng)于第一從時(shí)鐘經(jīng)由第一通道同步地控制第一信號(hào)的通信的第一發(fā)送器/接收器(Tx/Rx);以及 第二通道接口還包括接收第二從時(shí)鐘并且響應(yīng)于第二從時(shí)鐘經(jīng)由第二通道同步地控制第二信號(hào)的通信的第二 Tx/Rx。12.如權(quán)利要求11所述的存儲(chǔ)系統(tǒng)，其中，第一信號(hào)的轉(zhuǎn)移點(diǎn)相對(duì)于第二信號(hào)的轉(zhuǎn)移點(diǎn)在時(shí)間上有偏斜。13.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括生成被施加于第一通道接口的主時(shí)鐘作為第一輸入時(shí)鐘的主時(shí)鐘發(fā)生器， 由第一通道接口從第一輸入時(shí)鐘得出的第一從時(shí)鐘作為第二輸入時(shí)鐘被施加于第二通道接口， 第一通道接口包括施加第一延遲到第一輸入時(shí)鐘的第一延遲鏈，并且第二通道接口包括施加不同于第一延遲的第二延遲到第二輸入時(shí)鐘的第二延遲鏈。14.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括提供主時(shí)鐘的主延遲鎖相環(huán)(DLL)，以及 第一輸入時(shí)鐘和第二輸入時(shí)鐘中的每一個(gè)作為共同施加于第一通道接口和第二通道接口的主時(shí)鐘。15.如權(quán)利要求14所述的存儲(chǔ)系統(tǒng)，其中，第一通道接口包括: 第一從DLL，施加第一延遲到第一輸入時(shí)鐘，以及 第一發(fā)送器/接收器(Tx/Rx)，接收第一從時(shí)鐘并且響應(yīng)于第一從時(shí)鐘經(jīng)由第一通道同步地控制第一信號(hào)的通信，以及 第二通道接口包括: 第二從DLL，施加不同于第一延遲的第二延遲到第二輸入時(shí)鐘，以及 第二 Tx/Rx，接收第二從時(shí)鐘并且響應(yīng)于第二從時(shí)鐘經(jīng)由第二通道同步地控制第二信號(hào)的通信。16.一種存儲(chǔ)系統(tǒng)，包括: 存儲(chǔ)器控制器，包括包含第一通道接口和第二通道接口的多個(gè)通道接口 ； 多個(gè)存儲(chǔ)器，包括第一存儲(chǔ)器組和第二存儲(chǔ)器組； 多個(gè)通道，包括連接到第一存儲(chǔ)器組的第一通道和連接到第二存儲(chǔ)器組的第二通道；以及 布置在存儲(chǔ)器控制器中的所述多個(gè)通道接口，包括第一通道接口和第二通道接口， 其中第一通道接口包括: 第一時(shí)鐘調(diào)制器，接收第一輸入時(shí)鐘并且施加第一調(diào)制到第一輸入時(shí)鐘以便生成第一從時(shí)鐘； 第一先進(jìn)先出(FIFO)緩沖器，接收并且存儲(chǔ)第一控制、地址和數(shù)據(jù)(CAD)信號(hào)中的至少一個(gè)；以及 第一發(fā)送器/接收器(Tx/Rx)，從所述FIFO緩沖器接收第一 CAD信號(hào)并且響應(yīng)于第一從時(shí)鐘經(jīng)由第一通道同步地控制第一 CAD信號(hào)到第一存儲(chǔ)器組的通信，以及 其中第二通道接口包括: 第二時(shí)鐘調(diào)制器，接收第二輸入時(shí)鐘并且施加第二調(diào)制到第二輸入時(shí)鐘以便生成不同于第一從時(shí)鐘的第二從時(shí)鐘； 第二FIFO緩沖器，接收并且存儲(chǔ)第二CAD信號(hào)中的至少一個(gè)；以及 第二 Tx/Rx，從第二 FIFO緩沖器接收第二 CAD信號(hào)并且響應(yīng)于第二從時(shí)鐘經(jīng)由第二通道同步地控制第二 CAD信號(hào)到第二存儲(chǔ)器組的通信。17.如權(quán)利要求16所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括生成主時(shí)鐘的主時(shí)鐘發(fā)生器，以及 第一輸入時(shí)鐘和第二輸入時(shí)鐘中的每一個(gè)作為共同施加于第一通道接口和第二通道接口的主時(shí)鐘。18.如權(quán)利要求17所述的存儲(chǔ)系統(tǒng)，其中，第一存儲(chǔ)器組和第二存儲(chǔ)器組中的每一個(gè)中的至少一個(gè)存儲(chǔ)器是閃速存儲(chǔ)器。19.如權(quán)利要求17所述的存儲(chǔ)系統(tǒng)，其中，第一CAD信號(hào)的轉(zhuǎn)移點(diǎn)相對(duì)于第二CAD信號(hào)的轉(zhuǎn)移點(diǎn)在時(shí)間上有偏斜。20.如權(quán)利要求17所述的存儲(chǔ)系統(tǒng)，其中，施加第一調(diào)制到第一輸入時(shí)鐘包括施加多達(dá)第一相位偏移到第一輸入時(shí)鐘，以及 所述施加第二調(diào)制到第二輸入時(shí)鐘包括施加多達(dá)第二相位偏移到第二輸入時(shí)鐘，其中第一相位偏移不同于第二相位偏移。21.如權(quán)利要求16所述的存儲(chǔ)系統(tǒng)，其中，所述存儲(chǔ)器控制器還包括: 主時(shí)鐘發(fā)生器，其生成施加于第一通道接口的主時(shí)鐘作為第一輸入時(shí)鐘，以及 由第一時(shí)鐘調(diào)制器從第一輸入時(shí)鐘生成的第一從時(shí)鐘被提供到第二通道接口作為第二輸入時(shí)鐘。22.—種固態(tài)硬盤(SSD)，包括: 多個(gè)閃速存儲(chǔ)器組，經(jīng)由多個(gè)通道中的相應(yīng)一個(gè)分別連接到布置在SSD控制器中的多個(gè)通道接口中的一個(gè)， 其中，所述多個(gè)通道接口中的每一個(gè)被配置為接收輸入時(shí)鐘，從輸入時(shí)鐘生成從時(shí)鐘，并且響應(yīng)于從時(shí)鐘將控制、地址和數(shù)據(jù)(CAD)信號(hào)中的至少一個(gè)從所述SSD控制器同步地傳遞到經(jīng)由相應(yīng)通道連接的閃速存儲(chǔ)器組。23.如權(quán)利要求22所述的SSD，其中，所述多個(gè)通道接口中的每一個(gè)使用時(shí)鐘調(diào)制器、延遲鏈和延遲鎖相環(huán)(DLL)中的一個(gè)從輸入時(shí)鐘生成從時(shí)鐘。24.如權(quán)利要求22所述的SSD，其中，所述多個(gè)通道接口中的每一個(gè)在第一時(shí)間段期間使用提高輸入時(shí)鐘的頻率的時(shí)鐘調(diào)制器中的一個(gè)從輸入時(shí)鐘生成從時(shí)鐘，然后在第二時(shí)間段期間保持輸入時(shí)鐘的頻率， 當(dāng)所述通道接口從空閑狀態(tài)切換到喚醒狀態(tài)時(shí)第一時(shí)間段開始。25.如權(quán)利要求22所述的SSD，其中，所述多個(gè)通道接口中的每一個(gè)生成由所述多個(gè)通道接口生成的多個(gè)從時(shí)鐘當(dāng)中具有唯一相位的從時(shí)鐘。
【文檔編號(hào)】G11C16/34GK106057242SQ201610212732
【公開日】2016年10月26日
【申請(qǐng)日】2016年4月7日 公開號(hào)201610212732.6, CN 106057242 A, CN 106057242A, CN 201610212732, CN-A-106057242, CN106057242 A, CN106057242A, CN201610212732, CN201610212732.6
【發(fā)明人】趙永進(jìn), 樸在根, 柳永光, 黃淳石
【申請(qǐng)人】三星電子株式會(huì)社