一種新的x譯碼器電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種譯碼器，特別是涉及一種新的X譯碼器電路。
【背景技術(shù)】
[0002]圖1為現(xiàn)有技術(shù)中一種X譯碼器的結(jié)構(gòu)示意圖。現(xiàn)有技術(shù)的X譯碼器中的電平位移器(Level Shift)是完全對稱的，PM0S 管 PMO、NM0S 管 ΝΜ0 與 PM0S 管 PM1、NM0S 管 NM1形成交叉耦合鎖存結(jié)構(gòu)，NM0S管NM2和NM3為反相電路，PM0S管PM2、NM0S管NM4和PM0S管PM3、NM0S管NM5為輸出電路；PM0S管PM5、NM0S管NM7和NM0S管NM8組成字線WL充放電電路，其受電平位移器輸出SEL和SELb控制對字線WL進(jìn)行充放電，SE為選擇信號，其經(jīng)過反相器INV得到反相選擇信號SE1。
[0003]PM0S 管 PM0-PM3 接電源 VDD，NM0S 管 NM0-NM5、NM8 源極接地，NM0S 管 NM2 的漏極與PM0S管ΡΜ0和NM0S管ΝΜ0的漏極、PM0S管PM1和NM0S管NM1的柵極、PM0S管PM3和NM0S管匪5的柵極相接形成節(jié)點(diǎn)B，NM0S管匪3的漏極與PM0S管PM1和NM0S管匪1的漏極、PM0S管ΡΜ0和NM0S管ΝΜ0的柵極、PM0S管PM2和NM0S管NM4的柵極相接形成節(jié)點(diǎn)A，PM0S管PM3和NM0S管NM5的漏極相接形成電平位移器的反相輸出節(jié)點(diǎn)SELb，PMOS管PM2和NM0S管NM4的漏極相接形成電平位移器的同相輸出節(jié)點(diǎn)SEL，PM0S管PM5、NM0S管NM8的柵極接電平位移器的反相輸出節(jié)點(diǎn)SELb，NM0S管匪7的柵極接電平位移器的同相輸出節(jié)點(diǎn)SEL，PM0S管PM5的源極和NM0S管NM7的漏極接電荷泵輸出高壓XPZ，PM0S管PM5、NM0S管NM8的漏極和NM0S管匪7的源極相接組成字線節(jié)點(diǎn)WL。
[0004]目前，X譯碼器(X decoder)電路通常用來選擇字線WL (Word line)。選擇信號SE為低電平時，X譯碼器的電平位移器(Level Shift)輸出SEL為高、SELb為低，PMOS管PM5和NM0S管NM7開啟，XPZ通過PM0S管PM5和NM0S管NM7給字線WL充電。
[0005]然而，現(xiàn)有技術(shù)(圖1)中因?yàn)殡娖轿灰破?Level Shift)很慢，SEL上升與SELb下降之間有一個較大的延時，導(dǎo)致SELb和SEL同時為高，Selb為高導(dǎo)致NMOS管NM8開啟，開啟的NM0S管NM8會阻止字線WL電壓上升。當(dāng)系統(tǒng)對字線WL電壓上升時間有嚴(yán)格要求時,這個延時是不可以容忍的。
[0006]而且SEL和SELb同時為高，在電荷泵輸出高壓XPZ上會有一個很大的到地的電流，會增加高壓電荷泵(Charge Pump)的負(fù)擔(dān)(Loading),增加IP的功耗。
[0007]圖2為現(xiàn)有技術(shù)中X譯碼器的仿真結(jié)果圖，可見，SEL變高到SELb變低之間有較長時間二者均為高，此延時約有1.3nS，其所引起的XPZ電壓上的交叉電流高達(dá)250uA，字線WL上升時間也較長，達(dá)到2.7nS。

【發(fā)明內(nèi)容】

[0008]為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之一目的在于提供一種新的X譯碼器電路，其消除了同相輸出節(jié)點(diǎn)SEL與反相輸出節(jié)點(diǎn)SELb之間的延遲，減少了字線WL的充電時間，提高了閃存讀的速度，同時，通過消除延時避免了額外的負(fù)載(loading)，減少了閃存(flash)的功耗。
[0009]為達(dá)上述及其它目的，本發(fā)明提出一種新的X譯碼器電路，在現(xiàn)有X譯碼器電路的電平位移器的PM0S管(PM3)漏極和NM0S管(NM5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NM0S管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)M0S管(PM3)的漏極輸出和該NM0S管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時該P(yáng)M0S管(PM3)的輸出不對該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該X譯碼器的同相輸出節(jié)點(diǎn)上升時及時將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時間。
[0010]進(jìn)一步地，該隔離電路包括一 PM0S管(PM4)，該P(yáng)M0S管(PM4)源極與該P(yáng)M0S管(PM3)漏極相連，該P(yáng)M0S管(PM4)漏極與該NM0S管(NM5)漏極相連構(gòu)成該x譯碼器的反相輸出節(jié)點(diǎn)，該P(yáng)M0S管(PM4)柵極接至該X譯碼器的電平位移器的反相器的輸出節(jié)點(diǎn)。
[0011]進(jìn)一步地，該下拉電路包括一 NM0S管(NM6)，該NM0S管(NM6)源極接地，漏極與該NM0S管(NM5)漏極以及該P(yáng)M0S管(PM4)漏極相接組成該x譯碼器的反相輸出節(jié)點(diǎn)，該NM0S管(NM6)的柵極連接至該反相器的輸出節(jié)點(diǎn)。
[0012]進(jìn)一步地，當(dāng)該反相器的輸入端的選擇信號為低時，其輸出節(jié)點(diǎn)的反相選擇信號為高，該反相選擇信號經(jīng)過該電平位移器的NM0S管(匪3)和PM0S管(PM2)兩次反相后將該同相輸出節(jié)點(diǎn)拉高，另一路，該NM0S管(NM6)因其柵極電壓為高而開啟，開啟的NM0S管(NM6)直接把該反相輸出節(jié)點(diǎn)拉低，使該同相輸出節(jié)點(diǎn)的上升和該反相輸出節(jié)點(diǎn)的下降沒有延時。
[0013]與現(xiàn)有技術(shù)相比，本發(fā)明一種新的X譯碼器，其通過在現(xiàn)有X譯碼器的電平位移器的PM0S管PM3漏極和NM0S管NM5漏極間串聯(lián)一隔離電路，并增加一下拉電路與NM0S管匪5并聯(lián)，消除了同相輸出節(jié)點(diǎn)SEL與反相輸出節(jié)點(diǎn)SELb之間延遲，減少了字線WL的充電時間，提高了閃存(flash)讀的速度，同時，延時的消除避免了額外的負(fù)載(loading),減少了閃存(flash)的功耗。
【附圖說明】
[0014]圖1為現(xiàn)有技術(shù)中一種X譯碼器的結(jié)構(gòu)示意圖；
[0015]圖2為現(xiàn)有技術(shù)中X譯碼器的仿真結(jié)果圖；
[0016]圖3為本發(fā)明一種新的X譯碼器電路的電路結(jié)構(gòu)圖；
【具體實(shí)施方式】
[0017]以下通過特定的具體實(shí)例并結(jié)合【附圖說明】本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。
[0018]圖3為本發(fā)明一種新的X譯碼器電路的電路結(jié)構(gòu)圖。如圖3所示，本發(fā)明一種新的X譯碼器電路，在現(xiàn)有電平位移器基礎(chǔ)上，在PM0S管PM3漏極和NM0S管匪5漏極間串聯(lián)一隔離電路301，并增加一下拉電路302與NM0S管匪5并聯(lián)，該隔離電路301用于將PM0S管PM3的漏極輸出和NM0S管匪5漏極輸出隔離以保證在該下拉電路302導(dǎo)通時PM0S管PM3的輸出不對該譯碼器的反相輸出節(jié)點(diǎn)SELb產(chǎn)生不良影響；該下拉電路302用于在同相輸出節(jié)點(diǎn)SEL上升時及時將反相輸出節(jié)點(diǎn)SELb下拉以減少兩輸出節(jié)點(diǎn)同為高的時間。
[0019]在本發(fā)明較佳實(shí)施例中，該隔離電路301包括PM0S管PM4，該P(yáng)M0S管PM4串聯(lián)在PM0S管PM3漏極和NM0S管NM5漏極之間，S卩，PM0S管PM4源極與PM0S管PM3漏極相連，PM0S管PM4漏極與NM0S管匪5漏極相連構(gòu)成該x譯碼器的電平位移器的反相輸出節(jié)點(diǎn)SELb，PM0S管PM4柵極接至反相器INV的輸出節(jié)點(diǎn)SE1 ;下拉電路301包括一 NM0S管NM6，該NM0S管NM6與NM0S管NM5并聯(lián)，即該NM0S管NM6源極接地，漏極與NM0S管NM5漏極以及PM0S管PM4漏極相接組成該X譯碼器的電平位移器的反相輸出節(jié)點(diǎn)SELb，該NM0S管NM6的柵極連接至該反相器INV的輸出節(jié)點(diǎn)SE1。
[0020]當(dāng)選擇信號SE為低時，反相選擇信號SE1為高，SE1經(jīng)過NM0S管匪3和PM0S管PM2兩次反相后將同相輸出節(jié)點(diǎn)SEL拉高，另一路，NM0S管NM6因其柵極電壓為高而開啟，開啟的NM0S管NM6直接把反相輸出節(jié)點(diǎn)SELb拉低，因?yàn)槎际菃蜗蜻^程，不存在反饋故SEL上升和SELb下降基本沒有延時，如果所有M0S管延時相同，理論上SEL上升比SELb下降略晚。本發(fā)明中，延時的消除減少了字線WL的充電時間，提高了閃存(flash)讀的速度，同時，延時的消除避免了額外的負(fù)載(loading),減少了閃存(flash)的功耗。
[0021]可見，本發(fā)明一種新的X譯碼器，其通過在現(xiàn)有X譯碼器的電平位移器的PM0S管PM3漏極和NM0S管匪5漏極間串聯(lián)一隔離電路，并增加一下拉電路與NM0S管匪5并聯(lián)，消除了同相輸出節(jié)點(diǎn)SEL與反相輸出節(jié)點(diǎn)SELb之間延遲，減少了字線WL的充電時間，提高了閃存(flash)讀的速度，同時，延時的消除避免了額外的負(fù)載(loading),減少了閃存(flash)的功耗。
[0022]上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。
【主權(quán)項(xiàng)】
1.一種新的X譯碼器電路，其特征在于:在現(xiàn)有X譯碼器電路的電平位移器的PMOS管(PM3)漏極和NMOS管(匪5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NMOS管(匪5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)的漏極輸出和該NMOS管(匪5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時該P(yáng)MOS管(PM3)的輸出不對該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該X譯碼器的同相輸出節(jié)點(diǎn)上升時及時將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時間。2.如權(quán)利要求1所述的一種新的X譯碼器電路，其特征在于:該隔離電路包括一PMOS管(PM4)，該P(yáng)MOS管(PM4)源極與該P(yáng)MOS管(PM3)漏極相連，該P(yáng)MOS管(PM4)漏極與該NMOS管(NM5)漏極相連構(gòu)成該X譯碼器的反相輸出節(jié)點(diǎn)，該P(yáng)MOS管(PM4)柵極接至該x譯碼器的電平位移器的反相器的輸出節(jié)點(diǎn)。3.如權(quán)利要求2所述的一種新的X譯碼器電路，其特征在于:該下拉電路包括一NMOS管(NM6)，該NMOS管(NM6)源極接地，漏極與該NMOS管(NM5)漏極以及該P(yáng)MOS管(PM4)漏極相接組成該X譯碼器的反相輸出節(jié)點(diǎn)，該NMOS管(NM6)的柵極連接至該反相器的輸出節(jié)點(diǎn)。4.如權(quán)利要求3所述的一種新的X譯碼器電路，其特征在于:當(dāng)該反相器的輸入端的選擇信號為低時，其輸出節(jié)點(diǎn)的反相選擇信號為高，該反相選擇信號經(jīng)過該電平位移器的NMOS管(NM3)和PMOS管(PM2)兩次反相后將該同相輸出節(jié)點(diǎn)拉高，另一路，該NMOS管(NM6)因其柵極電壓為高而開啟，開啟的NMOS管(NM6)直接把該反相輸出節(jié)點(diǎn)拉低，使該同相輸出節(jié)點(diǎn)的上升和該反相輸出節(jié)點(diǎn)的下降沒有延時。
【專利摘要】本發(fā)明公開了一種新的x譯碼器電路，在電平位移器的PMOS管(PM3)漏極和NMOS管(NM5)漏極間串聯(lián)一隔離電路，并增加一下拉電路與該NMOS管(NM5)并聯(lián)，該隔離電路用于將該P(yáng)MOS管(PM3)的漏極輸出和該NMOS管(NM5)漏極輸出隔離以保證在該下拉電路導(dǎo)通時該P(yáng)MOS管(PM3)的輸出不對該譯碼器的反相輸出節(jié)點(diǎn)產(chǎn)生不良影響，該下拉電路用于在該x譯碼器的同相輸出節(jié)點(diǎn)上升時及時將該反相輸出節(jié)點(diǎn)下拉以減少兩輸出節(jié)點(diǎn)同為高的時間，通過本發(fā)明，消除了同相輸出節(jié)點(diǎn)與反相輸出節(jié)點(diǎn)之間的延遲，減少了字線的充電時間，提高了閃存讀的速度，同時，通過消除延時避免了額外的負(fù)載，減少了閃存的功耗。
【IPC分類】G11C16/06
【公開號】CN105427884
【申請?zhí)枴緾N201410464652
【發(fā)明人】馮楚華, 楊光軍
【申請人】上海華虹宏力半導(dǎo)體制造有限公司
【公開日】2016年3月23日
【申請日】2014年9月12日