專利名稱：流水線雙端口集成電路存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及存儲(chǔ)器，并且特別地涉及雙端口存儲(chǔ)器。
雙端口存儲(chǔ)器可廣泛用于多種應(yīng)用。它們?cè)谕ㄐ蓬I(lǐng)域和多處理器系統(tǒng)中有特殊用途。在多處理器系統(tǒng)中，一個(gè)處理器可以把數(shù)據(jù)寫入陣列，另一個(gè)處理器可以把數(shù)據(jù)讀出。特別地，雙端口RAMs特別適合于已知為異步傳輸模式(ATM)的通信應(yīng)用。在一個(gè)ATM交換中，大量數(shù)據(jù)必須在2個(gè)處理設(shè)備之間傳送。另一個(gè)通信應(yīng)用是一個(gè)標(biāo)準(zhǔn)的IEEE 802.3(通常在從數(shù)字設(shè)備公司可獲得的商標(biāo)“Ethernet”之下已知)通信路由器。這些類型的應(yīng)用有對(duì)不昂貴但包括一個(gè)大的陣列的雙端口存儲(chǔ)器有一種需求。
傳統(tǒng)上，使用兩種技術(shù)中的一種來(lái)構(gòu)建雙端口隨機(jī)接入存儲(chǔ)器(RAMs)。在第一種技術(shù)中，每個(gè)存儲(chǔ)器單元是真正的雙端口，因而需要8個(gè)晶體管。由于大的雙端口存儲(chǔ)器單元使得陣列本身很大，基于這種技術(shù)的集成電路存儲(chǔ)器很昂貴。第二種技術(shù)運(yùn)用具有一個(gè)分區(qū)陣列的標(biāo)準(zhǔn)單端口靜態(tài)RAM單元。如果2個(gè)端口同時(shí)希望接入相同的分區(qū)，那么這些接入中的一個(gè)必須被延遲。隨著分區(qū)數(shù)目的增長(zhǎng)，發(fā)生沖突的可能性減少，但由于額外的解碼和沖突檢測(cè)電路，費(fèi)用增加。這樣，需要的是一個(gè)使用傳統(tǒng)的單端口SRAM單元但同時(shí)不昂貴且快速的大的雙端口RAM。這些需求可由本發(fā)明來(lái)滿足，本發(fā)明的特征和優(yōu)點(diǎn)將附圖及其相關(guān)描述來(lái)進(jìn)一步描述。


圖1示意構(gòu)成根據(jù)本發(fā)明的流水線雙端口集成電路存儲(chǔ)器的部分方框圖和部分邏輯圖。
圖2示意構(gòu)成包括單端口靜態(tài)RAM單元的圖1的陣列的一部分的部分方框圖和部分邏輯圖。
圖3示意構(gòu)成圖1的仲裁電路的部分方框圖和部分邏輯圖。
圖1示意構(gòu)成根據(jù)本發(fā)明的存儲(chǔ)器20的部分方框圖和部分邏輯圖。存儲(chǔ)器20是一個(gè)集成電路雙端口靜態(tài)隨機(jī)接入存儲(chǔ)器(SRAM)，一般包括一個(gè)單端口SRAM陣列21，一個(gè)仲裁電路24，焊接區(qū)26和28，一個(gè)輸入部分30和一個(gè)輸出部分50。陣列21有一個(gè)用于接收一個(gè)N比特地址的輸入端，一個(gè)用于接收信號(hào)W的控制輸入終端，用于接收標(biāo)記為“CLKX”和“CLKY”的時(shí)鐘信號(hào)的時(shí)鐘輸入端，一個(gè)用于接收標(biāo)記為“DIN”的M比特?cái)?shù)據(jù)值的數(shù)據(jù)輸入端，一個(gè)用于提供標(biāo)記為“DOUT”的N比特?cái)?shù)據(jù)值的輸出端。陣列21同時(shí)包括一個(gè)解碼器方框22和一個(gè)寫控制電路23。
存儲(chǔ)器20對(duì)分別在焊接區(qū)26和28上接收的標(biāo)記為“CLOCK(X)”和“CLOCK(Y)”的2個(gè)時(shí)鐘信號(hào)作出響應(yīng)。仲裁電路24有一個(gè)連到用于接收CLOCK(X)的焊接區(qū)26上的第一輸入端，連到用于接收CLOCK(Y)的焊接區(qū)28上的第二輸入端和用于提供信號(hào)CLKX和CLKY給陣列21的輸出端，一個(gè)用于提供標(biāo)記為“XYSEL”的控制信號(hào)的輸出端，一個(gè)用于提供標(biāo)記為“QCLKX”的信號(hào)的輸出端和用于提供標(biāo)記為“QCLKY”的信號(hào)的輸出端。
輸入部分30一般包括焊接區(qū)31-36，D型觸發(fā)器40-45和復(fù)用器(MUXes)46-48。焊接區(qū)31接收一個(gè)標(biāo)記為“ADD(X)”的N比特地址信號(hào)。焊接區(qū)32接收一個(gè)標(biāo)記為“ADD(Y)”的N比特地址信號(hào)。焊接區(qū)33接收一個(gè)標(biāo)記為W(X)的寫控制信號(hào)。焊接區(qū)34接收一個(gè)標(biāo)記為W(Y)的寫控制信號(hào)。焊接區(qū)35接收一個(gè)標(biāo)記為“DIN(X)”的M比特輸入數(shù)據(jù)信號(hào)。焊接區(qū)36接收一個(gè)標(biāo)記為“DIN(Y)”的M比特?cái)?shù)據(jù)輸入信號(hào)。應(yīng)該清楚的是，每個(gè)代表用于接收各自的地址信號(hào)的N個(gè)焊接區(qū)的焊接區(qū)31和32和每個(gè)代表用于接收各自的DIN信號(hào)的M個(gè)焊接區(qū)的焊接區(qū)35和36，為了簡(jiǎn)化，只在圖1中示意為一單個(gè)焊接區(qū)。
觸發(fā)器40有一個(gè)連到焊接區(qū)31的D輸入端，一個(gè)用于接收信號(hào)CLOCK(X)的時(shí)鐘輸入端，一個(gè)Q輸出端，并代表接收ADD(X)的各個(gè)地址信號(hào)并提供各個(gè)鎖存地址信號(hào)的N個(gè)D型觸發(fā)器中的一個(gè)。觸發(fā)器41有一個(gè)連到焊接區(qū)32的D輸入端，一個(gè)用于接收信號(hào)CLOCK(Y)的時(shí)鐘輸入端，一個(gè)Q輸出端，并代表接收ADD(Y)的各個(gè)地址信號(hào)并提供鎖存地址信號(hào)的N個(gè)觸發(fā)器中的一個(gè)。觸發(fā)器42有一個(gè)連到焊接區(qū)33的D輸入端，一個(gè)用于接收信號(hào)CLOCK(X)的時(shí)鐘輸入端和一個(gè)Q輸出端。觸發(fā)器43有一個(gè)連到焊接區(qū)34的D輸入端，一個(gè)用于接收信號(hào)CLOCK(Y)的時(shí)鐘輸入端和一個(gè)Q輸出端。觸發(fā)器44有一個(gè)連到焊接區(qū)35的D輸入端，一個(gè)用于接收信號(hào)CLOCK(X)的時(shí)鐘輸入端，一個(gè)Q輸出端，并代表接收信號(hào)DIN(X)的各個(gè)信號(hào)的M個(gè)觸發(fā)器中的一個(gè)。觸發(fā)器45有一個(gè)連到焊接區(qū)36的D輸入端，一個(gè)用于接收信號(hào)CLOCK(Y)的時(shí)鐘輸入端，一個(gè)Q輸出端，并代表接收信號(hào)DIN(Y)的相應(yīng)信號(hào)的M個(gè)觸發(fā)器中的一個(gè)。
MUX 46有一個(gè)連到觸發(fā)器40的Q輸出端的第一輸入端，連到觸發(fā)器41的Q輸出端的第二輸入端，一個(gè)用于接收信號(hào)XYSEL的控制輸入端和一個(gè)輸出端，并代表接收ADD(X)和ADD(Y)的各個(gè)地址信號(hào)并提供它的相應(yīng)的輸出作為信號(hào)ADD給陣列21的N個(gè)MUXes中的一個(gè)。MUX 47有一個(gè)連到觸發(fā)器42的Q輸出端的第一輸入端，連到觸發(fā)器43的Q輸出端的第二輸入端，一個(gè)用于接收信號(hào)XYSEL的控制輸入端和一個(gè)用于提供信號(hào)W給陣列21的輸出端。MUX 48有一個(gè)連到觸發(fā)器44的Q輸出端的第一輸入端，連到觸發(fā)器45的Q輸出端的第二輸入端，一個(gè)用于接收信號(hào)XYSEL的控制輸入端和一個(gè)用于提供信號(hào)DIN給陣列21的輸出端，并代表接收DIN(X)和DIN(Y)的各個(gè)信號(hào)并提供它的相應(yīng)的輸出作為信號(hào)DIN給陣列21的M個(gè)MUXes中的一個(gè)。
輸出部分50一般包括D型觸發(fā)器51-54，三態(tài)緩存器55和56和焊接區(qū)60-64。觸發(fā)器51有一個(gè)連到陣列21的輸出端的D輸入端，一個(gè)用于接收信號(hào)QCLKX的時(shí)鐘輸入端，一個(gè)輸出端，并代表接收信號(hào)DOUT的各個(gè)信號(hào)并提供相應(yīng)輸出的M個(gè)觸發(fā)器中的一個(gè)。觸發(fā)器52有一個(gè)連到觸發(fā)器51的Q輸出端的D輸入端，一個(gè)用于接收信號(hào)CLOCK(X)的時(shí)鐘輸入端和一個(gè)輸出端，并代表每個(gè)對(duì)應(yīng)于由觸發(fā)器51代表的前一個(gè)觸發(fā)器中的一個(gè)的M個(gè)觸發(fā)器中的一個(gè)。觸發(fā)器53有一個(gè)連到陣列21的D輸出端的D輸入端，一個(gè)用于接收信號(hào)QCLKY的時(shí)鐘輸入端，一個(gè)輸出端，并代表接收信號(hào)DOUT的各個(gè)信號(hào)并提供相應(yīng)輸出的M個(gè)觸發(fā)器中的一個(gè)。觸發(fā)器54有一個(gè)連到觸發(fā)器53的Q輸出端的D輸入端，一個(gè)用于接收信號(hào)CLOCK(Y)的時(shí)鐘輸入端和一個(gè)輸出端，并代表每個(gè)對(duì)應(yīng)于由觸發(fā)器53代表的前一個(gè)觸發(fā)器中的一個(gè)的M個(gè)觸發(fā)器中的一個(gè)。緩存器55有一個(gè)連到觸發(fā)器52的Q輸出端的數(shù)據(jù)輸入端，一個(gè)數(shù)據(jù)輸出端和一個(gè)連到焊接區(qū)60的控制端，并代表連到觸發(fā)器52的相應(yīng)一個(gè)的M個(gè)緩存器中的一個(gè)。緩存器56有一個(gè)連到觸發(fā)器54的Q輸出端的數(shù)據(jù)輸入端，一個(gè)輸出端，和一個(gè)連到焊接區(qū)63的控制輸入端，并代表連到觸發(fā)器54的每一個(gè)的M個(gè)緩存器中的一個(gè)。焊接區(qū)60接收一個(gè)連到緩存器55的控制輸入端的標(biāo)記為“OE(X)”的輸出使能信號(hào)。焊接區(qū)61被連到緩存器55的輸出端，用于提供一個(gè)標(biāo)記為“DATAOUT(X)”的輸出信號(hào)，并代表對(duì)應(yīng)于象緩存器55的每個(gè)緩存器的M個(gè)焊接區(qū)中的一個(gè)。焊接區(qū)62被連到緩存器56的輸出端，用于提供一個(gè)標(biāo)記為“DATAOUT(Y)”的信號(hào)，并代表連到緩存器56的相應(yīng)一個(gè)的輸出的M個(gè)焊接區(qū)中的一個(gè)。焊接區(qū)63接收一個(gè)標(biāo)記為“OE(Y)”的輸出使能信號(hào)并被連到緩存器56的控制端。
在工作中，存儲(chǔ)器20充當(dāng)一個(gè)完全雙端口的靜態(tài)隨機(jī)接入存儲(chǔ)器(SRAM)。在存儲(chǔ)器20中，不會(huì)出現(xiàn)一個(gè)接入不能在它自己相應(yīng)的時(shí)鐘信號(hào)的一單個(gè)周期內(nèi)發(fā)生的情況。此外，存儲(chǔ)器20使用一個(gè)標(biāo)準(zhǔn)的6晶體管SRAM單元，這樣避免了需要與另一種雙端口技術(shù)相關(guān)聯(lián)的特殊的雙端口單元。
存儲(chǔ)器20通過(guò)允許到陣列21的接入在每個(gè)端口不同步出現(xiàn)來(lái)實(shí)現(xiàn)這些優(yōu)點(diǎn)，其中每個(gè)接入以各自的時(shí)鐘信號(hào)的從低到高的跳變開始。這樣，只要信號(hào)CLOCK(X)和CLOCK(Y)有一個(gè)比規(guī)定的最大頻率低的頻率，存儲(chǔ)器20確保所有接入在它們的各自的時(shí)鐘周期的一單個(gè)周期內(nèi)完成。特別地，雙端口SRAM 20使用仲裁電路24來(lái)確保當(dāng)CLOCK(X)和CLOCK(Y)幾乎同時(shí)出現(xiàn)一個(gè)從低到高的跳變時(shí)，把優(yōu)先權(quán)給予在X端口上的接入。而且，仲裁電路24確保對(duì)于在CLOCK(X)和CLOCK(Y)之間的非常少量的歪斜(skew)，不會(huì)遇到亞穩(wěn)態(tài)的問(wèn)題。
陣列21是一個(gè)能以信號(hào)CLOCK(X)或CLOCK(Y)中的一個(gè)的速度的2倍接入的單端口存儲(chǔ)器中心。通常，存儲(chǔ)器20響應(yīng)外部接入請(qǐng)求產(chǎn)生用于接入陣列21的請(qǐng)求。仲裁電路24確保2個(gè)接入請(qǐng)求中較早的一個(gè)被提供給陣列21，除了在2個(gè)接入請(qǐng)求幾乎同時(shí)被接收的情況。在這種情況下，仲裁電路24把優(yōu)先權(quán)授予X端口。
特別地，仲裁電路24輸出信號(hào)XYSEL來(lái)指示是否X端口或Y端口已被給予接入到陣列21。在這個(gè)特定的實(shí)施例中，一個(gè)邏輯高電平代表在X端口上的一個(gè)接入，而一個(gè)邏輯低電平代表在Y端口上的一個(gè)接入。這樣如果信號(hào)XYSEL是一個(gè)邏輯高電平，MUX 46選擇它的第一輸入并提供信號(hào)ADD(X)作為N比特信號(hào)ADD送給陣列21。陣列21之后使用解碼器22執(zhí)行傳統(tǒng)的行和列解碼以提供信號(hào)DOUT(假定接入是一個(gè)讀周期)。類似地，如果仲裁電路24提供一個(gè)邏輯低的信號(hào)XYSEL，MUX 46選擇它的第二輸入。信號(hào)XYSEL選擇對(duì)應(yīng)于仲裁電路24已給予優(yōu)先權(quán)的那個(gè)端口的MUX 47和48的輸入。此外，仲裁電路24提供時(shí)鐘信號(hào)CLKX和CLKY給陣列21的寫控制電路23。注意在其它實(shí)施例中，時(shí)鐘信號(hào)CLKX和CLKY可由一單個(gè)時(shí)鐘信號(hào)代替。
信號(hào)QCLKX和QCLKY分別控制X和Y端口的讀數(shù)據(jù)路徑。信號(hào)QCLKX被輸入到觸發(fā)器51的時(shí)鐘輸入端，信號(hào)QCLKY被輸入到觸發(fā)器53的時(shí)鐘輸入端。注意數(shù)據(jù)輸出路徑也包括分別用信號(hào)CLOCK(X)和CLOCK(Y)的下一個(gè)上升沿同步輸入數(shù)據(jù)的附加的觸發(fā)器52和54。緩存器55和56為信號(hào)“DATAOUT(X)”和“DATAOUT(Y)”提供常規(guī)的三態(tài)控制。
圖2示意構(gòu)成包括單端口存儲(chǔ)器單元80的圖1的陣列21的一部分70的部分方框圖和部分邏輯圖。存儲(chǔ)器單元80是由在字線72上傳導(dǎo)的標(biāo)記為“WL”的信號(hào)激活來(lái)接入的靜態(tài)RAM單元，并分別在互補(bǔ)位線對(duì)74和76產(chǎn)生并標(biāo)記為“BL”和“BL”的差分?jǐn)?shù)據(jù)信號(hào)。存儲(chǔ)器單元80包括N溝道金屬氧化物半導(dǎo)體(MOS)晶體管82和84和反相器86和88。晶體管82有連到位線74的第一電流極，連到字線72的柵極和第二電流極。晶體管84有連到位線76的第一電流極，連到字線72的柵極和第二電流極。反相器86有一個(gè)連到晶體管82的第二電流極的輸入端和連到晶體管84的第二電流極的輸出端。反相器88有一個(gè)連到反相器86的輸出端的一個(gè)輸入端和連到反相器86的輸入端的一個(gè)輸出端。
在工作中，存儲(chǔ)器單元80是一個(gè)邏輯狀態(tài)由于反相器86和88的背對(duì)背工作而被存儲(chǔ)的標(biāo)準(zhǔn)的單端口6晶體管存儲(chǔ)器單元。注意如這里所描述，在存儲(chǔ)器單元中的晶體管的數(shù)目除了執(zhí)行存儲(chǔ)的晶體管外，還包括接入晶體管。存儲(chǔ)器單元80傳統(tǒng)上由字線72的起動(dòng)來(lái)接入。當(dāng)字線72有效時(shí)，晶體管82和84開始導(dǎo)通，把存儲(chǔ)器單元的內(nèi)容作為一個(gè)相對(duì)小的差分電壓耦合到位線74和76。該電壓隨后被檢測(cè)和輸出，在一個(gè)寫周期期間，外部電路在BL和BL之間提供一個(gè)相對(duì)大的差分電壓來(lái)改寫存在存儲(chǔ)器單元80中的內(nèi)容。
存儲(chǔ)器單元80與一個(gè)標(biāo)準(zhǔn)的8晶體管雙端口存儲(chǔ)器單元不同。首先，它只包括6個(gè)而不是8個(gè)晶體管。第二，它只連到單個(gè)的互補(bǔ)位線對(duì)而不是兩對(duì)獨(dú)立的互補(bǔ)位線對(duì)，節(jié)省了2個(gè)附加的接入晶體管。而且，與用于雙端口存儲(chǔ)器單元的2個(gè)字線相比，只有一單個(gè)能接入存儲(chǔ)器單元80的字線。除了節(jié)省2個(gè)晶體管外，只連到單個(gè)字線和單個(gè)位線對(duì)的連接也減少了進(jìn)入和輸出存儲(chǔ)器單元80的金屬連線的數(shù)量。這些效應(yīng)允許使用相對(duì)便宜的傳統(tǒng)的SRAM單元來(lái)構(gòu)建陣列21。注意使用象存儲(chǔ)器單元80的單端口存儲(chǔ)器單元構(gòu)建的陣列將是基于相應(yīng)的8晶體管真正的雙端口存儲(chǔ)器的陣列的尺寸的大約25％。
圖3示意構(gòu)成圖1的仲裁電路24的部分方框圖和部分邏輯圖。仲裁電路24包括一個(gè)單觸發(fā)電路100和101，SR觸發(fā)器102和103，反相器104和105，NOR鎖存110，NAND鎖存120，反相器130和131，單脈沖電路132和133，反相器134和135和SR觸發(fā)器136。單脈沖電路100有一個(gè)連到用于接收信號(hào)CLOCK(X)的焊接區(qū)26的輸入端和一個(gè)輸出端。單脈沖電路101有一個(gè)連到用于接收信號(hào)CLOCK(Y)的焊接區(qū)28的輸入端和一個(gè)輸出端。觸發(fā)器102有一個(gè)連到單脈沖電路100的輸出端的S輸入端，一個(gè)R輸入端和一個(gè)Q輸出端。觸發(fā)器103有一個(gè)連到單脈沖電路101的輸出端的S輸入端，一個(gè)R輸入端和一個(gè)Q輸出端。反相器104有一個(gè)連到觸發(fā)器102的Q輸出端的輸入端和一個(gè)輸出端。反相器105有一個(gè)連到觸發(fā)器103的Q輸出端的輸入端和一個(gè)輸出端。
NOR鎖存110包括NOR門111和112。NOR門111有一個(gè)連到反相器104的輸出端的第一輸入端，一個(gè)第二輸入端和一個(gè)輸出端。NOR門112有一個(gè)連到NOR門111的輸出端的第一輸入端，連到反相器105的輸出端的第二輸入端和一個(gè)連到NOR門111的第二輸入端的輸出端。
NAND鎖存120包括NAND門121和122。NAND門121有一個(gè)連到NOR門111的輸出端的第一輸入端，一個(gè)第二輸入端和一個(gè)輸出端。NAND門122有一個(gè)連到NAND門121的輸出端的第一輸入端，一個(gè)連到NOR門112的輸出端的第二輸入端和一個(gè)連到NAND門121的第二輸入端的輸出端。反相器130有一個(gè)連到NAND門121的輸出端的輸入端和一個(gè)輸出端。反相器131有一個(gè)連到NAND門122的輸出端的輸入端和一個(gè)輸出端。單脈沖電路132有一個(gè)連到反相器130的輸出端的輸入端和一個(gè)用于提供信號(hào)CLKX的輸出端。單脈沖電路133有一個(gè)連到反相器131的輸出端的輸入端和一個(gè)用于提供信號(hào)CLKY的輸出端。反相器134有一個(gè)連到單脈沖電路132的輸出端的輸入端和連到用于提供信號(hào)QCLKX的觸發(fā)器102的R輸入端的輸出端。反相器135有一個(gè)連到單脈沖電路133的輸出端的輸入端和連到用于提供信號(hào)QCLKY的觸發(fā)器103的R輸入端的輸出端。觸發(fā)器136有一個(gè)連到單脈沖電路132的輸出端的S輸入端和一個(gè)連到單脈沖電路133的輸出端的R輸入端，和一個(gè)用于提供信號(hào)XYSEL的Q輸出端。
仲裁電路24包括兩個(gè)單脈沖電路，用于提供短周期脈沖來(lái)消除在信號(hào)CLOCK(X)和CLOCK(Y)中的噪聲跳變。單脈沖電路100和101的脈沖寬度足夠短以便當(dāng)CLOCK(X)和CLOCK(Y)有一個(gè)相對(duì)低的頻率時(shí)，在設(shè)置輸入無(wú)效之前，觸發(fā)器102和103的復(fù)位輸入將不發(fā)生。觸發(fā)器102和103的Q輸出端被反向并被提供給NOR鎖存110的輸入端。
注意在某些條件下，NOR鎖存110會(huì)變得亞穩(wěn)定。在這些條件下，NOR門111和112的輸出端企圖在一個(gè)中間電平保持固定。然而，仲裁電路24通過(guò)NAND鎖存120來(lái)消除這種亞穩(wěn)態(tài)情況。設(shè)置NAND鎖存120的門限，以便如果NOR鎖存110變得亞穩(wěn)定，NAND鎖存120將繼續(xù)正常工作。NAND鎖存120的輸出被進(jìn)一步反向輸入到單脈沖電路132和133。單脈沖電路132和133轉(zhuǎn)換緩慢或不穩(wěn)定的時(shí)鐘信號(hào)并產(chǎn)生具有一個(gè)有限持續(xù)時(shí)間響應(yīng)的尖脈沖。單脈沖電路132和133的輸出被反相來(lái)提供信號(hào)QCLKX和QCLKY，這兩個(gè)信號(hào)被反饋送回到觸發(fā)器102和103的R輸入端。該反饋操作消除了在NOR鎖存110中的任何亞穩(wěn)態(tài)。
盡管本發(fā)明已參考特定的實(shí)施例來(lái)描述，對(duì)本技術(shù)的那些熟練人員可以作進(jìn)一步的變更和改進(jìn)。因此應(yīng)該理解，本發(fā)明包含所有這些不偏離如附后的權(quán)利要求中所定義的本發(fā)明的范圍內(nèi)的改進(jìn)、變化。
權(quán)利要求
1.一個(gè)集成電路存儲(chǔ)器(20)，其特征在于許多個(gè)存儲(chǔ)器單元(21)，許多個(gè)存儲(chǔ)器單元(21)的每一個(gè)被連到單個(gè)字線和單個(gè)位線對(duì)上；連到許多個(gè)存儲(chǔ)器單元(21)，用于響應(yīng)接收的地址選擇許多個(gè)存儲(chǔ)器單元(21)中的一個(gè)存儲(chǔ)器單元的地址解碼器(22)；連到地址解碼器(22)，用于為接入存儲(chǔ)器單元(21)陣列提供到地址解碼器(22)的第一地址的第一地址端口(31)；連到地址解碼器(22)，用于為接入存儲(chǔ)器單元(21)陣列提供到地址解碼器(22)的第二地址的第二地址端口(32)；連到存儲(chǔ)器單元陣列，用于響應(yīng)第一或第二地址從存儲(chǔ)器單元(21)陣列中讀出數(shù)據(jù)的讀數(shù)據(jù)端口；連到存儲(chǔ)器單元(21)陣列，用于響應(yīng)第一或第二地址把數(shù)據(jù)寫入存儲(chǔ)器單元(21)陣列的寫數(shù)據(jù)端口；和連到第一和第二地址端口，用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的仲裁電路(24)，第一和第二時(shí)鐘信號(hào)互相異步，仲裁電路(24)在集成電路存儲(chǔ)器(20)的一個(gè)輸入期間確定第一地址和第二地址中的哪一個(gè)被提供給存儲(chǔ)器單元(21)陣列。
2.權(quán)利要求1的存儲(chǔ)器(20)，其中仲裁電路(24)確保基本同時(shí)的請(qǐng)求基本上在第一或第二時(shí)鐘信號(hào)中的預(yù)確定的一個(gè)的單個(gè)時(shí)鐘周期內(nèi)順序被服務(wù)。
3.權(quán)利要求1的存儲(chǔ)器(20)，其中仲裁電路(24)確定第一或第二時(shí)鐘信號(hào)中的哪一個(gè)先跳變，然后并提供選擇信號(hào)用于選擇第一或第二地址中的某一個(gè)以提供給存儲(chǔ)器單元(21)陣列。
4.權(quán)利要求1的存儲(chǔ)器(20)，其中第一和第二時(shí)鐘信號(hào)被提供給地址解碼器(22)，讀數(shù)據(jù)端口和寫數(shù)據(jù)端口，其中作為對(duì)確定第一時(shí)鐘信號(hào)先跳變的仲裁電路(24)的響應(yīng)，使用用于接入定時(shí)的第一時(shí)鐘信號(hào)接入存儲(chǔ)器單元(21)陣列，并且作為對(duì)確定第二時(shí)鐘信號(hào)先跳變的仲裁電路(24)的響應(yīng)，使用用于接入定時(shí)的第二時(shí)鐘信號(hào)接入存儲(chǔ)器單元(21)陣列。
5.流水線型雙端口靜態(tài)隨機(jī)接入存儲(chǔ)器(20)，其特征在于許多個(gè)靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)，靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列中的每一個(gè)被連到單個(gè)字線和單個(gè)位線對(duì)上；用于接收第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的仲裁電路(24)，第一和第二時(shí)鐘信號(hào)互相異步，仲裁電路(24)用于確定第一或第二時(shí)鐘信號(hào)中的哪一個(gè)先跳變，并且作為響應(yīng)，提供一個(gè)選擇信號(hào)；連到靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列，用于響應(yīng)接收的地址，選擇靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列中的一個(gè)存儲(chǔ)器單元的地址解碼器(22)；連到地址解碼器(22)，用于響應(yīng)處于第一邏輯狀態(tài)的選擇信號(hào)，為接入靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列提供到地址解碼器(22)的第一地址的第一地址端口(31)；連到地址解碼器(22)，用于響應(yīng)處于第二邏輯狀態(tài)的選擇信號(hào)，為接入靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列提供到地址解碼器(22)的第二地址的第二地址端口(32)；連到靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列，用于響應(yīng)接收的第一地址，從中讀出或?qū)懭霐?shù)據(jù)到靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列的第一數(shù)據(jù)端口，其中第一數(shù)據(jù)端口使用第一時(shí)鐘信號(hào)定時(shí)；連到靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列，用于響應(yīng)接收的第二地址，從中讀出或?qū)懭霐?shù)據(jù)到靜態(tài)隨機(jī)接入存儲(chǔ)器單元(21)陣列的第二數(shù)據(jù)端口，其中第二數(shù)據(jù)端口使用第二時(shí)鐘信號(hào)定時(shí)。
6.權(quán)利要求5的存儲(chǔ)器(20)，其中仲裁電路(24)確?；就瑫r(shí)的接入請(qǐng)求基本上在第一或第二時(shí)鐘信號(hào)中的預(yù)確定的一個(gè)的單個(gè)時(shí)鐘周期內(nèi)順序被服務(wù)。
7.權(quán)利要求3，5或6的任何一個(gè)中的存儲(chǔ)器(20)，其中仲裁電路(24)的特征在于第一觸發(fā)器(100)具有用于接收第一時(shí)鐘信號(hào)的第一輸入端和用于提供第一鎖存時(shí)鐘信號(hào)的輸出端；第二觸發(fā)器(101)具有用于接收第二時(shí)鐘信號(hào)的第一輸入端和用于提供第二鎖存時(shí)鐘信號(hào)的輸出端；第一對(duì)正交耦合邏輯門(110)具有分別連到第一(100)和第二(101)觸發(fā)器的輸出端的第一和第二輸入端和第一和第二輸出端；和第三觸發(fā)器(136)具有連到第一對(duì)正交耦合邏輯門(110)的第一輸出端的第一輸入端，連到第一對(duì)正交耦合邏輯門(110)的第二輸出端的第二輸入端和用于提供選擇信號(hào)的輸出端。
8.權(quán)利要求7的存儲(chǔ)器(20)，其中仲裁電路(24)進(jìn)一步的特征在于第二對(duì)正交耦合邏輯門(120)，第二對(duì)正交耦合邏輯門(120)具有連到第一對(duì)正交耦合邏輯門(110)的第一和第二輸出端的第一和第二輸入端，連到第三觸發(fā)器(136)的第一輸入端的第一輸出端和連到第三觸發(fā)器(136)的第二輸入端的第二輸出端。
9.權(quán)利要求8的存儲(chǔ)器(20)，其中仲裁電路(24)進(jìn)一步的特征在于第一脈沖發(fā)生器(132)具有連到第二對(duì)正交耦合邏輯門(120)的第一輸出端的輸入端，連到第三觸發(fā)器(136)的第一輸入端的輸出端；和第二脈沖發(fā)生器(133)具有連到第二對(duì)正交耦合邏輯門(120)的第二輸出端的輸入端，連到第三觸發(fā)器(136)的第二輸入端的輸出端。
10.權(quán)利要求9的存儲(chǔ)器(20)，其中第一觸發(fā)器(102)具有連到第一脈沖發(fā)生器(132)的輸出端的第二輸入端，第二觸發(fā)器(103)具有連到第二脈沖發(fā)生器(133)的輸出端的第二輸入端。
全文摘要
流水線型雙端口集成電路存儲(chǔ)器(20)包括一個(gè)靜態(tài)隨機(jī)接入存儲(chǔ)器(SRAM)單元的陣列(21),其中每個(gè)存儲(chǔ)器單元(80)被連到一單個(gè)字線(72)和一單個(gè)位線對(duì)(74,76)上。每個(gè)端口的接入相對(duì)于相應(yīng)的時(shí)鐘信號(hào)同步執(zhí)行。兩個(gè)時(shí)鐘信號(hào)互相是異步的。當(dāng)接入請(qǐng)求從2個(gè)端口幾乎同時(shí)被接收時(shí),仲裁電路(24)確定哪個(gè)端口接收優(yōu)先權(quán)。接收優(yōu)先權(quán)的端口先接入陣列(21)。仲裁電路(24)確保幾乎同時(shí)的接入請(qǐng)求被順序地服務(wù)并且在一個(gè)相應(yīng)的時(shí)鐘信號(hào)的一單個(gè)周期內(nèi)發(fā)生。
文檔編號(hào)G11C11/40GK1240299SQ9910867
公開日2000年1月5日 申請(qǐng)日期1999年6月22日 優(yōu)先權(quán)日1998年6月23日
發(fā)明者阿倫·S·羅森斯坦, 斯科特·喬治·諾格爾 申請(qǐng)人:摩托羅拉公司