專利名稱：能同時讀程序?qū)憯?shù)據(jù)的程序和數(shù)據(jù)組合不揮發(fā)性存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及不揮發(fā)性半導(dǎo)體存儲器(例如，EPROM、快擦寫存儲器、E2PROM)，特別涉及帶有尋址和讀/寫電路且能同時進行讀寫操作的多個存儲器組合體系結(jié)構(gòu)。
背景技術(shù)：
在第5,3097,314號美國專利中，Lee描述了一種存儲器器件，它被分為帶有分開的寫啟動輸入(WEH和WEL)的組。能同時訪問兩個存儲器組，但只能在同一地址。當(dāng)兩個寫啟動信號有效時，該器件把一個字寫至兩個存儲器組的同一地址處的存儲單元。當(dāng)兩個寫啟動信號無效而一個輸出啟動信號(OE)有效時，器件從兩個組的同一地址處的存儲單元讀一個字。當(dāng)只有一個寫啟動信號有效時，器件將一個字節(jié)寫至一個組。當(dāng)兩個寫啟動信號之一有效而輸出啟動信號也有效時，器件的邏輯電路也允許分開的讀寫操作。于是，從與寫啟動信號無效對應(yīng)的存儲器組讀一個字節(jié)，同時與寫啟動信號有效對應(yīng)的另一組寫一個字節(jié)，也是在同一地址處訪問兩個組。每個組具有其自己的數(shù)據(jù)輸入/輸出線(寬度以字節(jié)為單位)。
在第5,513,139號美國專利中，Butler描寫了一種存儲器，它具有兩個地址譯碼器，一個譯碼器用于讀操作，而一個不同的譯碼器用于寫操作。存儲器還具有分開的輸入和輸出數(shù)據(jù)總線。兩個地址譯碼器從地址計數(shù)器順序地接收有序的地址，但對地址位譯碼，從而沿相反的方向掃描存儲器單元的行。于是，可以按照升序來順序地寫入存儲器的行，而按照降序來讀取這些行(或者相反)。此外，地址計數(shù)器是二進制計數(shù)器，它提供給寫譯碼器的輸出要從提供給讀譯碼器的輸出移位一位，從而讀周期發(fā)生的速率為寫周期的兩倍。存儲器的行數(shù)是(n+1)的倍數(shù)，這里“n”是讀出頻率與寫入頻率的比值(例如，2∶1)，以確保在同一時間間隔內(nèi)不會既讀出又寫入存儲器的行。
在第5,502,683號美國專利中，Marchioro描寫了一種雙口數(shù)據(jù)超高速緩沖存儲器，它使用兩個行譯碼器，在字線或行的每一側(cè)有一個行譯碼器。當(dāng)輸入的字線地址指出要訪問相應(yīng)的行(從該行讀取或?qū)懭朐撔?時，每個行譯碼器啟動給定的字線。然后由接至讀出放大器或?qū)懣刂齐娐返奈痪€訪問受激活的字線的存儲單元。以把每一行劃分成四個字的列邊界把行組織成具有給定位長度的字。有兩個數(shù)據(jù)口，每個數(shù)據(jù)口通過數(shù)據(jù)多路復(fù)用器訪問四個字列中的不同的一列。為了避免兩個行譯碼器企圖驅(qū)動同一條字線引起的沖突，在每一行的字之間的邊界處放置訪問開關(guān)。這些訪問開關(guān)通常是閉合的，從而每條字線是完全連接的。然而，當(dāng)同一行要被兩個行譯碼器訪問時，由控制邏輯(它包括地址比較器)斷開訪問開關(guān)，從而將那一行的字線斷開為兩個分開的部分。這樣，存儲器電路允許同時獨立訪問存儲器陣列中的兩個不同的字。
在第5,367,494號美國專利中，Shebanow等人描述了帶有多個存儲器組的存儲器，每個組具有它自己的地址鎖存器和譯碼器、它自己的數(shù)據(jù)輸入鎖存器和驅(qū)動器以及它自己的數(shù)據(jù)輸出鎖存器和驅(qū)動器?？刂菩盘柊ㄗx/寫信號、地址選通脈沖、數(shù)據(jù)入選通脈沖和數(shù)據(jù)出選通脈沖(將它們送至所有的存儲器組和多位地址組)、數(shù)據(jù)入和數(shù)據(jù)出組地址信號(首先將它們譯碼然后只送至一個經(jīng)選擇的存儲器組)。這些控制信號按照要求啟動一個經(jīng)選擇的存儲器組，以鎖存地址，鎖存數(shù)據(jù)并驅(qū)動輸出數(shù)據(jù)。由此，這種方案允許對不同的存儲器組作時間重疊存儲器訪問。
在第5,361,343美國專利中，Kosonocky等人描述了一種帶有兩個不揮發(fā)存儲器陣列的系統(tǒng)。每個陣列具有它自己的地址寄存器、譯碼器和選通電路，以及它自己的擦除和編程電壓開關(guān)。陣列通過共用的數(shù)據(jù)入鎖存器、數(shù)據(jù)輸出多路復(fù)用器和輸入/輸出緩沖器而共用輸入和輸出數(shù)據(jù)路徑。不同的寄存器、開關(guān)、多路復(fù)用器和啟動操作由邏輯加以控制，邏輯包括陣列選擇電路，該電路能夠?qū)懖僮鬟x擇一個陣列而對同時的讀操作選擇另一個陣列。
當(dāng)設(shè)計能夠同時進行讀寫操作的存儲器器件時，如果要求尋址的靈活性，則大量的電路要重復(fù)。具有最少的控制邏輯和尋址電路的比較簡單的器件一般都在它們的同時讀/寫能力方面受到限制，例如，限于對兩個存儲器組的同一地址進行訪問，或?qū)Φ刂纷黜樞驋呙琛Ｄ切┠軌蛘嬲瑫r對兩個或多個存儲器地址作隨機和獨立的訪問的存儲器器件一般至少具有雙倍的尋址電路，諸如用于分開的讀和寫操作或者用于不同的存儲器組的兩個或更多個行譯碼器。對于所要求的不同的存儲器訪問，時常有分開的數(shù)據(jù)輸入和數(shù)據(jù)輸出通道或雙倍的數(shù)據(jù)路徑。復(fù)雜性的一個原因是由于實際上完成存儲器讀操作所需的時間比完成存儲器寫操作所需的時間短。在不揮發(fā)性存儲器器件中，一次讀操作對每個地址只花150至200ns，而一次寫操作可以具有約150μs的字節(jié)裝入周期時間，而寫一整頁花的時間多達10ms。于是，可以明白，在僅僅寫數(shù)據(jù)的一個字節(jié)或一頁所花的時間內(nèi)，可以從許多個存儲單元讀出。添加的邏輯、尋址(和數(shù)據(jù))電路允許當(dāng)在另一地址處以不同于讀操作的數(shù)據(jù)位組進行寫操作時，釋放讀操作用的地址線(和數(shù)據(jù)線)。
存在某些應(yīng)用，它們既需要高密度程序存儲器又需要較小的數(shù)據(jù)存儲器，前者用于存儲比較固定的程序指令編碼，后者用于存儲需要時常更新的參量。希望有一種存儲器器件，它能在單塊芯片中組合兩類存儲器。為了能實現(xiàn)，需要這種器件在數(shù)據(jù)存儲器內(nèi)執(zhí)行寫操作時能從程序存儲器讀取。
本發(fā)明的一個目的是提供一種組合的程序和數(shù)據(jù)不揮發(fā)性存儲器器件，它具有同時讀程序和寫數(shù)據(jù)的能力，其中，共用盡可能多的電路而不犧牲對程序和數(shù)據(jù)存儲器陣列獨立的尋址和數(shù)據(jù)訪問。
發(fā)明概要通過一種包括兩個存儲器陣列的不揮發(fā)性存儲器器件來滿足本發(fā)明的目的，例如，打算將一個存儲器陣列用作比較固定的程序存儲器，而打算將另一個存儲器陣列用作較頻繁地更新的數(shù)據(jù)存儲器。器件還包括單組地址線和單組數(shù)據(jù)線，兩個存儲器陣列都用。存儲器器件還具有地址譯碼裝置，它包括為兩個存儲器陣列所共有的共用行譯碼器，其行地址鎖存器至少與數(shù)據(jù)存儲器相關(guān)，以便進行寫操作時保持經(jīng)譯碼的行地址，從而釋放共用行譯碼器，用于對程序存儲器進行讀操作。雖然兩個陣列具有各自分開的列譯碼器、列選擇電路和數(shù)據(jù)鎖存器，但它們不僅合用公共行譯碼器，還合用公共讀出放大器、數(shù)據(jù)I/O緩沖器和控制邏輯?？刂七壿媽斎肟刂菩盘柶鸱磻?yīng)，并控制器件的各種元件，以在選出的存儲器陣列中執(zhí)行選出的讀或?qū)懖僮鳌?br> 附圖概述

圖1是按照本發(fā)明的一種不揮發(fā)性存儲器器件的方框級的平面示意圖。
圖2是描述圖1的器件的每個存儲器陣列的讀和寫操作(包括在器件的數(shù)據(jù)存儲器寫周期期間同時讀取程序存儲器)的定時圖。
實現(xiàn)本發(fā)明的最佳方式參見圖1，本發(fā)明的一種不揮發(fā)性存儲器器件組合了程序存儲器11和數(shù)據(jù)存儲器13。程序存儲器11可以是快擦寫存儲器陣列，這意味著初始用程序指令代碼對該陣列編程，并且只是偶爾更新(或者完全不更新)。數(shù)據(jù)存儲器13可以是E2PROM陣列，對該陣列編程，并且較頻繁地用數(shù)據(jù)參數(shù)來更新。兩個存儲器陣列11和13不必具有相同的大小，而在通常的情況下，程序存儲器11要比數(shù)據(jù)存儲器13大得多。例如，程序存儲器11可以是512K×8的快擦寫陣列(即，4兆比特)，為了寫入的目的，將它劃分成2K個256字節(jié)的區(qū)段，而數(shù)據(jù)存儲器13可以是32K×8的全性能的E2PROM，它能進行單字節(jié)寫或16字節(jié)頁寫。也可以具有其他的存儲規(guī)模和數(shù)據(jù)寬度。
器件中的兩個存儲器11和13合用公共地址輸入線Ai、數(shù)量相當(dāng)大的地址譯碼電路。(尤其是公共行譯碼器15)、公共數(shù)據(jù)輸入/輸出線Dj和數(shù)量相當(dāng)大的數(shù)據(jù)電路，包括共用的讀出放大器17和I/O緩沖器電路19。讀或輸出啟動的控制信號OE和寫啟動的控制信號WE也是合用，但是相應(yīng)于快擦寫和E2PROM存儲器陣列11和13有分開的芯片啟動信號CEF和CEE。用于器件的控制邏輯21基本上為兩個存儲器陣列所共用。這樣的資源共享程度使得能夠構(gòu)造較小的器件，而且避免電路和信號路徑不必要的重復(fù)，地址和數(shù)據(jù)需要的引線腳較少。該器件還能夠同時訪問兩個存儲器陣列11和13。盡管共享尋址和數(shù)據(jù)資源，通過把多個鎖存器電路23、24和27(尤其是行地址鎖存器24)提供給數(shù)據(jù)存儲器13，從而在對數(shù)據(jù)存儲器13進行寫操作期間，釋放由程序存儲器11使用的共用行譯碼器15，可以做到同時訪問。
首先看器件的特殊的地址電路，由地址緩沖器25、27和29接收地址輸入Ai。在用于數(shù)據(jù)存儲器13的列地址位的情形下，地址緩沖器27可以取讀透明鎖存器的形式，以在數(shù)據(jù)存儲器的一個字節(jié)的寫周期的持續(xù)時間內(nèi)保持這些地址位。另一方面，在譯碼后，由列選擇電路的一部分行使對于數(shù)據(jù)存儲器列地址的鎖存功能。另外兩個地址緩沖器25和27也能取鎖存電路的形式或者可以是簡單的三態(tài)緩沖器，它們保持地址信號的時間和地址信號在地址輸入線上維持的時間一樣長。在任一種情形下，響應(yīng)于來自控制邏輯21的控制信號C1-C3，啟動所有的地址緩沖器?？刂七壿?1再根據(jù)從器件的輸入引線腳接收到的信號CEE、CEF、OE和WE導(dǎo)出其控制信號Ck。無論何時，只要芯片啟動CEE或CEF(但不是兩者)有效(低)，以及輸出啟動OE或?qū)憜覹E(但不是兩者)也有效(低)時，行地址緩沖器25即被信號C1啟動。無論何時，只要E2PROM芯片啟動信號CEE有效，以及輸出啟動OE或?qū)憜覹E也有效時，用于數(shù)據(jù)存儲器13的列地址緩沖器27即被信號C2啟動。無論何時，只要快擦寫芯片啟動信號CEF有效，以及輸出啟動OE或?qū)憜覹E也有效時，用于程序存儲器11的列地址緩沖器29即被信號C3啟動。在合適的芯片啟動信號CEE或CEF，或者合適的輸出啟動信號OE或?qū)憜有盘朩E的下降沿上(看哪個最后出現(xiàn))，把地址信息輸入緩沖器23、27和29。兩個芯片啟動信號都是低電平，或者輸出啟動信號和寫啟動信號都是低電平的條件是無效的，并且不從邏輯21產(chǎn)生控制信號。將地址位中的大部分(例如，相應(yīng)于512K×8的快擦寫存儲器陣列11的一個區(qū)段和32K×8的E2PROM陣列13的一頁的位A4至A14)分派給行地址緩沖器25。將剩下的地址位(例如，E2PROM陣列的位A0至A3，和快擦寫陣列的位A0至A3和A15至A18)分派給列地址緩沖器27和29。根據(jù)各存儲器陣列的大小和結(jié)構(gòu)，其他的行和列地址位的安排也是可能的。
由緩沖器25、27和29將地址信息提供至地址譯碼電路15、31和33。地址譯碼通常在兩級或多級(包括第一預(yù)譯碼級和接在其后的末譯碼級)中進行。為簡便起見，在圖1中，把所有的級都集中歸并為相應(yīng)的單個譯碼器電路15、31和33。把共用的行譯碼器15連接至存儲器陣列11和13。在程序存儲器11的情形下，行譯碼器15直接與行驅(qū)動器32通信，行驅(qū)動器32相應(yīng)于經(jīng)譯碼的行地址位而激活選出的字線或行。在數(shù)據(jù)存儲器13的情形下，行譯碼器15連接至讀透明鎖存電路24。鎖存電路24又連接至行驅(qū)動器34，行驅(qū)動器34相應(yīng)于從行譯碼器接收到的經(jīng)譯碼的行地址激活選出的字線。當(dāng)進行讀操作時，鎖存器電路24是有效地透明的，從而行譯碼器15直接與選出的行驅(qū)動器通信。但是當(dāng)進行寫操作時，經(jīng)譯碼的行地址被鎖存入行地址鎖存器24，而與行譯碼器15由通過門隔離，通過門由來自控制邏輯21的控制信號C7控制(當(dāng)WE=低，并且CEE=低時，出現(xiàn)此信號)。這樣做就能空出行譯碼器15，用于對要從程序存儲器11讀取的地址進行譯碼。鎖存器24保持經(jīng)譯碼的行地址，用于對數(shù)據(jù)存儲器13進行寫入，從而選出的字線繼續(xù)被保持在編程電壓Vpp。
把用于數(shù)據(jù)存儲器13的列譯碼器31連接至列選擇電路35。同樣，把用于程序存儲器11的列譯碼器33連接至列選擇電路37。列選擇器35和37是雙向多路復(fù)用和選通電路，它們控制對各存儲器陣列11和13中所選具有八條位線的列的數(shù)據(jù)通路的接入。選擇電路35和37操作受來自控制邏輯21的信號C4和C5的控制。在讀操作期間(OE=低，WE=高)，把所選具有與被啟動的存儲器陣列11或13(CEE或CEF為低)中的列地址相應(yīng)的位線的選出列連接至讀出放大器17。對另一控制信號C6起反應(yīng)的數(shù)據(jù)輸入/輸出緩沖器19把經(jīng)放大的數(shù)據(jù)字節(jié)輸出至數(shù)據(jù)線Dj。在寫操作期間(WE=低，OE=高)，對所選具有被啟動的存儲器陣列11或13中的位線的列，被啟動的列選擇電路35或37(CEE或CEF為低)把輸入/輸出緩沖器19連接至數(shù)據(jù)鎖存器23或39。把從數(shù)據(jù)線Dj接收到的數(shù)據(jù)裝入選出的數(shù)據(jù)鎖存器23或39，相應(yīng)于收到后經(jīng)譯碼的地址位Aj，可從所述數(shù)據(jù)鎖存器將數(shù)據(jù)裝入存儲器的行和列。
控制邏輯21除了響應(yīng)于輸入信號CEE、CEF、OE和WE產(chǎn)生合適的控制信號Ck之外，還控制用于將數(shù)據(jù)編入存儲器單元的高電壓Vpp的產(chǎn)生。尤其是本器件可以包括JEDEC標(biāo)準(zhǔn)軟件數(shù)據(jù)保護(W.P.)。在此方案中，對于快擦寫存儲器的一個區(qū)段或者E2PROM的一個字節(jié)或一頁，為了進行實際編程，在每個編程序列之前必須設(shè)置一個三字節(jié)的程序命令序列。這個序列可以包括數(shù)據(jù)位Dj和地址位Aj的特定組合，通常這是一些交替的0和1。
現(xiàn)在參見圖2，它是描述本發(fā)明的主要操作特征的定時圖。對程序存儲器(即，圖1中的快擦寫存儲器陣列11)的寫操作用三字節(jié)的寫啟動代碼開始，以取消軟件寫保護。用于快擦寫存儲器的芯片啟動信號CEF和寫啟動信號WE跳動到低電平，與此同時，把三個地址和三個相應(yīng)的數(shù)據(jù)組輸入器件。通常寫保護邏輯也由較小的E2PROM共用，因此忽略地址位A18-A15。雖然還沒有對快擦寫存儲器實際寫，但是此序列使得控制邏輯開始允許產(chǎn)生編程電壓Vpp，并且啟動內(nèi)部寫定時器。把快擦寫存儲器編程為256字節(jié)的區(qū)段。在編程之前，當(dāng)接收到在A14至A4位的區(qū)段地址后，擦除整個區(qū)段。不需要特殊的擦除命令。在區(qū)段中的接在其后未編程的任何字節(jié)將是不確定的。對于區(qū)段寫的持續(xù)時間，區(qū)段地址A14至A4保持不變，與此同時，區(qū)段內(nèi)的字節(jié)地址A18至A15和A3至A0改變。雖然字節(jié)地址通常連續(xù)改變，但這不是必要的，快擦寫區(qū)段的字節(jié)編程可按任何順序編程。在圖2中，一個區(qū)段的字節(jié)地址從起始地址ADDR至結(jié)束地址+255相繼執(zhí)行。裝入存儲器的相應(yīng)數(shù)據(jù)DATA-IN由在數(shù)據(jù)線上的BYTE0至BYTE255指出。
通過施加CEF和WE施加低電平脈沖，而CEE和OE為高電平，可以進行字節(jié)裝入。把地址鎖存在CEF或WE的下降沿上(看哪個最晚出現(xiàn))，與此同時，把數(shù)據(jù)鎖存在CEF或WE的最早的上升沿上。一旦把一個字節(jié)裝入快擦寫存儲器陣列的數(shù)據(jù)鎖存器，就在內(nèi)部編程的時間間隔中，把它們編入存儲器單元。雖然實際裝人可能花費較少的時間，字節(jié)寫周期時間通常約為150μs。在第一個數(shù)據(jù)字節(jié)被編程后，后繼的字節(jié)以相同的方式進入。每個要被編程的新字節(jié)WE(或CEF)從高電平到低電平的過渡必須在前面的字節(jié)WE(或CEF)從低電平到高電平的過渡的150μs之內(nèi)完成，否則裝入期將結(jié)束?？觳翆懘鎯ζ鞯囊粋€區(qū)段的總的寫周期時間通常約為10ms。在快擦寫存儲器的寫周期期間不允許對E2PROM陣列進行讀操作，而快擦寫存儲器的試讀實際上是正在裝入的當(dāng)前字節(jié)的輪詢操作。換一種做法，修改圖1的器件，使得不僅E2PROM13包含譯碼行地址鎖存電路，而且快擦寫存儲器11也有該電路。這樣，如果需要，可在快擦寫存儲器寫操作中讀E2PROM。
當(dāng)快擦寫存儲器的芯片啟動信號CEF和輸出啟動信號OE跳動到低電平，而CEE和WE保持高電平時，進行快擦寫存儲器讀操作52。如同一個靜態(tài)RAM那樣讀取快擦寫存儲器11。對各個字節(jié)而不是對整個區(qū)段進行讀取。此外，對于讀操作，區(qū)段看上去是無斷層的，因而不需要考慮區(qū)段的邊界。即，可以接連地讀取來自不同區(qū)段的字節(jié)。當(dāng)CEF和OE為低電平時，要被輸出的數(shù)據(jù)DATA-OUT(它存儲在由地址輸入A18至A0確定的快擦寫存儲器位置處)出現(xiàn)在數(shù)據(jù)線上。最大的讀取時間通常僅為每個字節(jié)150至200ns。
對數(shù)據(jù)存儲器13(通常為E2PROM)寫要比對程序存儲器11寫更頻繁。圖2中的E2PROM的寫操作54描述了由本發(fā)明的存儲器結(jié)構(gòu)提供的能力，即，在E2PROM陣列13的寫周期期間同時讀快擦寫存儲器11。用三字節(jié)的寫啟動代碼序列使寫保護失效，所述寫啟動代碼序列通常與用于快擦寫存儲器的相同，只是現(xiàn)在CEE跳動到低電平，而CEF保持高電平。對快擦寫存儲器的讀操作可以中斷寫啟動代碼序列的裝載，如圖所示，只要遵循150μs的字節(jié)裝載周期時間。因為一次讀操作通?；ㄙM少于200ns的時間完成，所以在代碼序列的每個字節(jié)之間能從快擦寫存儲器讀取多個字節(jié)。一當(dāng)裝載了有效的命令序列，通過CEE和WE跳動到低電平，而開始寫周期。再次由CEE或WE的下降沿(看哪個最后出現(xiàn))鎖存地址，而在CEE或WE的上升沿(看哪個最先出現(xiàn))把數(shù)據(jù)鎖存入圖1的鎖存器23。
對E2PROM陣列的所有的寫操作必須與頁寫的極限相符。即，雖然從數(shù)據(jù)的單個字節(jié)直至數(shù)據(jù)的16個字節(jié)都可以寫在任何地方，但在一個寫周期期間，所有這些字節(jié)必須存在于同一頁上，如由地址位A14至A4所確定的那樣。對于信號WE每次從高電平到低電平的過渡，位A14至A4必須相同(圖2中的PAGE)。A3至A0數(shù)據(jù)位用于規(guī)定在頁內(nèi)的哪些字節(jié)要被寫。地址位A18至A15不用于較小的E2PROM，因而可忽略。對于整頁寫操作，一般連續(xù)寫字節(jié)，如圖2所示裝載成連續(xù)字節(jié)的輸入數(shù)據(jù)BYTE0至BYTE15，這些字節(jié)以起始地址ADDR開始而以地址ADDR+15結(jié)束。然而，如有需要，可以按任何次序裝入這些字節(jié)，并且可在同一裝載周期內(nèi)改變次序。只有那些被規(guī)定用于寫入的字節(jié)將被擦去，并用保持在數(shù)據(jù)鎖存器中的新數(shù)據(jù)來寫。
允許在整個E2PROM寫周期的時間(大到10ms)進行快擦寫存儲器陣列讀56,只要遵循用于E2PROM寫的150μs的字節(jié)裝載周期的時間。如前面那樣，當(dāng)CEF和OE跳動到低電平時發(fā)生快擦寫存儲器讀。存儲在由地址輸入A18至A0確定的快擦寫存儲器位置(F.ADDR)處的數(shù)據(jù)(BYTE)將被放大并且輸出在數(shù)據(jù)線上。在可用的時間內(nèi)，能夠進行多次讀。在E2PROM寫周期期間試讀E2PROM陣列(CEE和OE為低電平)將產(chǎn)生對保持在鎖存器23中的數(shù)據(jù)的輪詢操作。
正如快擦寫存儲器讀操作52那樣進行E2PROM寫操作58，只是現(xiàn)在選取E2PROM陣列(CEE=低)。存儲在由地址輸入A14至A0確定的存儲器位置(E2ADDR)處的數(shù)據(jù)(BYTE)將被放大并且輸出在數(shù)據(jù)線上。在任何寫周期期間不能進行E2PROM讀。
打算用本發(fā)明的器件在一個存儲器陣列內(nèi)存儲不常更新的程序信息，而在另一個存儲器陣列內(nèi)存儲較頻繁地更新的數(shù)據(jù)參數(shù)。器件的結(jié)構(gòu)允許在對數(shù)據(jù)存儲器寫期間同時對程序存儲器讀，同時去除了在尋址和數(shù)據(jù)硬件方面的許多重復(fù)。當(dāng)保持在數(shù)據(jù)存儲器的數(shù)據(jù)鎖存器中的數(shù)據(jù)被實際編入存儲器單元期間，數(shù)據(jù)存儲器的地址鎖存器釋放行譯碼器，用于對程序存儲器進行讀操作譯碼。于是，只需要一個行譯碼器。另一些器件可以具有帶有獨立的地址鎖存器和驅(qū)動器的兩個存儲器陣列，從而可任何一個存儲器陣列中進行讀操作，同時在另一個存儲器陣列中完成寫操作。為了對兩個存儲器陣列讀和寫，只需要一組數(shù)據(jù)和地址輸入。
權(quán)利要求
1．一種不揮發(fā)性存儲器器件，其特征在于包括第一不揮發(fā)性存儲器陣列；第二不揮發(fā)性存儲器陣列；單組地址線，所述地址線的至少一部分是兩個所述存儲器陣列所共有的；地址譯碼和選擇裝置，所述裝置連至所述地址線，以從所述地址線接收地址信號，用于訪問選出的一個所述存儲器陣列中的一個存儲單元，所述地址譯碼和選擇裝置包括一個共用的行譯碼器，所述行譯碼器是所述兩個存儲器陣列所共有的，用于相應(yīng)于所述地址信號，在所述選出的存儲器陣列中訪問字線；地址鎖存裝置，所述裝置與所述第一存儲器陣列相關(guān)，并與所述地址譯碼裝置通信，用于在對所述第一存儲器陣列進行寫操作期間保持經(jīng)譯碼的地址，由此，所述地址譯碼和選擇裝置可以自由地訪問另一個存儲單元，以同時進行對所述第二存儲器陣列的讀操作；單組數(shù)據(jù)線，所述數(shù)據(jù)線是所述兩個存儲器陣列共有的；單組讀出放大器，所述讀出放大器是所述兩個存儲器陣列共有的，并且可以相應(yīng)于所述選出的存儲器陣列的經(jīng)尋址的位置，用所述地址譯碼和選擇裝置與選出的位線通信，為了對所述選出的存儲器陣列進行讀操作，所述讀出放大器把所述選出的位線連至所述數(shù)據(jù)線；第一和第二數(shù)據(jù)鎖存裝置，用所述地址譯碼和選擇裝置，可將所述第一和第二數(shù)據(jù)鎖存裝置連至所述一組數(shù)據(jù)線和所述各個第一和第二存儲器陣列的位線，用于在對所述選出的存儲器陣列進行寫操作時，保持從所述數(shù)據(jù)線接收到的數(shù)據(jù)；控制裝置，它對輸入控制信號起反應(yīng)，用于選出所述存儲器陣列之一，以及對所述選出的存儲器陣列選擇讀或?qū)懖僮鳌?br> 2．如權(quán)利要求1所述的存儲器器件，其特征在于，所述第一存儲器陣列是E2PROM陣列。
3．如權(quán)利要求1所述的存儲器器件，其特征在于，所述第二存儲器陣列是快擦寫存儲器陣列。
4．如權(quán)利要求1所述的存儲器器件，其特征在于，對于每個所述存儲器陣列，所述地址譯碼和選擇裝置包括分開的列譯碼器和分開的列選擇電路。
5．如權(quán)利要求1所述的存儲器器件，其特征在于，在所述第一存儲器陣列的讀操作期間，所述地址鎖存裝置對于所述第一存儲器陣列是有效透明的，并且將所述保持著的經(jīng)譯碼的地址與所述地址譯碼和選擇裝置隔離，直至完成對所述第一存儲器陣列的寫操作。
6．如權(quán)利要求1所述的存儲器器件，其特征在于，還包括第二地址鎖存裝置，它與所述第二存儲器相關(guān)，用于在對所述第二存儲器陣列進行寫操作期間保持經(jīng)譯碼的地址。
7．如權(quán)利要求1所述的存儲器器件，其特征在于，所述存儲器陣列具有不同的大小，所述存儲器陣列中較大的一個要求所有的所述地址線，用于訪問所述較大的存儲器陣列的選出的位置，所述存儲器陣列中較小的一個只要求所述地址線的一個子組，用于訪問所述較小的存儲器陣列的選出的位置。
8．如權(quán)利要求1所述的存儲器器件，其特征在于，所述輸入控制信號包括第一組信號和第二組信號，所述第一組信號選擇所述存儲器陣列中的一個并且只選一個，所述第二組信號啟動讀操作和寫操作中的一個并且只啟動一個。
9．一種不揮發(fā)性存儲器器件，其特征在于包括第一不揮發(fā)性存儲器陣列；第二不揮發(fā)性存儲器陣列；一組地址線，用于從其上接收表示地址位的信號，所述地址位指出所述存儲器陣列中的規(guī)定位置，所述地址線包括行地址線和列地址線，所述地址線的至少一部分是兩個所述存儲器陣列所共有的；第一和第二列譯碼和選擇電路，它們都與所述列地址線進行信號通信，以從所述列地址線接收地址位，第一列譯碼和選擇電路相應(yīng)于在所述第一存儲器陣列中的所述地址位，訪問選出的位線，第二列譯碼和選擇電路相應(yīng)于在所述第二存儲器陣列中的所述地址位，訪問選出的位線；共用的行譯碼器，它與所述行地址線進行信號通信，以從所述行地址線接收地址位，所述行譯碼器相應(yīng)于在從所述第一和第二存儲器陣列選出的一個中的所述地址位，訪問選出的字線；行地址鎖存電路，它與所述第一存儲器陣列相關(guān)，并且與所述共用的行譯碼器通信，用于在對所述第一存儲器陣列進行寫操作期間保持字線選擇，由此，所述共用的行譯碼器可自由訪問其他的字線，以在對所述第一存儲器陣列進行寫操作期間，對所述第二存儲器陣列進行同時的讀操作；一組數(shù)據(jù)線，它為所述兩個存儲器陣列所共有；一組數(shù)據(jù)鎖存器，它用于每個所述存儲器陣列，并且與這些陣列的位線相關(guān)，所述數(shù)據(jù)鎖存器通過所述各自的第一和第二列譯碼和選擇電路可與所述數(shù)據(jù)線連接，用于對選出的所述存儲器陣列之一進行寫操作；一組讀出放大器，它為所述兩個存儲器陣列所共有，所述讀出放大器組可通過所述各自的第一和第二列譯碼和選擇電路與選出的所述存儲器陣列中的位線通信，用于從那里進行讀操作，把所述讀出放大器的輸出連至所述數(shù)據(jù)線組；以及控制裝置，它對輸入控制信號起反應(yīng)，用于至少控制所述第一和第二列譯碼和選擇電路和所述行地址鎖存電路，以在所述選出的存儲器陣列中進行選出的讀或?qū)懖僮鳌?br> 10．如權(quán)利要求9所述的器件，其特征在于，所述第一數(shù)據(jù)存儲器陣列是E2PROM陣列。
11．如權(quán)利要求10所述的器件，其特征在于，所述E2PROM陣列具有單字節(jié)和頁方式寫兩種性能。
12．如權(quán)利要求9所述的器件，其特征在于，所述第二存儲器陣列是快擦寫存儲器陣列。
13．如權(quán)利要求9所述的器件，其特征在于，所述第二存儲器陣列具有比所述第一存儲器陣列更大的存儲容量，為了訪問所述第二存儲器陣列，所述第二存儲器陣列需要全部地址線，而為了訪問所述第一存儲器陣列，所述第一存儲器陣列需要的地址線少于全部地址線。
14．如權(quán)利要求9所述的器件，其特征在于，所述第一和第二列譯碼和選擇電路包括定向選通電路，用于對讀操作，把選出的位線連接至所述讀出放大器，而對于寫操作，相應(yīng)于選出的位線，把所述數(shù)據(jù)線連接至數(shù)據(jù)鎖存器。
15．如權(quán)利要求9所述的器件，其特征在于，在對所述第一存儲器陣列進行的讀操作期間，所述行鎖存電路對所述共用的行譯碼器和所述字線是透明的。
16．如權(quán)利要求9所述的器件，其特征在于，所述輸入信號包括第一組信號和一組譯碼信號，所述第一組信號選擇一個并且只選一個所述存儲器陣列，所述一組譯碼信號對于選出的所述存儲器陣列選擇一種并且只選一種讀或?qū)懖僮鳌?br> 全文摘要
一種不揮發(fā)性存儲器器件,包括兩個浮柵型存儲器陣列,例如,快擦寫存儲器(11)和E
文檔編號G11C16/10GK1216141SQ98800006
公開日1999年5月5日 申請日期1998年1月22日 優(yōu)先權(quán)日1997年3月31日
發(fā)明者史蒂文J·舒曼, 程暉, 曾世佳 申請人:愛特梅爾股份有限公司