專利名稱：減少其輸入緩沖電路所消耗的電流的同步型半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種和外加的時(shí)鐘信號(hào)同步地運(yùn)行的時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件。更具體地，本發(fā)明涉及在時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器中接受外部信號(hào)的輸入緩沖器的結(jié)構(gòu)。
為了消除微處理器和存儲(chǔ)器之間運(yùn)行速度的差別，已經(jīng)提出了各種能夠進(jìn)行高速存取的存儲(chǔ)器大規(guī)模集成電路LSI。這些存儲(chǔ)器大規(guī)模集成電路的特征是數(shù)據(jù)的輸入/輸出與一個(gè)外部時(shí)鐘信號(hào)同步地進(jìn)行，從而增加有效的數(shù)據(jù)傳輸率。這種與一個(gè)外部時(shí)鐘信號(hào)同步地運(yùn)行的同步型半導(dǎo)體存儲(chǔ)器之一就是同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(此后稱為SDRAM)。SDRAM包括一些存儲(chǔ)單元，一般每一個(gè)存儲(chǔ)單元為由一個(gè)電容器/一個(gè)晶體管構(gòu)成的動(dòng)態(tài)存儲(chǔ)單元。


圖13舉例表示在一個(gè)常規(guī)的SDRAM外部引腳的安排。參照圖13，外部引腳是沿著一個(gè)長方形封裝(TSOP薄小尺寸封裝)的兩個(gè)長邊方向排列的。在封裝的長邊的兩端，引腳P1和P23接受電源電壓Vdd，引腳P2和P24接受地電壓Vss。與電源引腳P1和地引腳P2相鄰的引腳P3、P4...P7和P8用于數(shù)據(jù)的輸入/輸出。在這些數(shù)據(jù)的輸入/輸出引腳P3、P4、P7和P8之間，引腳P5、P6和P9、P10分別提供為數(shù)據(jù)輸入/輸出的緩沖電路用的地電壓VssQ和電源電壓VddQ。
在封裝的中心附近，引腳P11到P17用于接受外部控制信號(hào)。一個(gè)寫使能信號(hào)ZWE加到引腳P11。列地址選通信號(hào)ZCAS加到引腳P13。行地址選通信號(hào)ZRAS加到引腳P15。片選(chipselect)信號(hào)ZCS加到引腳P17。一個(gè)參考電平Vref加到引腳P12，它作為判斷加到輸入緩沖器的外部信號(hào)是H電平還是L電平的標(biāo)準(zhǔn)，并將在以后敘述。參考電平Vref也可以以其他形式用于內(nèi)部電路。
一個(gè)規(guī)定SDRAM的操作定時(shí)的外部時(shí)鐘信號(hào)CLK加到引腳P14上。時(shí)鐘使能信號(hào)CKE加到引腳P16，它決定外部時(shí)鐘信號(hào)CLK是否有效。沒有外部信號(hào)加到引腳P18上，它處于不連接狀態(tài)(NC)。
外部地址信號(hào)Ad加到封裝兩邊下方的引腳P19、P20、P21和P22上。
和標(biāo)準(zhǔn)的DRAM不同，在SDRAM中一個(gè)要執(zhí)行的內(nèi)部操作是由外部控制信號(hào)ZWE、ZCAS、ZRAS和ZCS在時(shí)鐘信號(hào)CLK的上升沿時(shí)刻的狀態(tài)決定的。下面將參照圖14敘述它的操作方式。
由圖14之(a)，在時(shí)鐘信號(hào)CLK的一個(gè)上升沿時(shí)刻，若將片選信號(hào)ZCS和行地址選通信號(hào)ZRAS置于L電平，而將列地址選通信號(hào)ZCAS和寫使能信號(hào)ZWE信號(hào)置于H電平，則加上一個(gè)動(dòng)作命令，SDRAM進(jìn)行一次內(nèi)部操作。更具體地，根據(jù)動(dòng)作命令，一個(gè)地址信號(hào)X被取入SDRAM，并根據(jù)取入的地址信號(hào)X啟動(dòng)存儲(chǔ)單元選擇操作。
如圖14之(b)所示，在時(shí)鐘信號(hào)CLK的一個(gè)上升沿時(shí)刻，若將片選信號(hào)ZCS和列地址選通信號(hào)ZCAS置于L電平，而將行地址選通信號(hào)ZRAS和寫使能信號(hào)ZWE信號(hào)置于H電平，則加上一個(gè)讀命令，指定一個(gè)數(shù)據(jù)讀方式。當(dāng)加上讀命令時(shí)，取入一個(gè)地址信號(hào)Y，在SDRAM中根據(jù)地址信號(hào)Y在存儲(chǔ)單元中完成列選擇操作，于是存放在位于所選的行和列的存儲(chǔ)器單元中的數(shù)據(jù)Q被輸出。一般說來，在加上讀命令后經(jīng)過一個(gè)稱為“ZCAS等待時(shí)間”的時(shí)鐘周期后，有效數(shù)據(jù)Q將被輸出。在圖14之(b)所示的狀態(tài)中，ZCAS等待時(shí)間為1。
由圖14之(c)，在時(shí)鐘信號(hào)CLK的一個(gè)上升沿時(shí)刻，若將片選信號(hào)ZCS、列地址選通信號(hào)ZCAS和寫使能信號(hào)ZWE置于L電平，而將行地址選通信號(hào)ZRAS置于H電平，則加上一個(gè)寫命令。當(dāng)加一個(gè)寫命令時(shí)，指定了SDRAM的一個(gè)寫操作，數(shù)據(jù)D在加寫命令的時(shí)鐘周期內(nèi)被取入SDRAM，然后寫到由地址信號(hào)X和Y所指定的內(nèi)部存儲(chǔ)器單元中。
如圖14之(d)所示，在時(shí)鐘信號(hào)CLK的一個(gè)上升沿時(shí)刻，若將片選信號(hào)ZCS、行地址選通信號(hào)ZRAS和讀使能信號(hào)ZWE置于L電平，而將列地址選通信號(hào)ZCAS置于H電平，則加上一個(gè)預(yù)充電命令。當(dāng)加上一個(gè)預(yù)充電指令時(shí)，SDRAM的內(nèi)部部件返回到預(yù)充電狀態(tài)，已被選中的各存儲(chǔ)器單元都將處于非選中狀態(tài)。SDRAM的內(nèi)部電路都將回到預(yù)充電狀態(tài)(待用狀態(tài))。
通過將各外部信號(hào)，即外部控制信號(hào)、地址信號(hào)和要寫的數(shù)據(jù)與時(shí)鐘信號(hào)CLK的上升沿同步地取入存儲(chǔ)器設(shè)備，可以高速地啟動(dòng)內(nèi)部操作，不必考慮為各外部信號(hào)的時(shí)滯而留出時(shí)間余量，從而允許高速的存取。此外，因?yàn)閿?shù)據(jù)的輸入/輸出是和時(shí)鐘信號(hào)CLK同步地進(jìn)行的，數(shù)據(jù)可以高速地寫/讀。一般說在一個(gè)SDRAM中，當(dāng)加一個(gè)讀命令或?qū)懨顣r(shí)，一些數(shù)據(jù)(其個(gè)數(shù)稱為脈沖串長度)可以按照在給出命令的時(shí)刻所加的地址信號(hào)(Y地址)連續(xù)地讀或?qū)憽?br> 圖15是簡要顯示SDRAM的一種內(nèi)部結(jié)構(gòu)的框圖。參照圖15，SDRAM包括一個(gè)用于緩沖外部時(shí)鐘信號(hào)extCLK的時(shí)鐘緩沖器1；一個(gè)CKE緩沖電路2，它用于與時(shí)鐘緩沖器1的輸出信號(hào)同步地將外部時(shí)鐘使能信號(hào)extCKE取入并鎖存以產(chǎn)生一個(gè)內(nèi)部時(shí)鐘使能信號(hào)intCKE；以及一個(gè)內(nèi)部時(shí)鐘產(chǎn)生電路4，它在內(nèi)部時(shí)鐘使能信號(hào)intCKE被激活時(shí)動(dòng)作以產(chǎn)生一個(gè)和時(shí)鐘緩沖器1的輸出信號(hào)一致的內(nèi)部時(shí)鐘信號(hào)intCLK。當(dāng)內(nèi)部時(shí)鐘使能信號(hào)intCKE無效，即它表明外部(內(nèi)部)時(shí)鐘信號(hào)失效時(shí)，內(nèi)部時(shí)鐘產(chǎn)生電路4把內(nèi)部時(shí)鐘信號(hào)intCLK固定在L電平。
SDRAM還包括外部信號(hào)輸入緩沖電路6、一個(gè)命令譯碼器8、內(nèi)部控制信號(hào)產(chǎn)生電路10，外部信號(hào)輸入緩沖電路6用以與內(nèi)部時(shí)鐘信號(hào)intCLK的上升沿同步地將一些外部信號(hào)ZCS、ZRAS、ZCAS和ZWE取入并鎖存以產(chǎn)生內(nèi)部控制信號(hào)；一個(gè)命令譯碼器8，根據(jù)從外部信號(hào)輸入緩沖器6來的內(nèi)部控制信號(hào)產(chǎn)生一個(gè)指定操作方式的信號(hào)；一個(gè)內(nèi)部控制信號(hào)產(chǎn)生電路10，根據(jù)從命令譯碼器8來的內(nèi)部操作方式指定信號(hào)產(chǎn)生必要的內(nèi)部控制信號(hào)。內(nèi)部控制信號(hào)產(chǎn)生電路10也和內(nèi)部時(shí)鐘信號(hào)intCLK同步地工作，并根據(jù)內(nèi)部時(shí)鐘信號(hào)intCLK的狀態(tài)激活或不激活各個(gè)內(nèi)部控制信號(hào)。
SDRAM還包括，一個(gè)存儲(chǔ)器單元陣列12，其中多個(gè)存儲(chǔ)器單元MC排列成一個(gè)矩陣；一個(gè)地址緩沖電路14，用以與內(nèi)部時(shí)鐘信號(hào)intCLK同步地將各外部地址信號(hào)位Ad0至Adn取入以產(chǎn)生一個(gè)內(nèi)部地址信號(hào)；一個(gè)行選擇電路16，它響應(yīng)一個(gè)從內(nèi)部控制信號(hào)產(chǎn)生電路10來的內(nèi)部控制信號(hào)而激活，將從地址緩沖電路14來的內(nèi)部行地址信號(hào)X譯碼以從存儲(chǔ)單元陣列12選出存儲(chǔ)單元的相應(yīng)行；一個(gè)列選擇電路18，它響應(yīng)一個(gè)從內(nèi)部控制信號(hào)產(chǎn)生電路10來的內(nèi)部控制信號(hào)而激活，根據(jù)從地址緩沖電路14來的內(nèi)部列地址信號(hào)Y從存儲(chǔ)單元陣列12選出一列存儲(chǔ)單元；一個(gè)數(shù)據(jù)輸入/輸出緩沖電路20，它在內(nèi)部控制信號(hào)產(chǎn)生電路10的控制下將數(shù)據(jù)輸入到存儲(chǔ)器中或從存儲(chǔ)器輸出；以及一個(gè)讀/寫電路22，它在內(nèi)部控制信號(hào)產(chǎn)生電路10的控制下，在從存儲(chǔ)單元陣列12中所選出的存儲(chǔ)單元和數(shù)據(jù)輸入/輸出緩沖器20之間交換數(shù)據(jù)。
在存儲(chǔ)單元陣列12中，相應(yīng)于每一行存儲(chǔ)單元布置了一條字線WL，相應(yīng)于每一列存儲(chǔ)單元MC布置了一個(gè)位線對BLP。
與行選擇有關(guān)的電路16包括一個(gè)將行地址信號(hào)X譯碼的X譯碼器，一個(gè)根據(jù)X譯碼器的輸出信號(hào)將選出的字線WL驅(qū)動(dòng)到選定狀態(tài)的字線驅(qū)動(dòng)器，一個(gè)將聯(lián)到選定字線WL的存儲(chǔ)單元MC的數(shù)據(jù)檢測、放大并鎖存的讀出放大器，和一個(gè)控制讀出放大器工作與否的電路。
與列選擇有關(guān)的電路18包括一個(gè)對應(yīng)于每個(gè)位線對BLP的IO門，和一個(gè)將列地址信號(hào)Y譯碼以選出一個(gè)IO門的Y譯碼器。
讀/寫電路22包括多個(gè)用于數(shù)據(jù)寫入和數(shù)據(jù)讀出的寄存器，它按照從內(nèi)部控制信號(hào)產(chǎn)生電路10來的一個(gè)寫/讀指定信號(hào)與內(nèi)部時(shí)鐘信號(hào)intCLK同步地進(jìn)行數(shù)據(jù)的寫/讀。
如上所述，所有內(nèi)部操作定時(shí)都是由內(nèi)部時(shí)鐘信號(hào)intCLK決定的。如果時(shí)鐘使能信號(hào)intCKE使內(nèi)部時(shí)鐘信號(hào)intCLK保持為L電平，則各種外部信號(hào)(外部寫數(shù)據(jù)、外部地址信號(hào)和外部控制信號(hào))不被取入，內(nèi)部控制信號(hào)產(chǎn)生電路10保持在上一個(gè)時(shí)鐘周期的狀態(tài)。各內(nèi)部信號(hào)的狀態(tài)沒有變化，各信號(hào)線沒有充/放電，因此電流消耗得以減少。
圖16A和16B表明外部時(shí)鐘使能信號(hào)extCKE的作用。由圖16A，在時(shí)鐘周期0，當(dāng)外部時(shí)鐘使能信號(hào)extCKE為H電平時(shí)，內(nèi)部時(shí)鐘信號(hào)intCLK和下一個(gè)時(shí)鐘周期1的外部時(shí)鐘信號(hào)extCLK同步地產(chǎn)生。內(nèi)部時(shí)鐘信號(hào)intCLK在時(shí)鐘周期0的狀態(tài)是由信號(hào)intCKE在上一個(gè)時(shí)鐘周期的狀態(tài)決定的。
在時(shí)鐘周期1，當(dāng)外部時(shí)鐘使能信號(hào)extCKE在外部時(shí)鐘信號(hào)extCLK的上升沿時(shí)為L電平時(shí)，內(nèi)部時(shí)鐘intCLK在下一個(gè)時(shí)鐘周期2保持為L電平。更具體地說，在時(shí)鐘周期2，內(nèi)部時(shí)鐘信號(hào)intCLK的上升被禁止。因此在時(shí)鐘周期2，SDRAM保持在和時(shí)鐘周期1相同的狀態(tài)。
圖16B舉例說明外部時(shí)鐘使能信號(hào)extCKE如何使用于數(shù)據(jù)的讀/寫。在圖16B中，各外部控制信號(hào)ZCS、ZRAS、ZCAS和ZWE用一個(gè)信號(hào)COMMAND集中表示。
如果外部時(shí)鐘使能信號(hào)extCKE處于H電平并且在時(shí)鐘周期1加一個(gè)寫命令，則數(shù)據(jù)D0在外部時(shí)鐘信號(hào)extCLK的上升沿被取入。如果外部時(shí)鐘使能信號(hào)extCKE處于L電平，則內(nèi)部時(shí)鐘信號(hào)在時(shí)鐘周期3停止產(chǎn)生。在這種情況下，即使數(shù)據(jù)D1在時(shí)鐘周期2被取入，然后外部時(shí)鐘信號(hào)extCLK也在時(shí)鐘周期3上升，然而因?yàn)閮?nèi)部時(shí)鐘信號(hào)沒有產(chǎn)生，下一個(gè)數(shù)據(jù)D2不被取入。因此，作為外部控制設(shè)備的中央處理器CPU將在下一個(gè)時(shí)鐘周期4把同一個(gè)數(shù)據(jù)D2加到SDRAM。這樣在時(shí)鐘周期4，由于信號(hào)extCKE恢復(fù)到H電平，產(chǎn)生一個(gè)內(nèi)部時(shí)鐘信號(hào)，數(shù)據(jù)2就被取入，在時(shí)鐘周期5數(shù)據(jù)D3被取入。在圖16B中，作為一個(gè)例子，脈沖串長度置為4。這里，脈沖串長度表示當(dāng)加一個(gè)寫命令或讀命令時(shí)可以連續(xù)地寫或讀的數(shù)據(jù)個(gè)數(shù)。所以在寫數(shù)據(jù)時(shí)，把外部時(shí)鐘使能信號(hào)extCKE在一個(gè)時(shí)鐘周期內(nèi)保持為L電平，可以使數(shù)據(jù)D2的有效狀態(tài)變得長一些，而寫數(shù)據(jù)D3的時(shí)序延遲一個(gè)時(shí)鐘周期。即使CPU沒有準(zhǔn)備好寫數(shù)據(jù)D3，數(shù)據(jù)寫的時(shí)序能夠一直延遲到數(shù)據(jù)D3產(chǎn)生為止。
當(dāng)寫數(shù)據(jù)在外部時(shí)鐘信號(hào)extCLK的上升沿連續(xù)地加到SDRAM，將要在時(shí)鐘周期4寫入的數(shù)據(jù)D3尚未準(zhǔn)備好的情況下，用外部時(shí)鐘使能信號(hào)extCKE就可以將寫操作延遲到D3準(zhǔn)備好為止。因此，可根據(jù)外部CPU的操作定時(shí)寫入數(shù)據(jù)。
當(dāng)在時(shí)鐘周期6加一個(gè)讀命令而且外部時(shí)鐘使能信號(hào)extCKE保持為H電平時(shí)，有效數(shù)據(jù)Q0將經(jīng)過ZCAS等待時(shí)間的延遲后在時(shí)鐘周期10輸出，數(shù)據(jù)Q1、Q2和Q3將分別在時(shí)鐘周期11、12和13時(shí)被讀出，這里，假定ZCAS等待時(shí)間為3。如果外部時(shí)鐘使能信號(hào)extCKE在時(shí)鐘周期7置為L電平，內(nèi)部時(shí)鐘信號(hào)在時(shí)鐘周期8停止產(chǎn)生，讀時(shí)間操作停止一個(gè)時(shí)鐘周期，ZCAS等待時(shí)間等效地變長一個(gè)周期，所以有效數(shù)據(jù)Q0將經(jīng)過4個(gè)時(shí)鐘周期后，即在時(shí)鐘周期11才輸出。
如果外部時(shí)鐘使能信號(hào)extCKE在時(shí)鐘周期11又為L電平，則內(nèi)部時(shí)鐘信號(hào)在時(shí)鐘周期12停止產(chǎn)生，數(shù)據(jù)Q1已經(jīng)在時(shí)鐘周期11中內(nèi)部地讀出并在時(shí)鐘周期12確立，它將在時(shí)鐘周期13保持有效。因?yàn)榇撕笸獠繒r(shí)鐘使能信號(hào)extCKE一直保持H電平，余下的數(shù)據(jù)Q2和Q3將分別在時(shí)鐘周期14和15讀出。所以在數(shù)據(jù)讀操作中，數(shù)據(jù)從SDRAM讀出的定時(shí)也能夠根據(jù)CPU是否已經(jīng)準(zhǔn)備好接受數(shù)據(jù)來調(diào)節(jié)。
除了在結(jié)構(gòu)上提供在數(shù)據(jù)輸入/輸出定時(shí)方面的延遲外，內(nèi)部時(shí)鐘信號(hào)也停止產(chǎn)生，這樣，將外部時(shí)鐘使能信號(hào)extCKE保持在L電平就可以使內(nèi)部時(shí)鐘信號(hào)intCLK固定在L電平。因此，SDRAM的內(nèi)部狀態(tài)不再改變，電流的消耗可以降低。特別是，在待周期間不再取入和外部時(shí)鐘信號(hào)extCLK同步的外部信號(hào)，內(nèi)部信號(hào)的狀態(tài)不會(huì)改變，因此在待用狀態(tài)時(shí)電流的消耗可以降低。
圖17A例示了圖15中所示的時(shí)鐘緩沖器1和內(nèi)部時(shí)鐘產(chǎn)生電路4的結(jié)構(gòu)。參照圖17A，時(shí)鐘緩沖器1包括一個(gè)用于緩沖外部時(shí)鐘信號(hào)extCLK的輸入緩沖器1a和一個(gè)將緩沖器1a的輸出信號(hào)反相的反相器1b。反相器1b輸出第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0。緩沖器1a輸出一個(gè)和外部時(shí)鐘信號(hào)extCLK邏輯互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)intZCLK0。
內(nèi)部時(shí)鐘產(chǎn)生電路4包括一個(gè)NOR電路4a和一個(gè)反相器4b，NOR電路4a接受從CKE緩沖器2來的內(nèi)部時(shí)鐘使能信號(hào)intCKE和從緩沖器1a來的內(nèi)部時(shí)鐘信號(hào)intZCLK0，反相器4b將NOR電路4a的輸出信號(hào)反相。內(nèi)部時(shí)鐘信號(hào)intCLK作為第二級(jí)內(nèi)部時(shí)鐘信號(hào)從NOR電路4a輸出，與其互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)intZCLK從反相器4b輸出。
圖17B舉例說明圖15所示的CKE緩沖器2的結(jié)構(gòu)。參照圖17B，CKE緩沖器2包括一個(gè)緩沖外部時(shí)鐘使能信號(hào)extCKE周的緩沖器2a，一個(gè)第一級(jí)鎖存電路2b和一個(gè)第二級(jí)鎖存電路2c，第一級(jí)鎖存電路2b將緩沖器2a的輸出信號(hào)與內(nèi)部時(shí)鐘信號(hào)intCLK0同步地鎖存并輸出，第二級(jí)鎖存電路2c將第一級(jí)鎖存電路2b的輸出信號(hào)和內(nèi)部時(shí)鐘信號(hào)intZCLK0同步地鎖存并輸出。
第一級(jí)鎖存電路2b包括三態(tài)反相器21a，它被內(nèi)部時(shí)鐘信號(hào)intCLK0和intZCLK0有選擇地激活。當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0處于L電平時(shí)，三態(tài)反相器21a被激活，把一個(gè)從緩沖器2a來的信號(hào)反相。當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0處于H電平時(shí)，三態(tài)反相器21a不激活，而處于一個(gè)輸出高阻狀態(tài)。
第一級(jí)鎖存電路2b還包括一個(gè)接受三態(tài)反相器21a的輸出信號(hào)的反相器21b、一個(gè)將反相器21b的輸出信號(hào)反相并傳輸?shù)椒聪嗥?1b輸入端的反相器21c、一個(gè)接受反相器21b的輸出信號(hào)的反相器21d、一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intCLK0和反相器21d的輸出信號(hào)的NAND電路21e、一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intCLK0和反相器21b的輸出信號(hào)的NAND電路21f、一個(gè)在其一個(gè)輸入端接受NAND電路21e的輸出信號(hào)的NAND電路21g、以及一個(gè)接受NAND電路21f的輸出信號(hào)和NAND電路21g的輸出信號(hào)CKE0的NAND電路21h。NAND電路21h的輸出信號(hào)加到NAND電路21g的另一個(gè)輸入端。NAND電路21g和21h構(gòu)成一個(gè)觸發(fā)器。
第二級(jí)鎖存電路2c包括一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intZCLK0和NAND電路21g的輸出信號(hào)CKE0的NAND電路22a、一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intZCLK0和NAND電路21h的輸出信號(hào)ZCKE0的NAND電路22b，一個(gè)在其一個(gè)輸入端接受NAND電路22a的輸出信號(hào)的NAND電路22c、以及一個(gè)接受NAND電路22b的輸出信號(hào)和NAND電路22c的輸出信號(hào)并輸出互補(bǔ)內(nèi)部時(shí)鐘使能信號(hào)intZCKE的NAND電路22d。NAND電路22d輸出的內(nèi)部時(shí)鐘使能信號(hào)intZCKE加到NAND電路22c的另一個(gè)輸入端。從NAND電路22c輸出內(nèi)部時(shí)鐘使能信號(hào)intCKE。NAND門22c和22d構(gòu)成一個(gè)觸發(fā)器。圖17A所示的時(shí)鐘緩沖器和內(nèi)部時(shí)鐘產(chǎn)生電路的動(dòng)作以及圖17B所示的CKE緩沖器的動(dòng)作將參照波形圖18予以說明。
在時(shí)鐘周期0，當(dāng)外部時(shí)鐘信號(hào)extCLK上升到H電平而外部時(shí)鐘使能信號(hào)extCKE處于H電平時(shí)，從時(shí)鐘緩沖器1的輸入緩沖器1a輸出的內(nèi)部時(shí)鐘信號(hào)intZCK0被置于L電平，而反相器1b的輸出信號(hào)intCLK0上升到H電平。同時(shí)，在CKE緩沖器2中，因?yàn)榫彌_器2a有反相功能，緩沖器2a的輸出信號(hào)處于L電平。在第一級(jí)鎖存電路2b中，三態(tài)反相器21a隨內(nèi)部時(shí)鐘信號(hào)intCLK0的上升而被置于輸出高阻狀態(tài)，在內(nèi)部時(shí)鐘信號(hào)intCLK0的上升沿之前加的H電平信號(hào)被反相器21b和21c鎖存。
隨著內(nèi)部時(shí)鐘信號(hào)intCLK0的上升，NAND電路21e和21f均起反相器的作用，分別將從反相器21d和21b來的信號(hào)反相后加到NAND電路21g和21h上。這時(shí)，NAND電路21e的輸出信號(hào)保持為L電平，相應(yīng)地，NAND電路21g的輸出信號(hào)CKE0成為H電平。在第二級(jí)鎖存電路2c中，內(nèi)部時(shí)鐘信號(hào)intZCLK0降到L電平。因此，NAND電路22a和22b的輸出信號(hào)都成為H電平，第二級(jí)鎖存電路2c置于鎖存狀態(tài)，在內(nèi)部時(shí)鐘信號(hào)intZCLK0下降前所加的信號(hào)將維持不變。這樣，內(nèi)部時(shí)鐘使能信號(hào)intCKE處于H電平，而與其互補(bǔ)的內(nèi)部時(shí)鐘使能信號(hào)intZCKE處于L電平。因此在內(nèi)部時(shí)鐘產(chǎn)生電路4中，NOR電路4a起一個(gè)反相器的作用，把從時(shí)鐘緩沖器1中的緩沖器1a來的信號(hào)反相，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK。信號(hào)intCKE和intZCKE的狀態(tài)響應(yīng)內(nèi)部時(shí)鐘信號(hào)intZCLK的上升而確定。因此，在時(shí)鐘周期0，內(nèi)部時(shí)鐘信號(hào)intCLK是否產(chǎn)生取決于上一周期的外部時(shí)鐘使能信號(hào)extCKE的狀態(tài)。
在時(shí)鐘周期1，外部時(shí)鐘使能信號(hào)extCKE在外部時(shí)鐘信號(hào)extCLK的上升沿時(shí)為L電平。在這種情況下，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0隨著外部時(shí)鐘信號(hào)extCLK上升到H電平時(shí)，第一級(jí)鎖存電路2b把由緩沖器2a來的外部時(shí)鐘使能信號(hào)extCKE鎖存并輸出。所以，第一級(jí)鎖存電路2b的輸出信號(hào)CKE0隨內(nèi)部時(shí)鐘信號(hào)intCLK0的上升而降到L電平。與此同時(shí)，因?yàn)閮?nèi)部時(shí)鐘信號(hào)intZCLK0處于L電平，第二級(jí)鎖存電路2c處于鎖定狀態(tài)，它使內(nèi)部時(shí)鐘使能信號(hào)intCKE保持在H電平，而其互補(bǔ)內(nèi)部時(shí)鐘使能信號(hào)intZCKE保持為L電平。
所以，在時(shí)鐘周期1，NOR電路4a作為一個(gè)反相器，按照從緩沖器1a來的信號(hào)，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK。在時(shí)鐘周期1，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0(外部時(shí)鐘信號(hào)extCLK)下降到L電平時(shí)，第一級(jí)鎖存電路2b中的三態(tài)反相器21a被激活，把從緩沖器2a來的H電平信號(hào)反相。然而，因?yàn)閮?nèi)部時(shí)鐘信號(hào)intCLK0處于L電平，NAND電路21d和21f將其輸出保持在H電平，因此NAND電路21g和21h的輸出狀態(tài)也不變。所以第一級(jí)鎖存電路21b的輸出信號(hào)CKE0將保持在L電平。與此同時(shí)，第二級(jí)鎖存電路由于內(nèi)部時(shí)鐘信號(hào)intZCLK0的上升而處于透明狀態(tài)(throughstate)，它使從第一級(jí)鎖存電路2b來的信號(hào)通過并鎖存。這樣，內(nèi)部時(shí)鐘使能信號(hào)intCKE保持在L電平，而與其互補(bǔ)的內(nèi)部時(shí)鐘使能信號(hào)intZCKE保持在H電平。
結(jié)果，在內(nèi)部時(shí)鐘產(chǎn)生電路4中，NOR電路4a的輸出信號(hào)，即內(nèi)部時(shí)鐘信號(hào)intCLK將固定在L電平。第二級(jí)鎖存電路2c把內(nèi)部時(shí)鐘使能信號(hào)intCKE保持在L電平直到內(nèi)部時(shí)鐘信號(hào)intZCLK0再度上升到H電平(即直到內(nèi)部時(shí)鐘信號(hào)intCLK0下降到L電平)。由此在時(shí)鐘周期2，即使內(nèi)部時(shí)鐘信號(hào)intCLK0隨外部時(shí)鐘信號(hào)extCLK上升，NOR電路4a仍把它的輸出信號(hào)固定在L電平，內(nèi)部時(shí)鐘信號(hào)intCLK的上升(產(chǎn)生)被禁止。
在時(shí)鐘周期2，當(dāng)外部時(shí)鐘使能信號(hào)extCKE處于H電平時(shí)，第一級(jí)鎖存電路2b隨內(nèi)部時(shí)鐘信號(hào)intCLK0的上升而被置于鎖定狀態(tài)，并根據(jù)在該時(shí)刻取入的信號(hào)處于H電平，第一級(jí)鎖存電路也將使其輸出信號(hào)CKE0回到H電平。
由此，當(dāng)?shù)诙?jí)鎖存電路2c隨內(nèi)部時(shí)鐘信號(hào)intCLK0的下降而處于透明狀態(tài)時(shí)，內(nèi)部時(shí)鐘使能信號(hào)intCKE被置于H電平，而其互補(bǔ)內(nèi)部時(shí)鐘使能信號(hào)intZCKE被置于L電平。所以，在時(shí)鐘周期3，內(nèi)部時(shí)鐘信號(hào)intCLK將隨外部時(shí)鐘信號(hào)extCLK的上升而上升到H電平。
如上所述，在第一級(jí)鎖存電路2b中，外部時(shí)鐘使能信號(hào)隨內(nèi)部時(shí)鐘信號(hào)intCLK0而被鎖存和移動(dòng)，其輸出信號(hào)隨內(nèi)部時(shí)鐘信號(hào)intZCLK0而被移入第二級(jí)鎖存電路2c。因此，內(nèi)部時(shí)鐘使能信號(hào)intCKE的變化延遲了半個(gè)外部時(shí)鐘信號(hào)extCLK周期，而且改變了的狀態(tài)將維持一個(gè)時(shí)鐘周期。從而，內(nèi)部時(shí)鐘信號(hào)intCLK在下降到L電平后，肯定將在下一個(gè)時(shí)鐘周期維持在L電平。此外，第二級(jí)鎖存電路隨著內(nèi)部時(shí)鐘信號(hào)intCLK0的下降脫離鎖定狀態(tài)，進(jìn)入透明狀態(tài)。所以，當(dāng)外部時(shí)鐘使能信號(hào)extCKE處于H電平時(shí)，內(nèi)部時(shí)鐘信號(hào)intCLK在下一個(gè)時(shí)鐘周期能夠保證維持在H電平的工作狀態(tài)。
如上所述，外部時(shí)鐘使能信號(hào)extCKE在第一級(jí)和第二級(jí)鎖存電路2b和2c中按照內(nèi)部時(shí)鐘信號(hào)intCLK0依次移動(dòng)。所以，若外部時(shí)鐘使能信號(hào)extCKE處于L電平，表明外部時(shí)鐘信號(hào)無效時(shí)，則內(nèi)部時(shí)鐘信號(hào)intCLK在下一個(gè)時(shí)鐘周期內(nèi)保證固定在L電平。
隨著作為系統(tǒng)部件的各種半導(dǎo)體器件的運(yùn)行速度提高了，已經(jīng)提出了一些新的接口標(biāo)準(zhǔn)以使系統(tǒng)能夠進(jìn)行高速的數(shù)據(jù)傳輸。這些新標(biāo)準(zhǔn)包括GTL(Gunning Transceiver Logic)、CTT(Center Tapped Terminated)、HSTL(High Speed Transceiver Logic)和S STL(Stub Series Terminated LogicorStub Series Terminated Transceiver Logic)。在這些接口中，輸入信號(hào)的幅度變得較小，對信號(hào)線充放電所需的時(shí)間變短，這樣，功耗減小而運(yùn)行速度加快。例如，在HSTL和CTT中，輸入信號(hào)的幅度限定在參考電平Vref±0.2V的范圍內(nèi)。所以在接受端的輸入緩沖器必須把這樣小幅度的信號(hào)放大。在這些新標(biāo)準(zhǔn)中，H電平和L電平幅度是相對于參考電平定義的，所以輸入緩沖器必須有一個(gè)差分放大電路。
圖19表示一個(gè)常規(guī)的輸入緩沖器的第一級(jí)的結(jié)構(gòu)。這里，輸入緩沖器的第一級(jí)是指緩沖電路直接接受外加信號(hào)的部分，相當(dāng)于緩沖器1a和2a。
參見圖19，第一級(jí)輸入緩沖器包括兩個(gè)p溝道MOS晶體管PQ1和PQ2，以及兩個(gè)n溝道MOS晶體管NQ1和NQ2。第一個(gè)p溝道MOS晶體管PQ1有一個(gè)導(dǎo)電節(jié)點(diǎn)(源極)連到提供電源電壓Vdd的電源節(jié)點(diǎn)，一個(gè)柵極和另一個(gè)導(dǎo)電節(jié)點(diǎn)(漏極)連到節(jié)點(diǎn)N1；第二個(gè)p溝道MOS晶體管PQ2有一個(gè)導(dǎo)電節(jié)點(diǎn)連到電源節(jié)點(diǎn)，其柵極連到節(jié)點(diǎn)N1，而另一個(gè)導(dǎo)電節(jié)點(diǎn)連到輸出節(jié)點(diǎn)N2；第一個(gè)n溝道MOS晶體管NQ1有一個(gè)導(dǎo)電節(jié)點(diǎn)連到提供地電壓Vss的地節(jié)點(diǎn)，其柵極連到參考電壓Vref，而另一個(gè)導(dǎo)電節(jié)點(diǎn)連到節(jié)點(diǎn)N1；第二個(gè)n溝道MOS晶體管NQ2有一個(gè)導(dǎo)電節(jié)點(diǎn)連到地節(jié)點(diǎn)，其柵極接受外部信號(hào)EXT，而另一個(gè)導(dǎo)電節(jié)點(diǎn)連到輸出節(jié)點(diǎn)N2。在第一級(jí)輸入緩沖器的結(jié)構(gòu)中，p溝道MOS晶體管PQ1和PQ2組成一個(gè)電流鏡象電路。外部信號(hào)EXT可以是任一個(gè)外部施加的信號(hào)ZCS，ZRAS，ZCAS和ZWE、地址信號(hào)Add或?qū)憯?shù)據(jù)D。
如果外部信號(hào)EXT高于參考電平Vref，n溝道MOS晶體管NQ2的電導(dǎo)變得大于n溝道MOS晶體管NQ1的電導(dǎo)。MOS晶體管NQ1接受從p溝道MOS晶體管PQ1來的電流，一個(gè)和流過p溝道MOS晶體管PQ1的電流大小相同的電流流過p溝道MOS晶體管PQ2(假定MOS晶體管PQ1和PQ2的尺寸相同)。所以在這種情況下，流過MOS晶體管PQ2的全部電流通過MOS晶體管NQ2放電到地電位，節(jié)點(diǎn)N2保持在L電平。
另一方面，如果外部信號(hào)EXT的電平低于參考電平Vref，n溝道MOS晶體管NQ1的電導(dǎo)變得大于MOS晶體管NQ2的電導(dǎo)。在這種情況下，流過p溝道MOS晶體管PQ2的電流變得大于流過n溝道MOS晶體管NQ2的電流，在節(jié)點(diǎn)N2處的電位將處于H電平。
在第一級(jí)的輸入緩沖器中使用如圖19所示的差分放大電路，由于其高速放大作用，即使外部信號(hào)EXT的幅度較小，仍可能產(chǎn)生一個(gè)大幅度的內(nèi)部信號(hào)ZOUT。
參考電壓Vref一般處于電源電壓Vdd和地電壓Vss之間的中間電位(Vdd+Vss)/2。外部信號(hào)EXT的幅度可以小到Vref±0.2V(在HSTL和CTT接口中，而在GTL中外部信號(hào)幅度可以小到Vref±0.05V)。然而即使外部信號(hào)EXT的電平固定于電源電壓Vdd或地電壓Vss(例如在待用狀態(tài)時(shí))，而參考電平Vref處于中間電平，因此在差分放大電路中總有電流從電源節(jié)點(diǎn)流到地節(jié)點(diǎn)。更具體地，如果外部信號(hào)EXT處在電源電壓Vdd的電位，電流通過MOS晶體管NQ2流到地節(jié)點(diǎn)，而如果外部信號(hào)EXT處于地電平Vss，電流通過MOS晶體管NQ1流到地節(jié)點(diǎn)。
當(dāng)SDRAM的存儲(chǔ)容量增加時(shí)，接受各地址信號(hào)位的輸入緩沖器的數(shù)目將增加，如果要輸入/輸出多位的數(shù)據(jù)，則數(shù)據(jù)輸入緩沖器的數(shù)目也要增加。此外，因?yàn)镾DRAM逐漸具有較多的功能，外部控制信號(hào)的種類將增加。因之，當(dāng)外部信號(hào)的數(shù)目由于上述情況而增加時(shí)，其輸入緩沖器的數(shù)目也要相應(yīng)增加，而如果在第一級(jí)的輸入緩沖器中使用如圖19所示的差分放大電路，則恒定流過差分放大電流的電流將變大，這將妨礙低電流消耗的SDRAM的實(shí)現(xiàn)。
本發(fā)明的目的之一是提供一種能夠顯著地減少輸入緩沖器電流消耗的時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的另一個(gè)目的是提供一種確實(shí)能夠減少輸入緩沖器的電流消耗而且即使在外部時(shí)鐘頻率高的情況下也不會(huì)影響存取操作的時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件。
根據(jù)本發(fā)明的同步型半導(dǎo)體存儲(chǔ)器件包括一個(gè)時(shí)鐘緩沖電路、一個(gè)鎖存電路、一個(gè)時(shí)鐘使能電路、一個(gè)內(nèi)部時(shí)鐘產(chǎn)生電路、一種輸入緩沖電路、以及一個(gè)內(nèi)部信號(hào)產(chǎn)生電路，其中時(shí)鐘緩沖電路根據(jù)外加的外部時(shí)鐘信號(hào)產(chǎn)生第一級(jí)內(nèi)部時(shí)鐘信號(hào)；鎖存電路把一個(gè)外加的標(biāo)志外部時(shí)鐘信號(hào)有效的外部時(shí)鐘使能信號(hào)與第一級(jí)內(nèi)部時(shí)鐘信號(hào)同步地鎖存起來以產(chǎn)生一個(gè)輸入緩沖使能信號(hào)，當(dāng)外部時(shí)鐘使能信號(hào)有效時(shí)該信號(hào)有效；時(shí)鐘使能電路通過對輸入緩沖使能信號(hào)加一延遲以產(chǎn)生內(nèi)部時(shí)鐘使能信號(hào)；內(nèi)部時(shí)鐘產(chǎn)生電路在內(nèi)部時(shí)鐘使能信號(hào)有效時(shí)工作，根據(jù)外部時(shí)鐘信號(hào)產(chǎn)生一個(gè)第二級(jí)內(nèi)部時(shí)鐘信號(hào)；輸入緩沖電路在輸入緩沖使能信號(hào)有效時(shí)工作，對一個(gè)外加的外部信號(hào)進(jìn)行緩沖；內(nèi)部信號(hào)產(chǎn)生電路把輸入緩沖電路的輸出信號(hào)與第二級(jí)內(nèi)部時(shí)鐘信號(hào)同步地鎖存，產(chǎn)生一個(gè)內(nèi)部信號(hào)。
輸入緩沖電路包括一個(gè)部件，它使用第一個(gè)和第二個(gè)電源節(jié)點(diǎn)上的電壓工作，而且當(dāng)輸入緩沖使能信號(hào)無效時(shí)把第一個(gè)和第二個(gè)電源節(jié)點(diǎn)之間的電流通路關(guān)斷。
外部時(shí)鐘信號(hào)在第一個(gè)和第二個(gè)電平之間變化。鎖存電路把一個(gè)外加的標(biāo)志外部時(shí)鐘信號(hào)有效的外部時(shí)鐘使能信號(hào)與第一級(jí)內(nèi)部時(shí)鐘信號(hào)從第一個(gè)電平到第二個(gè)電平的變化同步地鎖存并輸出。內(nèi)部信號(hào)產(chǎn)生電路和鎖存電路的結(jié)構(gòu)基本上相同，它響應(yīng)第二級(jí)內(nèi)部時(shí)鐘信號(hào)從第一個(gè)電平到第二個(gè)電平的變化把從輸入緩沖電路來的信號(hào)鎖存，產(chǎn)生并輸出一個(gè)內(nèi)部信號(hào)。
輸入緩沖使能信號(hào)是根據(jù)第一級(jí)內(nèi)部時(shí)鐘信號(hào)響應(yīng)外部時(shí)鐘使能信號(hào)產(chǎn)生的，根據(jù)輸入緩沖使能信號(hào)的狀態(tài)，輸入緩沖電路的電流路徑被關(guān)斷。輸入緩沖使能信號(hào)是根據(jù)外部時(shí)鐘使能信號(hào)產(chǎn)生的，在第二級(jí)內(nèi)部時(shí)鐘信號(hào)停止產(chǎn)生的周期內(nèi)，器件的內(nèi)部將保持于上一個(gè)周期的狀態(tài)不變。所以，不必取入外部信號(hào)。輸入緩沖電路只在必要時(shí)才置于工作狀態(tài)，當(dāng)不必要時(shí)輸入緩沖電路的電流路徑被關(guān)斷。這樣，可以減少電流消耗而不會(huì)影響電路的工作。
此外，輸入緩沖使能信號(hào)是根據(jù)外部時(shí)鐘使能信號(hào)與第一級(jí)內(nèi)部時(shí)鐘信號(hào)同步地產(chǎn)生的。所以，在外部時(shí)鐘使能信號(hào)有效的周期內(nèi)，即在內(nèi)部時(shí)鐘信號(hào)從無效狀態(tài)回到有效狀態(tài)的周期內(nèi)，輸入緩沖使能信號(hào)根據(jù)在內(nèi)部時(shí)鐘信號(hào)成為無效的周期內(nèi)的外部時(shí)鐘使能信號(hào)而改變。因此，能在要取入的外部信號(hào)加上之前(建立之前)使輸入緩沖使能信號(hào)成為有效并且把輸入緩沖電路置于工作狀態(tài)。這樣，即使在高速運(yùn)行時(shí)也能夠保證外部信號(hào)的建立時(shí)間，能夠根據(jù)外部信號(hào)可靠地產(chǎn)生內(nèi)部信號(hào)。
再次，因?yàn)殒i存電路和內(nèi)部信號(hào)產(chǎn)生電路有彼此基本相同的結(jié)構(gòu)，當(dāng)輸入緩沖使能信號(hào)的狀態(tài)確立時(shí)，外部信號(hào)已經(jīng)被取入，內(nèi)部信號(hào)已經(jīng)確立。所以能夠確保必要的外部信號(hào)能被取入器件。
通過下面有關(guān)本發(fā)明的詳細(xì)說明結(jié)合各附圖，本發(fā)明的前面已述的以及其他目的、特征、性狀和優(yōu)點(diǎn)將會(huì)更清楚。
圖1表示根據(jù)本發(fā)明的一個(gè)實(shí)施例中一種初始的SDRAM的結(jié)構(gòu)。
圖2為表示圖1所示的結(jié)構(gòu)的工作過程的時(shí)序圖。
圖3為表示圖1所示的結(jié)構(gòu)所存在的問題的時(shí)序圖。
圖4表示按照本發(fā)明的一種實(shí)施例的SDRAM的主要部分的結(jié)構(gòu)。
圖5為表示圖4所示的結(jié)構(gòu)的工作過程的時(shí)序圖。
圖6例示了圖4所示的時(shí)鐘緩沖電路的一種結(jié)構(gòu)。
圖7A表示圖4中所示的時(shí)鐘緩沖電路的一種改進(jìn)的結(jié)構(gòu)，而圖7B表示其工作的波形。
圖8例示了圖4中所示的CKE緩沖器和外部信號(hào)輸入緩沖器的一種結(jié)構(gòu)。
圖9為圖8所示的結(jié)構(gòu)的工作的時(shí)序圖。
圖10A表示圖8所示的CKE緩沖器的一種改進(jìn)的結(jié)構(gòu)，而圖10B表示其工作的波形。
圖11表示根據(jù)本發(fā)明的一種實(shí)施例的輸入緩沖電路的第一個(gè)改進(jìn)。
圖12表示根據(jù)本發(fā)明的第一種實(shí)施例的輸入緩沖電路的第二個(gè)改進(jìn)的結(jié)構(gòu)。
圖13表示SDRAM的一種外部引腳安排。
圖14為該SDRAM工作的時(shí)序圖。
圖15為該SDRAM的總體結(jié)構(gòu)的示意圖。
圖16A為用來說明時(shí)鐘使能信號(hào)的差別的時(shí)序圖，圖16B為例示時(shí)鐘使能信號(hào)的使用的時(shí)序圖。
圖17A表示一種常規(guī)的時(shí)鐘緩沖電路的結(jié)構(gòu)，而圖17B例示一種CKE緩沖電路的結(jié)構(gòu)。
圖18是說明圖17A和17B所示的結(jié)構(gòu)的工作的時(shí)序圖。
圖19例示一種常規(guī)SDRAM的輸入緩沖器的第一級(jí)的一種結(jié)構(gòu)。
圖1表示作為本發(fā)明的出發(fā)點(diǎn)的一種SDRAM的主要部分的結(jié)構(gòu)。參見圖1，該SDRAM包括一個(gè)時(shí)鐘緩沖電路1和一個(gè)內(nèi)部時(shí)鐘產(chǎn)生電路4，其中時(shí)鐘緩沖電路對外部時(shí)鐘信號(hào)extCLK加以緩沖以產(chǎn)生一個(gè)中間時(shí)鐘信號(hào)CLKX和第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0和intZCLK0；內(nèi)部時(shí)鐘產(chǎn)生電路4根據(jù)內(nèi)部時(shí)鐘使能信號(hào)intCKE的狀態(tài)選擇性地激活，以便由中間時(shí)鐘信號(hào)CLKX產(chǎn)生出第二級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK。電路1和4的結(jié)構(gòu)將在稍后詳細(xì)地說明。內(nèi)部時(shí)鐘信號(hào)intCLK0和intZCLK0是對中間時(shí)鐘信號(hào)CLKX加以緩沖而產(chǎn)生的。
該SDRAM還包括一個(gè)緩沖電路2a、一個(gè)第一級(jí)鎖存電路2b、以及一個(gè)第二級(jí)鎖存電路2c，其中緩沖電路2a對外部時(shí)鐘使能信號(hào)extCKE加以緩沖；第一級(jí)鎖存電路2b把從緩沖電路2a的輸出信號(hào)與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0同步地鎖存并輸出；第二級(jí)鎖存電路2c把第一級(jí)鎖存電路2b的輸出信號(hào)與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intZCLK0同步地鎖存并輸出。從第二級(jí)鎖存電路2c輸出內(nèi)部時(shí)鐘使能信號(hào)intCKE和intZCKE。緩沖電路2a以及鎖存電路2b和2c的結(jié)構(gòu)和圖17B所示的結(jié)構(gòu)相同。當(dāng)時(shí)鐘使能信號(hào)intCKE處于H電平時(shí)，表明外部時(shí)鐘信號(hào)(內(nèi)部時(shí)鐘信號(hào))為有效，而當(dāng)時(shí)鐘使能信號(hào)intCKE處于L電平時(shí)，表明外部時(shí)鐘信號(hào)(內(nèi)部時(shí)鐘信號(hào))為無效。
輸入緩沖器30把參考電壓Vref和一個(gè)外部信號(hào)(任何控制信號(hào)、地址信號(hào)和寫數(shù)據(jù))EXT差分地放大，以產(chǎn)生一個(gè)輸出信號(hào)ZOUT。和圖19所示的第一級(jí)的輸入緩沖器相類似，輸入緩沖電路30包括構(gòu)成一個(gè)電流鏡象電路的p溝道MOS晶體管PQ1和PQ2，以及構(gòu)成對參考電壓Vref和外部信號(hào)EXT進(jìn)行比較的比較電路的n溝道MOS晶體管NQ1和NQ2。
輸入緩沖器30還包括一個(gè)p溝道MOS晶體管PQ3以及一個(gè)n溝道MOS晶體管NT，前者連接在電源節(jié)點(diǎn)31和每個(gè)p溝道MOS晶體管PQ1和PQ2的一個(gè)公共導(dǎo)電節(jié)點(diǎn)之間并在其柵極接受內(nèi)部時(shí)鐘使能信號(hào)intZCKE；后者與MOS晶體管NQ2并聯(lián)并在其柵極接受內(nèi)部時(shí)鐘使能信號(hào)intZCKE。圖1所示的結(jié)構(gòu)的工作將在下面參照工作波形圖(圖2)加以說明。在時(shí)鐘周期0的前一個(gè)時(shí)鐘周期，假定外部時(shí)鐘使能信號(hào)extCKE處于H電平。
在時(shí)鐘周期0，外部時(shí)鐘使能信號(hào)extCKE置于H電平，標(biāo)志外部時(shí)鐘信號(hào)extCLK為有效。在這種情況下，因?yàn)橥獠繒r(shí)鐘使能信號(hào)extCKE在上一個(gè)時(shí)鐘周期已被保持在H電平，時(shí)鐘緩沖電路1已經(jīng)產(chǎn)生了內(nèi)部時(shí)鐘信號(hào)intCLK0，這樣內(nèi)部時(shí)鐘產(chǎn)生電路4將隨第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK。這里，“產(chǎn)生”一詞表示時(shí)鐘信號(hào)從L電平(第一電平)上升到H電平(第二電平)。在這種情況下，在輸入緩沖器30中，因?yàn)閮?nèi)部時(shí)鐘使能信號(hào)intZCKE保持在L電平，p溝道MOS晶體管PQ3保持導(dǎo)通，這樣，它把外部信號(hào)EXT與參考電壓Vref進(jìn)行比較并根據(jù)比較的結(jié)果產(chǎn)生一個(gè)輸出信號(hào)ZOUT。
在時(shí)鐘周期1，外部時(shí)鐘使能信號(hào)extCKE被置于L電平，標(biāo)志外部時(shí)鐘信號(hào)extCLK無效。在這種情況下，時(shí)鐘緩沖器1產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK0，并加到鎖存電路2b和2c。如上所述，鎖存電路2b和2c將外部時(shí)鐘使能信號(hào)extCKE延遲半個(gè)時(shí)鐘周期后傳送。所以，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0處于H電平時(shí)，鎖存電路2c保持上一個(gè)時(shí)鐘周期的狀態(tài)，內(nèi)部時(shí)鐘使能信號(hào)intZCKE維持在L電平。所以仍然能產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK，輸入緩沖電路30工作，將外部信號(hào)EXT和參考電壓加以比較。
在時(shí)鐘周期1，當(dāng)?shù)谝患?jí)內(nèi)部時(shí)鐘信號(hào)intCLK0降到L電平時(shí)，鎖存電路2c被置于透明狀態(tài)，把從第一級(jí)鎖存電路2b來的信號(hào)取入并輸出。在這種情況下，內(nèi)部時(shí)鐘使能信號(hào)intZCKE保持在H電平，p溝道MOS晶體管PQ3不導(dǎo)通，而n溝道MOS晶體管NT導(dǎo)通。因之，從電源節(jié)點(diǎn)31通過輸入緩沖電路30到地節(jié)點(diǎn)32的電路通路被關(guān)斷。輸出信號(hào)ZOUT被MOS晶體管NT放電而保持在L電平。由于使用了MOS晶體管NT，即使在外部信號(hào)EXT處于L電平時(shí)，輸出節(jié)點(diǎn)N2不是處于高阻狀態(tài)，使信號(hào)ZOUT不再對噪聲敏感。在時(shí)鐘周期1，在外部時(shí)鐘信號(hào)extCLK的上升沿時(shí)刻加的外部信號(hào)EXT((a))被取入并執(zhí)行內(nèi)部操作。
當(dāng)外部時(shí)鐘信號(hào)extCLK在時(shí)鐘周期2上升到H電平時(shí)，第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0也上升到H電平。這時(shí)，外部時(shí)鐘使能信號(hào)extCKE已經(jīng)回到H電平，標(biāo)志外部時(shí)鐘信號(hào)extCLK有效。然而，鎖存電路2c仍被處于L電平的內(nèi)部時(shí)鐘信號(hào)intZCLK0保持在鎖定狀態(tài)，內(nèi)部時(shí)鐘使能信號(hào)intZCKE保持在H電平。類似地，內(nèi)部時(shí)鐘使能信號(hào)intCKE處于L電平的非工作態(tài)，且來自內(nèi)部時(shí)鐘產(chǎn)生電路4的內(nèi)部時(shí)鐘信號(hào)intCLK保持在L電平。
這時(shí)，不進(jìn)行內(nèi)部操作，也不必把在時(shí)鐘周期2內(nèi)加的外部信號(hào)EXT((b))取入。所以，即使輸入緩沖器30中的p溝道MOS晶體管PQ3不導(dǎo)通，輸入緩沖電路30處于不工作狀態(tài)，也不會(huì)對內(nèi)部操作有不良的影響。
當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0在時(shí)鐘周期2內(nèi)下降到L電平時(shí)，第一級(jí)鎖存電路2b處于鎖定狀態(tài)，第二級(jí)鎖存電路2c處于透明狀態(tài)，根據(jù)外部時(shí)鐘使能信號(hào)extCKE，內(nèi)部時(shí)鐘使能信號(hào)intCKE被置于H電平，而其互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)intZCKE被置于L電平。于是，p溝道MOS晶體管PQ3變成導(dǎo)通，n溝道MOS晶體管NT不導(dǎo)通，輸入緩沖電路30處于工作狀態(tài)。
這樣在時(shí)鐘周期3內(nèi)，可以在外部時(shí)鐘信號(hào)extCLK的上升沿取入外部信號(hào)EXT，用輸入緩沖電路30把取入的信號(hào)放大以產(chǎn)生一個(gè)內(nèi)部信號(hào)并進(jìn)行內(nèi)部操作。
相對于外部時(shí)鐘信號(hào)extCLK，規(guī)定了外部信號(hào)EXT的建立時(shí)間tsu和保持時(shí)間thd。規(guī)定在這兩個(gè)時(shí)間，外部信號(hào)必須保持在確定的狀態(tài)，以便正確地產(chǎn)生內(nèi)部信號(hào)。內(nèi)部時(shí)鐘使能信號(hào)intZCKE在內(nèi)部時(shí)鐘信號(hào)intCLK0的下降沿時(shí)變化。所以在時(shí)鐘周期1外部信號(hào)EXT((a))的保持時(shí)間是得到保證的，外部信號(hào)EXT((a))在時(shí)鐘周期1可以被正確地取入。至于在時(shí)鐘周期2所加的外部信號(hào)EXT((b))，外部信號(hào)是與內(nèi)部時(shí)鐘intCLK同步地取入和產(chǎn)生的。所以外部信號(hào)EXT((b))的取入必定被禁止。
此外，當(dāng)外部時(shí)鐘信號(hào)extCLK從無效狀態(tài)回到有效狀態(tài)，即從時(shí)鐘周期2向時(shí)鐘周期3過渡時(shí)，因?yàn)閮?nèi)部時(shí)鐘使能信號(hào)intZCKE成為L電平的時(shí)刻相應(yīng)于內(nèi)部時(shí)鐘信號(hào)intCLK0的下降時(shí)刻，這早于將在時(shí)鐘周期3取入的外部信號(hào)EXT((c))開始建立的時(shí)刻。所以外部信號(hào)EXT((c))建立時(shí)間tsu得到保證，外部信號(hào)EXT((c))能夠可靠地取入并產(chǎn)生一個(gè)內(nèi)部信號(hào)。此外，用把中間時(shí)鐘信號(hào)CLKX緩沖的方法產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK0和intCLK可能較早地產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK，內(nèi)部操作的開始時(shí)刻也可以提前。
如果外部時(shí)鐘信號(hào)extCLK相對較慢，而且內(nèi)部時(shí)鐘使能信號(hào)intZCKE向L電平的過渡時(shí)刻和外部信號(hào)EXT((c))開始建立的時(shí)刻之間的時(shí)間差tr為正，即使當(dāng)在不必要時(shí)輸入緩沖電路30停止工作并在其后再恢復(fù)到工作狀態(tài)時(shí)，仍可以正確地把外部信號(hào)EXT取入并產(chǎn)生內(nèi)部信號(hào)。
然而，如果外部時(shí)鐘信號(hào)extCLK是一個(gè)高速時(shí)鐘信號(hào)，而且外部信號(hào)EXT的建立時(shí)間接近于外部時(shí)鐘信號(hào)extCLK周期的一半，則不能把外部信號(hào)EXT可靠地取入。下面將參照圖3說明這種情況。
由圖3，信號(hào)intCKE，intZCKE和intCLK在時(shí)鐘周期0的狀態(tài)是由外部時(shí)鐘使能信號(hào)extCKE在上一周期的狀態(tài)決定的。在時(shí)鐘周期1，外部時(shí)鐘使能信號(hào)extCKE處于L電平，使在時(shí)鐘周期2停止產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK。在時(shí)鐘周期3，內(nèi)部時(shí)鐘信號(hào)intCLK再度產(chǎn)生。在時(shí)鐘周期2，從第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0下降到L電平開始，經(jīng)過一段第二級(jí)鎖存電路2c的延遲后，內(nèi)部時(shí)鐘使能信號(hào)intZCKE變到L電平。同時(shí)，將在時(shí)鐘周期3中被取入的外部信號(hào)EXT((c))建立起來。保持時(shí)間thd和建立時(shí)間tsu是根據(jù)規(guī)范確定的常數(shù)值。如果外部時(shí)鐘信號(hào)extCLK的周期較短，則內(nèi)部時(shí)鐘intZCKE可能在外部信號(hào)EXT((c))已經(jīng)建立之后才下降到L電平。如果內(nèi)部時(shí)鐘使能信號(hào)intZCKE變成L電平的時(shí)刻和外部信號(hào)EXT建立的時(shí)刻之間的時(shí)間差(此后稱為還原時(shí)間)tr成為負(fù)值，外部信號(hào)EXT的實(shí)際建立時(shí)間tsu顯著變短，于是，不能把外部信號(hào)EXT((c))正確地取入并產(chǎn)生相應(yīng)的內(nèi)部信號(hào)。
下面將說明一種結(jié)構(gòu)，它可以保證即使當(dāng)器件和一個(gè)高速時(shí)鐘同步地工作時(shí)也能夠正確地把外部信號(hào)取入。
圖4表示根據(jù)本發(fā)明的第一種實(shí)施例的一個(gè)SDRAM的主要部分的結(jié)構(gòu)。在圖4中，和圖1中各部件相對應(yīng)的部件均用相同的標(biāo)記表示，其詳細(xì)說明也不再重復(fù)。在圖4中，從第一級(jí)鎖存電路2b輸出的信號(hào)intZCKE0作為輸入緩沖使能信號(hào)加到p溝道MOS晶體管PQ3的柵極，用來關(guān)斷接受外部信號(hào)EXT的輸入緩沖電路30的電流通路。從第二級(jí)鎖存電路2c來的內(nèi)部時(shí)鐘使能信號(hào)intZCKE加到內(nèi)部時(shí)鐘產(chǎn)生電路4，以控制內(nèi)部時(shí)鐘信號(hào)intCLK的有效/無效。從輸入緩沖電路30輸出的信號(hào)加到鎖存電路35，后者響應(yīng)從內(nèi)部時(shí)鐘產(chǎn)生電路4來的內(nèi)部時(shí)鐘信號(hào)intCLK而置于鎖定狀態(tài)。鎖存電路35在內(nèi)部時(shí)鐘信號(hào)intCLK的上升時(shí)刻把從輸入緩沖電路30來的信號(hào)取入，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平時(shí)將該信號(hào)鎖存。從鎖存電路輸出的內(nèi)部信號(hào)intCOM可以是一個(gè)內(nèi)部控制信號(hào)(響應(yīng)外部控制信號(hào)產(chǎn)生一個(gè)指令)、或地址信號(hào)某一位、或內(nèi)部寫數(shù)據(jù)，它們分別加到命令譯碼器、地址譯碼器或?qū)戨娐?見圖15)。
下面，將參照圖4所示的結(jié)構(gòu)的時(shí)序圖5說明其工作過程。
在時(shí)鐘周期0，信號(hào)intCKE和intCLK的狀態(tài)決定于在上一個(gè)時(shí)鐘周期的外部時(shí)鐘信號(hào)extCLK的狀態(tài)。
在時(shí)鐘周期1，外部時(shí)鐘信號(hào)extCLK上升時(shí)，外部時(shí)鐘使能信號(hào)extCKE處于L電平，標(biāo)志外部時(shí)鐘信號(hào)無效。從時(shí)鐘緩沖器1輸出的內(nèi)部時(shí)鐘信號(hào)intCLK0與外部時(shí)鐘信號(hào)extCLK同步地上升到H電平。鎖存電路2b與內(nèi)部時(shí)鐘信號(hào)intCLK0同步地把從緩沖電路2a來的信號(hào)取入并鎖存。鎖存電路2b隨內(nèi)部時(shí)鐘信號(hào)intCLK0的下降而處于鎖定狀態(tài)。所以當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0上升時(shí)，從鎖存電路2b來的輸入緩沖使能信號(hào)intZCKE0上升到H電平，使得關(guān)斷輸入緩沖電路30的電流通路用的p溝道MOS晶體管PQ3不導(dǎo)通。
鎖存電路35結(jié)構(gòu)上和鎖存電路2b基本相同，其詳細(xì)結(jié)構(gòu)將在后面說明。當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK上升到H電平時(shí)，鎖存電路35置于透明狀態(tài)，把從輸入緩沖電路30來的信號(hào)取入，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平時(shí)，又置于鎖定狀態(tài)。在輸入緩沖使能信號(hào)intZCKE0上升到H電平的時(shí)刻，輸入緩沖電路30的輸入信號(hào)已經(jīng)取入鎖存電路35，內(nèi)部信號(hào)intCOM處于相應(yīng)于外部信號(hào)EXT的狀態(tài)。
當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0下降到L電平時(shí)，鎖存電路2c處于透明狀態(tài)，內(nèi)部時(shí)鐘使能信號(hào)intZCKE根據(jù)從鎖存電路2b輸出的信號(hào)達(dá)到H電平(內(nèi)部時(shí)鐘使能信號(hào)intCKE達(dá)到L電平)，內(nèi)部時(shí)鐘產(chǎn)生電路4被禁止，把內(nèi)部時(shí)鐘信號(hào)intCLK固定于L電平。所以在時(shí)鐘周期2，即使第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0隨外部時(shí)鐘信號(hào)extCLK而改變，從內(nèi)部時(shí)鐘產(chǎn)生電路4來的內(nèi)部時(shí)鐘信號(hào)intCLK仍保持L電平。在時(shí)鐘周期2，外部時(shí)鐘使能信號(hào)extCKE已經(jīng)回到H電平，鎖存電路2b隨內(nèi)部時(shí)鐘信號(hào)intCLK0的上升而處于透明狀態(tài)，把輸入緩沖使能信號(hào)intZCKE0回到L電平。因之，p溝道MOS晶體管PQ3又變?yōu)閷?dǎo)通，輸入緩沖電路30置于工作狀態(tài)。在這時(shí)，外部信號(hào)EXT((b))不被取入鎖存電路35。(內(nèi)部時(shí)鐘信號(hào)intCLK0固定在L電平)。所以，內(nèi)部信號(hào)intCOM保持在和前一個(gè)時(shí)鐘周期1所加的外部信號(hào)EXT((a))相對應(yīng)的狀態(tài)(a)中。
其后，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0隨外部時(shí)鐘信號(hào)extCLK達(dá)到L電平時(shí)，鎖存電路2c置于透明狀態(tài)，由于輸入緩沖使能信號(hào)intCKE0處于L電平，使內(nèi)部時(shí)鐘使能信號(hào)intZCKE回到L電平(內(nèi)部時(shí)鐘使能信號(hào)intCKE回到H電平)，內(nèi)部時(shí)鐘產(chǎn)生電路4處于工作狀態(tài)。
盡管內(nèi)部時(shí)鐘使能信號(hào)intCKE上升到H電平的時(shí)刻遲于要在時(shí)鐘周期3中取入的外部信號(hào)EXT((c))建立的時(shí)刻，但輸入緩沖使能信號(hào)intZCKE0已經(jīng)回到有效的L電平，確保還原時(shí)間tr約為時(shí)鐘周期的一半，因此，輸入緩沖電路30就可以可靠地對外部信號(hào)EXT緩沖以加到鎖存電路35。所以把與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0同步地工作的鎖存電路2b的輸出信號(hào)intZCKE0用作為輸入緩沖使能信號(hào)，即使外部時(shí)鐘信號(hào)extCLK是一個(gè)高速的時(shí)鐘信號(hào)，仍能確保還原時(shí)間tr。所以即使在高速運(yùn)行時(shí)，電流消耗仍能減少，外部信號(hào)仍能可靠地取入以產(chǎn)生相應(yīng)的內(nèi)部信號(hào)。
在時(shí)鐘周期3，內(nèi)部時(shí)鐘信號(hào)intCLK與內(nèi)部時(shí)鐘信號(hào)intCLK0同步地上升，鎖存電路35把從輸入緩沖電路30來的外部信號(hào)EXT((c))取入并輸出一個(gè)內(nèi)部信號(hào)intCOM((c))。
如上所述，用一個(gè)與第一級(jí)時(shí)鐘信號(hào)intZCLK0同步地變化因而比內(nèi)部時(shí)鐘使能信號(hào)intZCKE早的信號(hào)intZCKE0作為輸入緩沖使能信號(hào)，把輸入緩沖電路30的電源節(jié)點(diǎn)(包括電源節(jié)點(diǎn)31和地節(jié)點(diǎn)32)之間的電流通路關(guān)斷，使得即使在高速運(yùn)行時(shí)，輸入緩沖電路只有在必要時(shí)才工作，外部信號(hào)的建立時(shí)間仍可以得到保證，可以正確地把外部信號(hào)EXT取入以產(chǎn)生內(nèi)部信號(hào)intCOM。于是能夠得到一種能高速運(yùn)行而電流消耗又低的SDRAM。
圖6例示了圖4中的時(shí)鐘緩沖電路1和內(nèi)部時(shí)鐘產(chǎn)生電路4的一種結(jié)構(gòu)。參照圖6，時(shí)鐘緩沖器1包括一個(gè)接受并對外部時(shí)鐘信號(hào)extCLK緩沖的緩沖電路1a、一個(gè)把緩沖電路1a的輸出信號(hào)反相的反相器1c、一個(gè)接受電源電壓Vcc和反相器1c的輸出信號(hào)的NAND電路1d、以及一個(gè)把NAND電路1d的輸出反相的反相器1e?；パa(bǔ)的第一級(jí)內(nèi)部時(shí)鐘信號(hào)intZCLK0從NAND電路1d輸出，第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0從反相器1e輸出。緩沖電路1a的結(jié)構(gòu)可以是，例如一個(gè)電流鏡象型差分放大電路。緩沖電路1a始終處于工作狀態(tài)，把外部時(shí)鐘信號(hào)extCLK緩沖、反相并輸出。
因?yàn)橥獠啃盘?hào)EXT是與內(nèi)部時(shí)鐘信號(hào)intCLK同步地取入并鎖存的，在圖5中，內(nèi)部時(shí)鐘信號(hào)intCLK的上升被反相器1c延遲，延遲時(shí)間tsu’作為有效建立時(shí)間和外部信號(hào)EXT的原有建立時(shí)間tsu相加。所以即使外部信號(hào)EXT(相對于外部時(shí)鐘信號(hào)extCLK)的建立時(shí)間tsu被縮短，在器件內(nèi)部仍有足夠的建立時(shí)間(tsu+tsu＇)，相應(yīng)地能夠縮短時(shí)鐘的周期，使器件高速運(yùn)行。為了能可靠地產(chǎn)生內(nèi)部信號(hào)，建立時(shí)間和保持時(shí)間必須能使外部信號(hào)維持在一個(gè)規(guī)定的狀態(tài)而不管內(nèi)部存取操作如何。所以這些時(shí)間越短，時(shí)鐘的周期可以越短。類似地，因?yàn)閮?nèi)部時(shí)鐘信號(hào)intCLK0被反相器1c延遲了，相對于外部時(shí)鐘使能信號(hào)extCKE的建立時(shí)間在實(shí)際上也能夠變得較長。
內(nèi)部時(shí)鐘產(chǎn)生電路4包括一個(gè)接受內(nèi)部時(shí)鐘使能信號(hào)intKE和反相器1c的輸出信號(hào)的NAND電路4a，以及一個(gè)接受NAND電路4a的輸出信號(hào)的反相器4b。從NAND電路4a輸出互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intZCLK，從反相器4b輸出內(nèi)部時(shí)鐘信號(hào)intCLK。
NAND電路4a也可以用一個(gè)接受反相器1c的輸出信號(hào)和內(nèi)部時(shí)鐘使能信號(hào)intCKE的AND電路代替。在這種情況下，從反相器1c輸出一個(gè)和外部時(shí)鐘信號(hào)相位相反的時(shí)鐘信號(hào)。因?yàn)镹AND電路1d和4a，內(nèi)部時(shí)鐘信號(hào)intZCLK0和intZCLK具有相同的延遲時(shí)間，所以可以使內(nèi)部時(shí)鐘信號(hào)intCLK在較早的時(shí)刻上升，把外部信號(hào)鎖存，使內(nèi)部信號(hào)intCOM較早確定，這樣，內(nèi)部操作就可以開始得早一些。
圖7A和7B分別表示圖6所示的時(shí)鐘緩沖電路1的一種改進(jìn)的結(jié)構(gòu)及其工作過程。參照圖7A，時(shí)鐘緩沖電路1包括一個(gè)把反相器1c的輸出信號(hào)CLKX反相并延遲的延遲電路1g、一個(gè)接受反相器1c的輸出信號(hào)和延遲電路1g的輸出信號(hào)的AND電路1h、以及一個(gè)接受AND電路1h的輸出信號(hào)的反相器1f。AND電路1h輸出互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intZCLK0，而反相器1f輸出內(nèi)部時(shí)鐘信號(hào)intCLK0。
在圖7A所示的結(jié)構(gòu)中，相應(yīng)于圖7B所示的反相器1c的輸入信號(hào)φ的下降沿，從AND電路1h輸出內(nèi)部時(shí)鐘信號(hào)intCLK0，該內(nèi)部時(shí)鐘信號(hào)intCLK0在延遲電路1g的延遲時(shí)間保持在H電平上。只有內(nèi)部時(shí)鐘信號(hào)intCLK0和intZCLK0的上升沿是與外部時(shí)鐘信號(hào)extCLK同步的，它們的下降沿并不與外部時(shí)鐘信號(hào)extCLK的下降沿同步。然而在SDRAM中，輸入級(jí)的鎖存電路與內(nèi)部時(shí)鐘信號(hào)intCLK0和intCLK的上升沿同步地進(jìn)行鎖存操作，所以外部信號(hào)能可靠地取入以產(chǎn)生相應(yīng)的內(nèi)部信號(hào)。延遲電路1g的延遲時(shí)間短于一個(gè)時(shí)鐘周期。然而如圖5B所示，該延遲時(shí)間可以短于外部時(shí)鐘信號(hào)extCLK的半個(gè)周期或長于半個(gè)周期(較長的情形用虛線表示)。必要的是要保證內(nèi)部時(shí)鐘信號(hào)intCLK處于H電平的最小時(shí)間。
圖8表示產(chǎn)生內(nèi)部時(shí)鐘使能信號(hào)intCKE和內(nèi)部信號(hào)intCOM的有關(guān)部分的一種具體結(jié)構(gòu)。參照圖8，CKE緩沖器2包括接受外部時(shí)鐘使能信號(hào)extCKE的緩沖器2a、一個(gè)把緩沖器2a的輸出信號(hào)延遲的延遲電路2d、一個(gè)把延遲電路2d的輸出信號(hào)取入并將之鎖存和移位以便與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0同步地產(chǎn)生輸出/輸入緩沖使能信號(hào)intCKE0和intZCKE0的鎖存電路2b、以及一個(gè)把鎖存電路2b的輸出信號(hào)取入并將之與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intZCLK0同步地鎖存并輸出的鎖存電路2c。
和圖17B所示的結(jié)構(gòu)相類似，第一級(jí)鎖存電路2b包括鎖存器2ba和2bb，其中，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0為L電平時(shí)，鎖存器2ba處于透明狀態(tài)，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0為H電平時(shí)處于鎖定狀態(tài)；當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK0為L電平時(shí)，鎖存器2bb處于鎖定狀態(tài)，當(dāng)?shù)谝患?jí)內(nèi)部時(shí)鐘信號(hào)intCLK0為H電平時(shí)處于透明狀態(tài)。第一級(jí)和第二級(jí)鎖存器2ba和2bb的結(jié)構(gòu)與圖17B所示的結(jié)構(gòu)相同，各對應(yīng)部分均用相同的標(biāo)記表示。第二級(jí)鎖存電路2c的內(nèi)部結(jié)構(gòu)也與圖17B所示的結(jié)構(gòu)相同，各對應(yīng)部分也用相同的標(biāo)記表示。
從外部信號(hào)EXT產(chǎn)生出內(nèi)部信號(hào)intCOM的輸入緩沖電路包括一個(gè)輸入緩沖器30、一個(gè)延遲電路37、以及一個(gè)鎖存電路35，其中輸入緩沖器30與輸入緩沖使能信號(hào)intZCKE0同步被選擇性地激活，延遲電路37把輸入緩沖器30的輸出信號(hào)延遲，鎖存電路35把延遲電路37的輸出信號(hào)取入，并與內(nèi)部時(shí)鐘信號(hào)intCLK同步地將之鎖存和移位以產(chǎn)生內(nèi)部信號(hào)intCOM和intZCOM。鎖存電路35包括鎖存器35a和35b，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平時(shí)鎖存器35a處于透明狀態(tài)，而當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為H電平時(shí)處于鎖定狀態(tài)，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為H電平時(shí)鎖存器35b處于透明狀態(tài)，而當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平時(shí)處于鎖定狀態(tài)。
和圖1所示的緩沖器相似，輸入緩沖器的結(jié)構(gòu)為一個(gè)電流鏡象型差分放大電路，當(dāng)輸入緩沖使能信號(hào)intZCKE0為L電平時(shí)處于工作狀態(tài)，而當(dāng)輸入緩沖使能信號(hào)intZCKE0為H電平時(shí)電流通路被關(guān)斷，處于不工作狀態(tài)。
鎖存器35a包括一個(gè)與內(nèi)部時(shí)鐘信號(hào)intCLK及intZCLK同步被選擇性地置于激活狀態(tài)以把延遲電路37的輸出信號(hào)反相的三態(tài)反相器41a、一個(gè)接受三態(tài)反相器41a的輸出信號(hào)的反相器41b、一個(gè)把反相器41b的輸出信號(hào)反相并再發(fā)送到反相器41b的輸入端的反相器41c、以及一個(gè)把反相器41b的輸出信號(hào)反相的反相器41d。反相器41b和41c構(gòu)成一個(gè)鎖存電路。當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平而其互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intZCLK為H電平時(shí)，三態(tài)反相器41a置于工作狀態(tài)用作反相器，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為H電平而其互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intZCLK為L電平時(shí)，三態(tài)反相器41a置于輸出高阻狀態(tài)。
鎖存器35b包括一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intCLK和反相器41d的輸出信號(hào)的NAND電路41e、一個(gè)接受內(nèi)部時(shí)鐘信號(hào)intCLK和反相器41b的輸出信號(hào)的NAND電路41f、一個(gè)在其一個(gè)輸入端接受NAND電路41e的輸出信號(hào)，用來輸出內(nèi)部信號(hào)intCOM的NAND電路41g、以及一個(gè)接受NAND電路41f的輸出信號(hào)和內(nèi)部信號(hào)intCOM并輸出互補(bǔ)內(nèi)部信號(hào)intZCOM的NAND電路41h。NAND電路41h的輸出信號(hào)intZCOM又加到NAND電路41g的另一個(gè)輸入端。
除了定義鎖存和移位的時(shí)序的時(shí)鐘信號(hào)不同之外，鎖存電路2b和35的內(nèi)部結(jié)構(gòu)基本上相同。
第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0通常如圖17A所示經(jīng)過反相器1b輸出，而內(nèi)部時(shí)鐘信號(hào)intCLK通過NOR電路4a輸出?；パa(bǔ)第一級(jí)內(nèi)部時(shí)鐘信號(hào)intZCLK0從延遲電路1c輸出，互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intCLK從NOR電路4a經(jīng)過反相器4b輸出。所以，內(nèi)部時(shí)鐘信號(hào)intCLK0和intCLK變化的時(shí)間差大約等于反相器1b和NOR電路4a延遲時(shí)間之差，可以忽略不計(jì)。
類似地，如果修改電路，使互補(bǔ)第一級(jí)內(nèi)部時(shí)鐘信號(hào)intZCLK0通過兩級(jí)反相器的延遲電路輸出，則互補(bǔ)內(nèi)部時(shí)鐘信號(hào)intZCLK和intZCLK0約在相同的時(shí)刻產(chǎn)生。所以，當(dāng)輸入緩沖使能信號(hào)intZCKE0根據(jù)外部時(shí)鐘使能信號(hào)extCKE而上升到H電平時(shí)，可以認(rèn)為內(nèi)部信號(hào)intCOM已經(jīng)改變到與外部信號(hào)EXT相應(yīng)的狀態(tài)并鎖存在鎖存器35中。即使輸入緩沖使能信號(hào)intZCKE0較早地成為無效(H電平)，可以認(rèn)為，此時(shí)外部信號(hào)EXT已經(jīng)被鎖存器35鎖存，成為內(nèi)部信號(hào)intCOM。這樣，圖17A的方案能夠和圖8的方案結(jié)合起來以得到所期望的效果。下面將說明延遲電路2d和37的功能。
時(shí)序圖9可以幫助理解分別位于圖6-8中緩沖電路1a、2a和30后面的延遲電路1c、2d和37的功能。參照圖9，外部時(shí)鐘信號(hào)extCLK經(jīng)延遲電路1c延遲了Td0后成為第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0。考慮到NOR門4a或NAND門4a的延遲，內(nèi)部時(shí)鐘信號(hào)intCLK相對于外部時(shí)鐘信號(hào)extCLK延遲了Td1。
假定外部信號(hào)EXT((a))相對于外部時(shí)鐘信號(hào)extCLK有一建立時(shí)間Tsu和保持時(shí)間Th，而且Th為0。在這種情況下，外部信號(hào)EXT被延遲電路37延遲了Td2。延遲電路37的輸出信號(hào)(a)相對于內(nèi)部時(shí)鐘信號(hào)intCLK的建立時(shí)間tsu和保持時(shí)間th可以由下列公式表示。
tsu＝Tsu+Td1-Td2th＝Th(＝0)+Td2-Td1.
所以，如果條件Td2＞Td1成立，即使外部信號(hào)EXT相對于外部時(shí)鐘信號(hào)extCLK的保持時(shí)間為0，相對于內(nèi)部時(shí)鐘信號(hào)intCLK的保持時(shí)間th仍有一個(gè)正值(Td2-d1)，這樣，即使內(nèi)部時(shí)鐘信號(hào)intCLK0上升較早(即Td0很小)，仍可以把外部信號(hào)EXT可靠地取入并使第一級(jí)鎖存器35a的輸出信號(hào)intCOM0確定。
至于外部信號(hào)EXT((c))，延遲電路37的輸出信號(hào)相對于內(nèi)部時(shí)鐘信號(hào)intCLK的建立時(shí)間tsu變得小于外部信號(hào)EXT((c))相對于外部時(shí)鐘信號(hào)extCLK的建立時(shí)間Tsu。所以為了保證有至少為最小的建立時(shí)間tsu，必須把外部信號(hào)EXT((c))的建立時(shí)間設(shè)置得早一些。設(shè)置了延遲時(shí)間Td2以保證延遲電路37的輸出信號(hào)的保持時(shí)間，該延遲時(shí)間Td2遠(yuǎn)小于還原時(shí)間tr(保持時(shí)間小于建立時(shí)間)。所以在這種情況下，輸入緩沖使能信號(hào)intZCKE0下降到L電平的時(shí)刻要比外部信號(hào)EXT((c))的建立時(shí)間早得多，于是，即使在高速運(yùn)行時(shí)，外部信號(hào)EXT也能夠可靠地建立。
當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為無效時(shí)，輸入緩沖使能信號(hào)intZCKE0與第一級(jí)內(nèi)部時(shí)鐘信號(hào)intCLK0的上升沿同步地置于H電平。輸入緩沖使能信號(hào)intZCKE0是通過圖8中所示的鎖存器2bb產(chǎn)生的。所以內(nèi)部時(shí)鐘信號(hào)intCLK0上升到H電平至少要有兩級(jí)門(NAND電路)的延遲。與此同時(shí)，內(nèi)部時(shí)鐘信號(hào)intCLK由一級(jí)門(NOR電路4a)根據(jù)內(nèi)部時(shí)鐘信號(hào)intZCLK0產(chǎn)生。所以輸入緩沖使能信號(hào)intZCKE0的上升沿和內(nèi)部時(shí)鐘信號(hào)intCLK的上升沿相比至少延遲了一級(jí)門。這時(shí)，內(nèi)部時(shí)鐘信號(hào)intCLK和輸入緩沖使能信號(hào)intZCKE0上升沿之間的時(shí)間差能做得很小，輸入緩沖器30在外部信號(hào)EXT被鎖存器35取入之前不激活。然而，當(dāng)內(nèi)部時(shí)鐘信號(hào)intCLK為L電平時(shí)，三態(tài)反相器41a處于高阻狀態(tài)，其輸出信號(hào)被鎖存器41b和41c鎖存，只要延遲電路37的輸出信號(hào)在內(nèi)部時(shí)鐘信號(hào)intCLK從L電平過渡到H電平時(shí)處于確定的狀態(tài)，可以可靠地把外部信號(hào)EXT取入并鎖存以產(chǎn)生內(nèi)部信號(hào)intCOM。
這時(shí)，特別是如果象圖6所示的電路中內(nèi)部時(shí)鐘信號(hào)intCLK0和intCLK幾乎同時(shí)產(chǎn)生，由于鎖存電路2b和35有基本相同的結(jié)構(gòu)，可以認(rèn)為當(dāng)輸入緩沖使能信號(hào)intZCKE0從L電平改變到H電平時(shí)，內(nèi)部信號(hào)intCOM也已經(jīng)置于和外部信號(hào)EXT相應(yīng)的狀態(tài)。所以，即使輸入緩沖使能信號(hào)intZCKE0上升較早，仍能夠可靠地取入外部信號(hào)EXT，產(chǎn)生內(nèi)部信號(hào)intCOM。這樣，圖6和圖8方案的結(jié)合是比較好的。
在前面已經(jīng)說明了外部時(shí)鐘使能信號(hào)extCKE只在一個(gè)時(shí)鐘周期內(nèi)處于L電平時(shí)的工作過程。然而在待用狀態(tài)，通過使外部時(shí)鐘使能信號(hào)extCKE連續(xù)地處于L電平，輸入緩沖使能信號(hào)intZCKE0連續(xù)地保持為H電平，輸入緩沖器30中的電流通路在待用期間一直被關(guān)斷，所以能夠減少電流消耗。
圖10A表示CKE緩沖器的一種改進(jìn)的結(jié)構(gòu)。在圖10A所示的CKE緩沖器的改進(jìn)結(jié)構(gòu)中，用對鎖存電路2d輸出的輸入緩沖使能信號(hào)intCKE0和intZCKE0加以延遲的延遲電路2e代替輸出內(nèi)部時(shí)鐘使能信號(hào)intCKE和intZCKE的觸發(fā)器2c。延遲電路2e包括一個(gè)把輸入緩沖使能信號(hào)intCKE0延遲以輸出內(nèi)部時(shí)鐘使能信號(hào)intCKE的延遲電路2ea，以及一個(gè)把輸入緩沖使能信號(hào)intZCKE0延遲以輸出內(nèi)部時(shí)鐘使能信號(hào)intZCKE的延遲電路2eb。
參見圖10B，在圖10A所示的延遲電路2e中，如圖10B所示，當(dāng)輸入緩沖使能信號(hào)intZCKE0與內(nèi)部時(shí)鐘信號(hào)intCLK0的上升同步地下降時(shí)，內(nèi)部時(shí)鐘使能信號(hào)intCKE經(jīng)過預(yù)定的時(shí)間(延遲電路2e的延遲時(shí)間)后也下降到L電平。觸發(fā)器2c的功能是對外部時(shí)鐘使能信號(hào)extCKE提供半個(gè)時(shí)鐘周期的延遲，并使該狀態(tài)維持一個(gè)時(shí)鐘周期。把狀態(tài)維持一個(gè)時(shí)鐘周期的功能已經(jīng)在鎖存電路2b中實(shí)現(xiàn)了。所以即使用延遲電路2e代替，仍能確保當(dāng)某一時(shí)鐘周期外部時(shí)鐘使能信號(hào)extCKE有效時(shí)，在其下一個(gè)時(shí)鐘周期中內(nèi)部時(shí)鐘信號(hào)intCLK停止產(chǎn)生。
當(dāng)使用延遲電路2e時(shí)，可能會(huì)發(fā)生內(nèi)部時(shí)鐘使能信號(hào)處于L電平而內(nèi)部時(shí)鐘信號(hào)intCLK處于H電平的情況，這與其延遲時(shí)間有關(guān)。為了避免出現(xiàn)這種狀態(tài)，延遲電路2ea和2eb的延遲時(shí)間應(yīng)至少為半個(gè)時(shí)鐘周期，至多為一個(gè)時(shí)鐘周期。
如果時(shí)鐘頻率不同，時(shí)鐘的周期也不同，內(nèi)部時(shí)鐘信號(hào)intCLK0(intCLK)處于H電平的時(shí)間長短也不同。在這種情況下，可以在延遲電路2ea和2eb中用多個(gè)延遲單元實(shí)現(xiàn)多個(gè)延遲時(shí)間，根據(jù)所使用的外部時(shí)鐘信號(hào)extCLK的頻率選擇具有適當(dāng)延遲時(shí)間的延遲單元。例如，把用于選擇延遲時(shí)間的數(shù)據(jù)存放在一個(gè)在SDRAM中通常都有的指令寄存器中，根據(jù)所存放的數(shù)據(jù)有選擇地把一些級(jí)聯(lián)的延遲單元短路。
圖11表示在本發(fā)明的第一實(shí)施例中使用的輸入緩沖電路的一種改進(jìn)結(jié)構(gòu)。參照圖11，輸入緩沖器30包括一個(gè)把外部信號(hào)EXT與參考電壓Vref差動(dòng)放大的差分放大電路30a和一個(gè)連接差分放大電路35a的內(nèi)部地節(jié)點(diǎn)(差分n溝道MOS晶體管的公共源節(jié)點(diǎn))和地節(jié)點(diǎn)32的n溝道MOS晶體管NQ3。MOS晶體管NQ3的柵極接受輸入緩沖使能信號(hào)intCKE0。從電源節(jié)點(diǎn)31加入差分放大電路30a的電源。在圖11所示的結(jié)構(gòu)中，當(dāng)輸入緩沖使能信號(hào)intCKE0達(dá)到L電平時(shí)，n溝道MOS晶體管NQ3變得不導(dǎo)通，從差分放大電路30a到地節(jié)點(diǎn)32的電流通路被關(guān)斷，差分放大電路處于不工作的狀態(tài)。
差分放大電路30a在其反相輸入端接受外部信號(hào)EXT，在其同相輸入端接受參考電壓Vref。差分放大電路30a的內(nèi)部結(jié)構(gòu)和包含在圖1所示的輸入緩沖電路30中的差分放大電路相同，由晶體管PQ1、PQ2、NQ1、NT和NQ2組成。差分放大電路30a也可以有不同的內(nèi)部結(jié)構(gòu)，只要它能夠?qū)⒖茧妷篤ref和外部信號(hào)EXT差分地放大即可。
在圖11所示的結(jié)構(gòu)中，當(dāng)不產(chǎn)生內(nèi)部時(shí)鐘信號(hào)intCLK時(shí)差分放大電路30a的電源節(jié)點(diǎn)31和地節(jié)點(diǎn)32之間的電流通路被關(guān)斷。所以可以使輸入緩沖電路30只在必要時(shí)才工作，從而能夠減少電流消耗。
圖12表示根據(jù)本發(fā)明的第一種實(shí)施例的輸入緩沖電路的第二種改進(jìn)結(jié)構(gòu)。參照圖12，從電源節(jié)點(diǎn)31通過p溝道MOS晶體管PQ3向構(gòu)成輸入緩沖器30的差分放大電路30a提供電源電壓Vdd，從地節(jié)點(diǎn)32通過n溝道MOS晶體管NQ3提供地電壓Vss。p溝道MOS晶體管PQ3的柵極接受輸入緩沖使能信號(hào)intZCKE0，而n溝道MOS晶體管NQ3的柵極接受輸入緩沖使能信號(hào)intCKE0。
在圖12所示的結(jié)構(gòu)中，MOS晶體管PQ3和NQ3根據(jù)輸入緩沖使能信號(hào)intZCKE0和intCKE0的無效而變成不導(dǎo)通，從而使差分放大電路30a和電源節(jié)點(diǎn)31及地節(jié)點(diǎn)32隔離。在這種情況下，即使輸出信號(hào)ZOUT由于漏電流和噪聲的影向而漲落，差分放大電路30a完全不消耗任何電流(因?yàn)樗洼敵龉?jié)點(diǎn)、電源節(jié)點(diǎn)31以及地節(jié)點(diǎn)32隔離了)所以能夠進(jìn)一步減少電流消耗。如果加上MOS晶體管(例如M05晶體管NT)，則信號(hào)ZOUT固定在L電平，噪聲等問題也可以避免。
前面已經(jīng)說明了SDRAM的一種輸入緩沖電路。然而，在諸如同步SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)等其他存儲(chǔ)器件中，只要外部信號(hào)是與時(shí)鐘信號(hào)同步地取入，也可以得到同樣的效果。
如上所述，根據(jù)本發(fā)明，在一個(gè)時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件中，通過與內(nèi)部時(shí)鐘信號(hào)前沿(上升沿)同步地產(chǎn)生一個(gè)輸入緩沖使能信號(hào)將輸入緩沖器的電流通路關(guān)斷。這樣，即使從不產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的狀態(tài)返回到產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的狀態(tài)，外加的外部信號(hào)的建立時(shí)間能夠得到保證，這樣就能夠?qū)崿F(xiàn)一種高速運(yùn)行又消耗較少電流的時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件。
此外，在外部信號(hào)被取入，內(nèi)部信號(hào)的狀態(tài)已經(jīng)確立后，輸入緩沖電路處于不工作狀態(tài)。所以即使外部信號(hào)的保持時(shí)間較短，與此外部信號(hào)相對應(yīng)的內(nèi)部信號(hào)仍能可靠地產(chǎn)生。
雖然本發(fā)明已經(jīng)詳細(xì)地說明和例示了，仍然可以充分理解上面所述只是用舉例的方法說明，而不是當(dāng)作限定范圍，本發(fā)明的精神和范圍只能由所附的權(quán)利要求來限定。
權(quán)利要求
1.一種與外加的外部時(shí)鐘信號(hào)(extCLK)同步地工作的同步型半導(dǎo)體存儲(chǔ)器件，它包括用以隨所述外部時(shí)鐘信號(hào)產(chǎn)生一個(gè)第一級(jí)內(nèi)部時(shí)鐘信號(hào)(intCLK0)的時(shí)鐘緩沖裝置(1)；用以將外加的標(biāo)志所述外部時(shí)鐘信號(hào)是否有效的外部時(shí)鐘使能信號(hào)與所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)同步地取入，并產(chǎn)生和輸出一個(gè)當(dāng)所述外部時(shí)鐘使能信號(hào)有效時(shí)也成為有效的輸入緩沖使能信號(hào)的鎖存裝置(2a，2b)；用以將所述輸入緩沖使能信號(hào)延遲以產(chǎn)生內(nèi)部時(shí)鐘使能信號(hào)的時(shí)鐘使能裝置(2c；2e)；當(dāng)所述內(nèi)部時(shí)鐘使能信號(hào)有效時(shí)工作的內(nèi)部時(shí)鐘產(chǎn)生裝置(4)，用來隨所述外部時(shí)鐘信號(hào)產(chǎn)生一個(gè)第二級(jí)內(nèi)部時(shí)鐘信號(hào)(intCLK)；當(dāng)所述輸入緩沖使能信號(hào)有效時(shí)工作，以對不同于所述外部時(shí)鐘使能信號(hào)及外部時(shí)鐘信號(hào)的其他外加信號(hào)進(jìn)行緩沖的輸入緩沖裝置(30)，所述輸入緩沖裝置使用第一和第二電源節(jié)點(diǎn)上的電壓作為工作電源電壓，并且包括當(dāng)所述輸入緩沖使能信號(hào)無效時(shí)將所述第一和第二電源節(jié)點(diǎn)之間的電流通路關(guān)斷的裝置(PQ3；NQ3；PQ3，NQ3)；以及用以將所述輸入緩沖裝置的輸出信號(hào)與所述第二級(jí)內(nèi)部時(shí)鐘信號(hào)同步地鎖存以產(chǎn)生內(nèi)部信號(hào)(intCOM)的內(nèi)部信號(hào)產(chǎn)生裝置(35)。
2.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述外部時(shí)鐘信號(hào)在第一電平和第二電平之間重復(fù)地變化；所述鎖存裝置(2a，2b)包括用以與所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)從第一電平向第二電平的變化同步地將所述外部時(shí)鐘使能信號(hào)鎖存并輸出的裝置(2b)；以及所述內(nèi)部信號(hào)產(chǎn)生裝置(35)與所述鎖存裝置的結(jié)構(gòu)基本相同，它響應(yīng)所述第二級(jí)內(nèi)部時(shí)鐘信號(hào)從所述第一電平向所述第二電平的變化將所述輸入緩沖裝置(30)的輸出信號(hào)鎖存以產(chǎn)生所述內(nèi)部信號(hào)。
3.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述鎖存裝置(2a，2b)包括一個(gè)用以對所述外部時(shí)鐘使能信號(hào)緩沖的緩沖電路(2a)，一個(gè)用以接受所述緩沖電路的輸出信號(hào)的第一級(jí)鎖存電路(2ba)，該電路在所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)為所述第二電平時(shí)置于透明狀態(tài)，允許所述緩沖電路的輸出信號(hào)通過，當(dāng)所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)為所述第一電平時(shí)，鎖存電路置于鎖定狀態(tài)，把輸出信號(hào)保持在一個(gè)狀態(tài)而與從所述緩沖電路來的信號(hào)無關(guān)，一個(gè)與所述第一級(jí)鎖存電路耦合的第二級(jí)鎖存電路(2bb)，它當(dāng)所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)為第一電平時(shí)置于所述鎖定狀態(tài)，而當(dāng)所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)為所述第二電平時(shí)置于透明狀態(tài)。
4.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述時(shí)鐘使能裝置(2c；2e)包括一個(gè)鎖存電路(2c)，它與所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)同步地被置于與所述鎖存裝置(2a，2b)互補(bǔ)的鎖定狀態(tài)。
5.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述時(shí)鐘緩沖裝置(1)包括一個(gè)用于緩沖所述外部時(shí)鐘信號(hào)的緩沖電路(1a)，以及用以產(chǎn)生一個(gè)與所述緩沖電路(1a)的輸出信號(hào)同步地變化的信號(hào)作為所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)的裝置(1d，1e)。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲(chǔ)器件，其特征在于，還包括一個(gè)用于把所述緩沖電路(1a)的輸出信號(hào)延遲后加到第一級(jí)內(nèi)部時(shí)鐘產(chǎn)生裝置(1d，1e)的延遲電路(1c)。
7.根據(jù)權(quán)利要求3的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述鎖存裝置(2a，2b)包括一個(gè)位于所述緩沖電路(2a)和所述第一級(jí)鎖存器(2ba)之間的延遲電路(2d)。
8.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于，還包括一個(gè)位于所述緩沖裝置(30)和所述內(nèi)部信號(hào)產(chǎn)生裝置(35)之間的延遲電路(37)。
9.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于，所述時(shí)鐘緩沖裝置(1)包括一個(gè)用于緩沖所述外部時(shí)鐘信號(hào)的緩沖電路(1a，1c)，以及一個(gè)用以接受所述緩沖電路的輸出信號(hào)的脈沖發(fā)生器(1g，1h，1f)，該脈沖發(fā)生器隨所述緩沖電路的輸出信號(hào)產(chǎn)生一個(gè)作為所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)的單觸發(fā)脈沖信號(hào)。
10.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于所述時(shí)鐘緩沖器(1)包括一個(gè)緩沖所述外部時(shí)鐘信號(hào)的緩沖器(1a，1c)，以及選通所述緩沖器的輸出信號(hào)以產(chǎn)生所述第一級(jí)內(nèi)部時(shí)鐘信號(hào)的門(1d，1e)，所述內(nèi)部時(shí)鐘產(chǎn)生裝置(4)包括另一個(gè)門(4a，4b)，它根據(jù)所述內(nèi)部時(shí)鐘使能信號(hào)的狀態(tài)而被使能以選通所述緩沖器的所述輸出信號(hào)，產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)，所述門和所述的另一個(gè)門具有基本相同的公共門延遲時(shí)間。
11.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于，所述輸入緩沖裝置(30)包括一個(gè)電流鏡象型差分放大器(PQ1，PQ2，NQ1，NQ2)，它將外加的信號(hào)(EXT)和參考電平(Vref)差動(dòng)地放大后加到所述內(nèi)部時(shí)鐘產(chǎn)生裝置(35)。
12.根據(jù)權(quán)利要求11的同步型半導(dǎo)體存儲(chǔ)器件，其特征在于，所述電流鏡象型差分放大器(PQ1，PQ2，NQ1，NQ2)還包括一個(gè)響應(yīng)所述內(nèi)部時(shí)鐘使能信號(hào)的不激活而連接所述電流鏡象型差分放大器的輸出端和所述第二電源節(jié)點(diǎn)的元件(NT)。
全文摘要
一個(gè)外部時(shí)鐘使能信號(hào)(extCKE)隨著從時(shí)鐘緩沖電路(1)來的第一級(jí)內(nèi)部時(shí)鐘信號(hào)(intCLK0)而被取入，并由此產(chǎn)生一個(gè)送到輸入緩沖電路(30)的輸入緩沖使能信號(hào)。輸入緩沖電路(30)中的電流通路根據(jù)輸入緩沖使能信號(hào)(intZCKE0)的狀態(tài)而被關(guān)斷。因?yàn)檩斎刖彌_使能信號(hào)的狀態(tài)是與內(nèi)部時(shí)鐘信號(hào)的上升沿同步地變化的，足以保證外部信號(hào)的建立時(shí)間，同時(shí)輸入緩沖電流的電流消耗能夠減少。
文檔編號(hào)G11C11/417GK1162182SQ97102029
公開日1997年10月15日 申請日期1997年1月14日 優(yōu)先權(quán)日1996年1月17日
發(fā)明者谷村政明, 小西康弘 申請人:三菱電機(jī)株式會(huì)社