專利名稱：不揮發(fā)只讀存儲器寫入裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種給搖控電視機和搖控錄象機紅外接收微處理器外設(shè)的不揮發(fā)只讀存儲器寫入數(shù)據(jù)的裝置。
目前給搖控電視機和搖控錄象機紅外接收微處理器外設(shè)不揮發(fā)只讀存儲器寫入數(shù)據(jù)所用的設(shè)備采用軟件編程方式實現(xiàn)讀，寫，校驗，這種寫入設(shè)備的成本很高，并且不僅每次寫入操作時間長－－需1分鐘，而且操作難度大。
本實用新型的目的在于提供一種易于操作，成本低并且每次寫入操作時間短－－只需十幾秒種的不揮發(fā)只讀存儲寫入裝置。
本實用新型的目的是這樣實現(xiàn)的本實用新型包括由紅外接收微處理器M50436－560SP及其外設(shè)不揮發(fā)只讀存儲器M58655P母片組成數(shù)據(jù)信號發(fā)生器，三態(tài)緩沖器，三態(tài)門電路，四進制計數(shù)器，2－4譯碼器、三選一電路，地址／數(shù)據(jù)選擇電路，輸入／輸出控制電路，第一移位寄存器和第二移位寄存器，雙二選一電路，不揮發(fā)只讀存儲器子片單元電路，N進制計數(shù)器，予置電路，三進制計數(shù)器，延遲電路，反相器，或門，與門電路，電源電路和按鍵開關(guān)組成。
M50436－560SP微處理器IC1和M58655P不揮發(fā)只讀存儲器母片IC2連接成典型的紅外接收處理電路(見

圖1)組成數(shù)據(jù)信號發(fā)生器，它存有N個予置節(jié)目，色度，亮度信號等模似量值數(shù)據(jù)。該數(shù)據(jù)信號發(fā)生器產(chǎn)生G0、D、J3、J2、J1和J0數(shù)據(jù)信號，經(jīng)三態(tài)緩沖器IC3輸出記為G0′、D′、J3′、J2′、J1′和J0′。G1為三態(tài)門。當微處理器IC1的F3為低電平時，該IC1為等待狀態(tài)，整個數(shù)據(jù)信號發(fā)生器不工作，按一下S1－1按鍵，微處理器IC1的F3信號允許G1導(dǎo)通，J0信號經(jīng)二極管V3輸出到IC1的E0端，微處理器IC1啟動，將不揮發(fā)只讀存儲器母片IC2所存模擬量數(shù)據(jù)調(diào)入IC1內(nèi)，使F3信號變?yōu)楦唠娖剑匆幌耂1－2和S1－3，則分別給四進制計數(shù)器IC4(見圖2)，三進制記數(shù)器IC10(見圖5)的予置端PL1和由計數(shù)器IC8，IC9和與非門G15組成的N進制計數(shù)器的予置端PL2一個負脈沖，使四進制計數(shù)器N進制計數(shù)器和三進制計數(shù)器IC10予置成由其P1、P2、P3信號確定的初始值，這樣，整個寫入裝置實現(xiàn)初始化。
按下按鍵SP－1，SP1－2時，SP1－1使三態(tài)緩沖器IC3的允許／禁止端E1、E2為低電平，使三態(tài)緩沖器IC3導(dǎo)通；SP1－2按鍵使J3′數(shù)據(jù)信號經(jīng)二極管V2輸出到微處理器IC1的E0端，觸發(fā)微處理器IC1對不揮發(fā)只讀存儲器母片IC2的予置節(jié)目1進行調(diào)用。其中J3′，J2′，J1′和J0′數(shù)據(jù)信號直接送至各不揮發(fā)只讀存儲器子片MNROM1至NVROMK中，見圖4，各不揮發(fā)只讀存儲器子片與G0′，D′，J3′，J2′，J1′，J0′信號端的連接方式與不揮發(fā)只讀存儲器母片IC2和G0′，D′，J3′，J2′，J1′，J0′ 信號端的連接方式各是相同的。J3′和J1′信號還送至由反相的G4，或門G5和與門G6組成的地址／數(shù)據(jù)選擇電路，當J3′和J1′信號均為低電平時，DATA信號端也為低電平，而當J3′為高壓電平，J1′為低電平時，ADDR信號端為低電平，因三進制計數(shù)器IC10的進位端CY3為低電平，三態(tài)門G2導(dǎo)通，四進制計數(shù)器IC4對G0′信號進行計數(shù)，計滿時，其進位信號CY1經(jīng)反相器G3反相，使其自身清“0”，該計數(shù)器IC4的輸出端Q1，Q2的信號分別接到2－4譯碼器IC5的地址A、B端。當四進制計數(shù)器IC4的計數(shù)值為0到3時，2－4譯碼器IC5的Y0至Y3端分別順序輸出負脈沖，這些負脈沖信號分別是CS0，CS1，CS2和out信號。CS0、CS1和CS2分別送至三選一電路IC6的C0、C1、C2三個輸入端。三選一電路IC6的地址端A、B與一進制計數(shù)器IC10輸出端Q1、Q2相連，這時A、B端信號均為“0”電平，所以三選一電路IC6選擇CS0作為其輸出信號IN。IN，out信號和DATA兩組信號均送至由或門Q7，G8、G9和G10組成的輸入／輸出控制電路，各或門G7、G8、G9和G10分別輸出Aout，Ain。Bout，Bin四個控制信號來控制第一移位寄存器(1)和第二移位寄存器(2)的輸入端和輸出端所設(shè)的三態(tài)門電路G13，G11，G14和G12的控制端，見圖3。IN信號為低電平時，Ain端也為低電平，允許三態(tài)門G11導(dǎo)通，數(shù)據(jù)信號D′經(jīng)三態(tài)門G11輸入到第一移位寄存器(1)，第一和第二移位寄存器(2)的時鐘信號端(CLK)均接J0′信號端，當DATA、OUT端均為低“電平時，Aout端也為低”電平，允許三態(tài)門G12導(dǎo)通，使第一移位寄存器(1)的數(shù)據(jù)Dout信號經(jīng)G13輸出，這時Bout端為高電平，G14為禁態(tài)。類似地，當Bin為低電平時，數(shù)據(jù)D′經(jīng)三態(tài)門G12輸入至第二移位寄存器(2)，當Bout端為“低”電平時，第二移位寄存器(2)的數(shù)據(jù)信號經(jīng)三態(tài)門G14輸出，這時Aout端為高電平，三態(tài)門G13處于禁止態(tài)，見圖3。
Dout信號端和OUT信號端分別連接雙2選一電路IC7的B2，B1輸入端，雙二選一電路IC7的A1，A2輸入端分別接G0′和D′信號端，見圖4和圖3。這時圖雙2選一電路IC7的選擇端S和與門G16的CY3信號端相連，由于CY3信號端為低電平，所以雙2選一電路IC7選擇out和Dout信號作為其Y1和Y2的輸出信號，并將OUT和Dout信號分別送至不揮發(fā)只讀存儲器子片單元電路的CS和I／o信號端。這樣，微處理器IC1在CSO為低電平時，從不揮發(fā)只讀存儲器母片IC2的某地單元中讀出的數(shù)據(jù)，在OUT為低電平時被寫入各子片NVROM1至NVROMK相同地址單元中了，該數(shù)據(jù)為此節(jié)目的SK1P信息。
由計數(shù)器IC8，IC9和與非門G15組成的N進制計數(shù)器，因OUT端信號為負脈沖而加一，但其進位端CY2仍為高電平，三進制計數(shù)器IC10也無狀態(tài)變化，由于CY3端保持低電平，因此，反相器C17和或門G18輸出端T2和T1為高電平，由于PL2和T2端保持高電平，而T1端信號在OUT端信號的負脈沖結(jié)束時，由高電平跳變?yōu)榈碗娖剑寡舆t電路ICU輸出一個負脈沖EC信號，使三態(tài)門G12導(dǎo)通′，由于三態(tài)門G21的輸入，輸出端分別接J3′EO′信號端，所以J3′信號再次經(jīng)二極管V2到達IC1微處理器的EO端，使微處理器IC1調(diào)用其外設(shè)不揮發(fā)只讀存儲器母片IC2中下一個節(jié)目數(shù)據(jù)，四進制計數(shù)器IC4，2－4譯碼器IC5，三選一電路IC6，由反相器CT4或門G5，與門G6組成的地址／數(shù)據(jù)選擇電路，由或門G7、G8、G9、G10組成的輸入輸出控制電路，第一、第二移位寄存器(1)、(2)，雙2選一電路IC及各邏輯門電路又重復(fù)上述操作過程，將下一個節(jié)目數(shù)據(jù)寫入不揮發(fā)只讀存儲器子片單元電路中各子片的對應(yīng)單元中，以后N進制計數(shù)器再加一，再重復(fù)上述寫入操作直至N進制計數(shù)器的進位端CY2由高電平變?yōu)榈碗娖?，這時不揮發(fā)只讀存儲器母片IC2中的N個節(jié)目中的SK1P。信息都寫入不揮發(fā)只讀存儲器子片VNROM1至NVROMK的對應(yīng)單元中。三進制計數(shù)器IC10加一，使其輸出端A為高電平，B為低電平，這時CY3端仍為低電平，CY2和CY3端信號經(jīng)或門G19輸出低電平到N進制計數(shù)器IC8和IC9的PL端使該N進制計數(shù)器重被予置為初始值，然后，CY2端的信號應(yīng)為高電平，使PL2端的信號也變?yōu)楦唠娖?。這時，由于OUT端信號在負脈沖周期中，該信號經(jīng)反相器G20反相，使T1端保持高電平，當OUT端的負脈沖周期結(jié)束變?yōu)楦唠娖綍r，該高電平信號經(jīng)反相器G20反相為低電平，這時CY3端仍為低電平，所以T1端變?yōu)榈碗娖剑摰碗娖皆俅斡|發(fā)延遲電路IC11，使其產(chǎn)生一個負脈沖EC，該負脈沖EC使三態(tài)門G21導(dǎo)通，使J3′端信號通過該門G21經(jīng)二極管V2到達微處理器IC1，使微處理器IC1再次調(diào)用不揮發(fā)只讀存儲器母片IC2中的節(jié)目1。這時由于三進制計數(shù)器IC10的Q1、Q2輸出端，即A，B端、A端為高電平，B端為低電平，三選一電路IC6選通CS1信號作為IN信號輸出至輸入／輸出控制電路的或門G8、G9的一個輸入端，以后的操作過程與前面所述操作過程相同。其它各電路也進行前面所述操作過程，直至N進制計數(shù)器的進位端CY2再次變?yōu)榈碗娖?，這時不揮發(fā)只讀存儲器母片IC2在CS1信號為低電平期間輸出的信息即調(diào)諧器的調(diào)諧電平信息被逐個寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中，之后三進制計數(shù)器IC10再加1，其輸出端Q1、Q2、即A、B端的A端為低電平，B端為高電平，三選一電路IC6選擇CS2信號作為IN信號輸出至輸入／輸出控制電路的或門G8，G9的一個輸入端，下面的操作過程與前面所述操作過程相同，其它各電路還是進行前面所述的操作過程，直至N進制計數(shù)器的進位端CY2再次變?yōu)榈碗娖?，與此同時不揮發(fā)只讀存儲器母片IC2在CS2信號為低電平期間，輸出的N個節(jié)目的實際頻道數(shù)逐個寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中，這時，CY3端為高電平，三態(tài)門G2被禁止，雙二選一電路IC7的選擇端為高電平，雙二選一電路IC7選擇G0′、D′數(shù)據(jù)信號輸出到各不揮發(fā)只存儲器子片的CS、I／O端，或門G18、G19均輸出高電平，這樣使N進制計數(shù)器和延遲電路IC11保持原狀態(tài)，而反相器G17輸出端即T2端由低電平變?yōu)楦唠娖?，該電平觸發(fā)延遲電路IC12產(chǎn)生一個負脈沖EP，選通三態(tài)門G22，三態(tài)門G22的輸入輸出端分別接J0′和E0′端，這樣，使J0′信號通過三態(tài)門G22和二極管V2到微處理器IC1的EO端，使微處理器處于等待狀態(tài)，這時，微處理器IC1將其內(nèi)部存儲器RAM中的模擬量數(shù)據(jù)再次寫入不揮發(fā)只讀存儲器母片IC2中，同時還經(jīng)三態(tài)門電路IC3和雙二選一電路IC7寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK中。這樣，存在不揮發(fā)只讀存儲器母片IC2中的N個節(jié)目內(nèi)容及各模擬量數(shù)據(jù)就都寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中了。
本實用新型由于全部采用硬件來實現(xiàn)給不揮發(fā)只讀存儲器寫入數(shù)據(jù)，不需要編程及編程設(shè)備，因此，該寫入置成本低，寫入操作簡單，寫入時間短。
本實用新型的具體電路結(jié)構(gòu)由以下實施例及附圖給出。
圖1是由微處理器M50436－560SP和不揮發(fā)只讀存儲器M58655P母片組成的數(shù)據(jù)信號發(fā)生三態(tài)門電路及按制鍵開關(guān)電路。
圖2是四進制計數(shù)器，2－4譯碼器，三選一電路，由反相器G4，或門G5與門G6組成的地址／數(shù)據(jù)選擇電路，由或門G7、G8、G9、G10組的輸入／輸出控制電路圖。
圖3是第一，第二夠位寄存器及其三態(tài)門電路圖。
圖4是雙二選一電路和不揮發(fā)只讀存儲器子片單元電路。
圖5是由計數(shù)器IC8、IC9與 門G15組成的N進制計數(shù)器，三進制計數(shù)器，與門，或門，反相器電予置電路圖。
圖6是延遲電路圖。
以下結(jié)合附圖詳細說明本實用新型。
M50436－560SP微處理器IC1和M58655P不揮發(fā)只讀存儲器母片IC2連接成典型的紅外接收處理電路，組成數(shù)據(jù)信號發(fā)生器，它存有3N個予置節(jié)目，色度、亮度信號等模似量值數(shù)據(jù)。該數(shù)據(jù)信號發(fā)生器產(chǎn)生G0，D，J3，J2，J1和J0數(shù)據(jù)信號，經(jīng)三態(tài)緩沖器IC3輸出記為G0′、D′、J3′、J2′、J1′和J0′。G1為三態(tài)門。當理器IC1的F3為低電平時，該IC1為等待狀態(tài)，整個數(shù)據(jù)信號 發(fā)生器不工作，按一下S1－1按鍵，微處理器IC1的F3信號允許G1導(dǎo)通，J0信號經(jīng)二極管V3輸出到IC1的E0端，微處理器IC1啟動，將不揮發(fā)只讀存儲器母片IC2所存模擬量數(shù)據(jù)調(diào)入IC1內(nèi)，使F3信號變?yōu)楦唠娖剑匆幌耂1－2和S1－3，則分別給四進制計數(shù)器IC4(見圖2)，三進制記數(shù)器IC10(見圖5)的予置端PL1和由計數(shù)器IC8，IC9和與非門G15組成的N進制計數(shù)器的予置端PL2一個負脈沖，使四進制計數(shù)器N進制計數(shù)器和三進制計數(shù)器IC10予置成由其P1、P2、P3信號確定的初始值，這樣，整個寫入裝置實現(xiàn)初始化。
按下按鍵SP－1，SP1－2時，SP1－1使三態(tài)緩沖器IC3的允許／禁止端E1、E2為低電平，使三態(tài)緩沖器IC3導(dǎo)通；SP1－2按鍵使J3′數(shù)據(jù)信號經(jīng)二極管V2輸出到微處理器IC1的EO端，觸發(fā)微處理器IC1對不揮發(fā)只讀存儲器母片IC2的予置節(jié)目1進行調(diào)用。其中J3′，J2′，J1′和J0′數(shù)據(jù)信號直接送至各不揮發(fā)只讀存儲器子片MNROM1至NVROMK中，見圖4，各不揮發(fā)只讀存儲器子片與G0′，D′，J3′，J2′，J1′，J0′信號端的連接方式與不揮發(fā)只讀存儲器母片IC2和G0′，D′，J3′，J2′，J1′，J0′信號端的連接方式各是相同的。J3′和J1′信號還送至由反相的G4，或門G5和與門G6組成的地址／數(shù)據(jù)選擇電路，當J3′和J1′信號均為低電平時，DATA信號端也為低電平，而當J3′為高壓電平，J1′為低電平時，ADDR信號端為低電平，因三進制計數(shù)器IC10的進位端CY3為低電平，三態(tài)門G2導(dǎo)通，四進制計數(shù)器IC4對G0′信號進行計數(shù)，計滿時，其進位信號CY1經(jīng)反相器G3反相，使其自身清“0”，該計數(shù)器IC4的輸出端Q1，Q2的信號分別接到2－4譯碼器IC5的地址A、B端。當四進制計數(shù)器IC4的計數(shù)值為0到3時，2－4譯碼器IC5的YO至Y3端分別順序輸出負脈沖，這些負脈沖信號分別是CS0，CS1，CS2和out信號。CS0、CS1和CS2分別送至三選一電路IC6的C0、C1、C2三個輸入端。三選一電路IC6的地址端A、B與一進制計數(shù)器IC10輸出端Q1、Q2相連，這時A、B端信號均為“0”電平，所以三選一電路IC6選擇CS0作為其輸出信號IN。IN，out信號和DATA兩組信號均送至由或門Q7，G8、G9和G10組成的輸入／輸出控制電路，各或門G7、G8、G9和G10分別輸出Aout，Ain。Bout，Bin四個控制信號來控制第一移位寄存器(1)和第二移位寄存器(2)的輸入端和輸出端所設(shè)的三態(tài)門電路G13，G11，G14和G12的控制端，見圖3。IN信號為低電平時，Ain端也為低電平，允許三態(tài)門G11導(dǎo)通，數(shù)據(jù)信號D′經(jīng)三態(tài)門G11輸入到第一移位寄存器(1)，第一和第二移位寄存器(2)的時鐘信號端(CLK)均接J0′信號端，當DATA、OUT端均為低“電平時，Aout端也為低”電平，允許三態(tài)門G12導(dǎo)通，使第一移位寄存器(1)的數(shù)據(jù)Dout信號經(jīng)G13輸出，這時Bout端為高電平，G14為禁態(tài)。類似地，當Bin為低電平時，數(shù)據(jù)D′經(jīng)三態(tài)門G12輸入至第二移位寄存器(2)，當Bout端為“低”電平時，第二移位寄存器(2)的數(shù)據(jù)信號經(jīng)三態(tài)門G14輸出，這時Aout端為高電平，三態(tài)門G13處于禁止態(tài)，見圖3。
Dout信號端和OUT信號端分別連接雙2選一電路IC7的B2，B1輸入端，雙二選一電路IC7的A1，A2輸入端分別接G0′和D′信號端，B見圖4和圖3。這時圖雙2選一電路IC7的選擇端S和與門G16的CY3信號端相連，由于CY3信號端為低電平，所以雙2選一電路IC7選擇out和Dout信號作為其Y1和Y2的輸出信號，并將OUT和Dout信號分別關(guān)至不揮發(fā)只讀存儲器子片單元電路的CS和I／o信號端。這樣，微處理器IC1在CSO為低電平時，從不揮發(fā)只讀存儲器母片IC2的某地單元中讀出的數(shù)據(jù)，在OUT為低電平時被寫入各子片NVROM1至NVROMK相同地址單元中了，該數(shù)據(jù)為此節(jié)目的SK1P信息。
由計數(shù)器IC8，IC9和與非門G15組成的N進制計數(shù)器，因OUT端信號為負脈沖而加一，但其進位端CY2仍為高電平，三進制計數(shù)器IC10也無狀態(tài)變化，由于CY3端保持低電平，因此，反相器C17和或門G18輸出端T2和T1為高電平，由于PL2和T2端保持高電平，而T1端信號在OUT端信號的負脈沖結(jié)束時，由高電平跳變?yōu)榈碗娖?，使延遲電路ICU輸出一個負脈沖EC信號，使三態(tài)門G12導(dǎo)通，由于三態(tài)門G21的輸入，輸出端分別接J3′E0′信號端，所以J3′信號再次經(jīng)二極管V2到達IC1微處理器的E0端，使微處理器IC1調(diào)用其外設(shè)不揮發(fā)只讀存儲器母片IC2中下一個節(jié)目數(shù)據(jù)，四進制計數(shù)器IC4，2－4譯碼器IC5，三選一電路IC6，由反相器CT4或門G5，與門G6組成的地址／數(shù)據(jù)選擇電路，由或門G7、G8、G9、G10組成的輸入輸出控制電路，第一、第二移位寄存器(1)、(2)，雙2選一電路IC及各邏輯門電路又重復(fù)上述操作過程，將下一個節(jié)目數(shù)據(jù)寫入不揮發(fā)只讀存儲器子片單元電路中各子片的對應(yīng)單元中，以后N進制計數(shù)器再加一，再重復(fù)上述寫入操作直至N進制計數(shù)器的進位端CY2由高電平變?yōu)榈碗娖?，這時不揮發(fā)只讀存儲器母片IC2中的N個節(jié)目中的SK1P。信息都寫入不揮發(fā)只讀存儲器子片VNROM1至NVROMK的對應(yīng)單元中。三進制計數(shù)器IC10加一，使其輸出端A為高電平，B為低電平，這時CY3端仍為低電平，CY2和CY3端信號經(jīng)或門G19輸出低電平到N進制計數(shù)器IC8和IC9的PL端使 該N進制計數(shù)器重被予置為初始值，然后，CY2端的信號應(yīng)為高電平，使PL2端的信號也變?yōu)楦唠娖?。這時，由于OUT端信號在負脈沖周期中，該信號經(jīng)反相器G20反相，使T1端保持高電平，當OUT端的負脈沖周期結(jié)束變?yōu)楦唠娖綍r，該高電平信號經(jīng)反相器G20反相為低電平，這時CY3端仍為低電平，所以T1端變?yōu)榈碗娖?，該低電平再次觸發(fā)延遲電路IC11，使其產(chǎn)生一個負脈沖EC，該負脈沖EC使三態(tài)門G21導(dǎo)通，使J3′端信號通過該門G21經(jīng)二極管V2到達微處理器IC1，使微處理器IC1再次調(diào)用不揮發(fā)只讀存儲器母片IC2中的節(jié)目1。這時由于三進制計數(shù)器IC10的Q1、Q2輸出端，即A，B端、A端為高電平，B端為低電平，三選一電路IC6選通CS1信號作為IN信號輸出至輸入／輸出控制電路的或門G8、G9的一個輸入端，以后的操作過程與前面所述操作過程相同。其它各電路也進行前面所述操作過程，直至N進制計數(shù)器的進位端CY2再次變?yōu)榈碗娖剑@時不揮發(fā)只讀存儲器母片IC2在CS1信號為低電平期間輸出的信息即調(diào)諧器的調(diào)諧電平信息被逐個寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中，之后三進制計數(shù)器IC10再加1，其輸出端Q1、Q2、即A、B端的A端為低電平，B端為高電平，三選一電路IC6選擇CS2信號作為IN信號輸出至輸入／輸出控制電路的或門G8，G9的一個輸入端，下面的操作過程與前面所述操作過程相同，其它各電路還是進行前面所述的操作過程，直至N進制計數(shù)器的進位端CY2再次變?yōu)榈碗娖剑c此同時不揮發(fā)只讀存儲器母片IC2在CS2信號為低電平期間，輸出的N個節(jié)目的實際頻道數(shù)逐個寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中，這時，CY3端為高電平，三態(tài)門G2被禁止，雙二選一電路IC7的選擇端為高電平，雙二選一電路IC7選擇G0′D′數(shù)據(jù)信號輸出到各不揮發(fā)只存儲器子片的CS、I／0端，或門G18、G19均輸出高電平，這樣使N進制計數(shù)器和延遲電路IC11保持原狀態(tài)，而反相器G17輸出端即T2端由低電平變?yōu)楦唠娖剑撾娖接|發(fā)延遲電路IC12產(chǎn)生一個負脈沖EP，選通三態(tài)門G22，三態(tài)門G22的輸入公端分別接J0′和E0′端，這樣，使J0′信號通過三態(tài)門G22和二極管V2到微處理器IC1的E0端，使微處理器處于等待狀態(tài)，這時，微處理器IC1將其內(nèi)部存儲器RAM中的模擬量數(shù)據(jù)再次寫入不揮發(fā)只讀存儲器母片IC2中，同時還經(jīng)三態(tài)門電路IC3和雙二選一電路IC7寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK中。這樣，存在不揮發(fā)只讀存儲器母片IC2中的N個節(jié)目內(nèi)容及各模擬量數(shù)據(jù)就都寫入不揮發(fā)只讀存儲器子片NVROM1至NVROMK的對應(yīng)單元中了。
予置電路由組合開關(guān)SWN和組合電阻RN4組成。組合開關(guān)SWN的一端組分別接計數(shù)器IC8，IC9的各進位予置P1，P2，P3其另一端組接地。組合電阻RN4的一端組分別接計數(shù)器IC8，IC9的各進位置端P1、P2、P3，其另一端組接電源端VCC。
由于紅外接收微處理器M50436－560SP為系列微處理器。該系列中其它微處理器也具有與M50436－560SP微處理器和其外設(shè)不揮發(fā)只讀存儲器M58655P對接功能端相同功能端。因此本實用新型中的數(shù)據(jù)信號發(fā)生器也可采用那些具有與以50436－560SP微處理器和其外設(shè)不揮發(fā)只讀存儲器M58655P對接功能端相同功能端的紅外接收微處理器。
不揮發(fā)只讀存儲器母片和子片M58655P也是系列不揮發(fā)只讀存儲器。該系例中其它型號不揮發(fā)只讀存儲器也具有與M58655P不揮發(fā)只讀存儲器母片與M50436－560SP微處理器對接功能端相同對接端。因此，本實用新型中的不揮發(fā)只讀存儲器母片和子片可采用那些具有與M58655P不揮發(fā)只讀存儲器母片與M50436－560SP微處理器對接功能端相同功能端的不揮發(fā)只讀存儲器。
權(quán)利要求1.不揮發(fā)只讀存儲器寫入裝置，其特征在于該裝置包括由紅外接收微處理器M50436-560SP及其外設(shè)不揮發(fā)只讀存儲器M58655P母片組成數(shù)據(jù)信號發(fā)生器，三態(tài)緩沖器，三態(tài)門電路，四進制計數(shù)器，2-4譯碼器，三選一電路，地址/數(shù)據(jù)選擇電路，輸入/輸出控制電路，第一和第二移位寄存器，雙二選一電路，不揮發(fā)只讀存儲器子片單元電路，N進制計數(shù)器，予置電路，三進制計數(shù)器，延遲電路，反相器，與門，或門，電源電路和按鍵開關(guān)組成。
2.根據(jù)權(quán)利要求1所述的不揮發(fā)只讀存儲器寫入裝置，其特征在于數(shù)據(jù)信號發(fā)生器用的紅外接收微處理器是型號為M50436－560SP紅外接收微處理器，也可以是具有與M50436－560SP微處理器和其外設(shè)不揮發(fā)只讀存儲器M58655P對接功能端相同功能端的微處理器。
3.根據(jù)權(quán)利要求1所述的不揮發(fā)只讀存儲器寫入裝置，其特征在于數(shù)據(jù)信號發(fā)生器所采用的不揮發(fā)識讀存儲器母片是型號為M58655P的不揮發(fā)只讀存儲器，也可以采用具有與M58655P不揮發(fā)只讀存儲器母片與M50436－560SP微處理器對接功能端相同對接端的不揮發(fā)只讀存儲器。
4.根據(jù)權(quán)利要求1所述的不揮發(fā)只讀存儲器寫入裝置，其特征在于不揮發(fā)只讀存儲器子片單元電路中的各不揮發(fā)只讀儲器子片是型號為M58655P不揮發(fā)只讀存儲器，還可以是具有與M58655P不揮發(fā)只讀存儲器母片與M50436－560SP微處理器對接功能端相同功能端的不揮發(fā)只讀存儲器。
專利摘要本實用新型包括由紅外接收微處理器M50436-560SP及其外設(shè)不揮發(fā)只讀存儲器M58655P母片組成的數(shù)據(jù)信號發(fā)生器，三態(tài)緩沖器，三態(tài)門電路，四進制計數(shù)器2-4譯碼，三選一電路，地址/數(shù)據(jù)選擇電路，輸入/輸出控制電路，第一和第二移位寄存器，雙二選一電路，不揮發(fā)只讀存儲器子片單元電路，N進制計數(shù)器，預(yù)置電路，三進制計數(shù)器，延遲電路，電源電路和按鍵開關(guān)組成。
文檔編號G11C7/00GK2078035SQ9022404
公開日1991年5月29日 申請日期1990年11月23日 優(yōu)先權(quán)日1990年11月23日
發(fā)明者鄭亞虹 申請人:北京電視機廠