專利名稱：有延滯的低功率、ttl電平cmos輸入緩沖器的制作方法
技術領域：
本發(fā)明涉及半導體集成電路，具體涉及用于CMOS半導體存儲器件中的那種類型的輸入緩沖電路。
通常，動態(tài)隨機存取存儲器(DRAM)可以象美國專利第4，081，701號(16K位DRAM，授予瓦爾特、麥克亞當斯和萊德因并轉讓了給德克薩斯儀器公司)和第4，239，993(64K位DRAM，授予麥克亞歷山大、瓦爾特和勞，并轉讓給了德克薩斯儀器公司)中揭示的那樣構成。
DRAM的外圍電路的設計中已采用了互補金屬氧化物半導體(CMOS)技術。例如，授予波梯特并轉讓給德克薩斯儀器公司的美國專利第4，555，777號中揭示了帶有CMOS讀出放大器的DRAM。除了其它優(yōu)點之外，CMOS技術還有助于降低DRAM器件所消耗的功率。
在存儲系統(tǒng)的總體設計中地要考慮的很重要的一點是DRAM在備用狀態(tài)時的維持電流，因為，在很大程度上這個參數(shù)決定了存儲系統(tǒng)所消耗的功率。DRAM所吸取的維持電流中很大部分來自DRAM連到行地址選通(RAS)輸入的第一個倒相器。該倒相器要求在所有時候都是活動的(即，加上電的)，以便在系統(tǒng)需要刷新動態(tài)地儲存著的數(shù)據(jù)時響應起始一個周期的RAS信號。但是，在通常為5V的電源電壓和晶體管-晶體管邏輯(TTL)輸入信號電平(其中，“低電平”信號一般為0.8V，“高電平”信號一般為2.4V)下，因為TTL高電平輸入不足以將第一個CMOS倒相器的頂端(top)p溝道晶體管完全關斷，所以CMOS輸入緩沖器在維持狀態(tài)下要消耗電流。這使得DRAM在維持狀態(tài)下通過輸入緩沖器的CMOS倒相器的p溝道和n溝道晶體管的源極/漏極路徑中存在的直流電流路徑而消耗電能。
存儲器系統(tǒng)設計中另外要考慮到的一個重要問題是在確保有穩(wěn)定的輸入電壓電平之前的最初的加電過程中DRAM所消耗的電流。當RAS輸入處于一個介于指定的邏輯“低電平”和邏輯“高電平”之間的電平時，就會產生這個問題。由于RAS輸入在輸入緩沖器的第一個倒相器的轉折(換)點的上下波動，輸入緩沖器可能會在這些電平之間振蕩。倒相器的轉折(換)點處在介于特定的邏輯“低電平”和邏輯“高電平”之間的一個電平上，在這一點(電平)上，倒相器的p溝道晶體管和n溝道晶體管進行開關(轉換)。因為RAS在這一電平的上下變動，因此，當?shù)瓜嗥鞯木w管反復導通和截止時倒相器隨之而變。這會使DRAM進入振蕩，從而從外部的電源吸取一個大的電流(漏電流)。當該漏電流因一個存儲系統(tǒng)中通常很大的存儲器芯片數(shù)而倍增的話，振蕩會給系統(tǒng)的電源增加負擔，阻止它按時升高到所需要的電壓。
本發(fā)明的一個目的在于提供一種會減小DRAM的維持電流的輸入緩沖器。
本發(fā)明的另一目的是提供一種能減少DRAM振蕩的輸入緩沖器。
本技術領域中的普通技術人員根據(jù)下文中的說明，將很容易地看到本發(fā)明的其它目的和優(yōu)點。
本說明書揭示一種電路，它用作帶有延滯的TTL電平CMOS輸入緩沖器。第一導電類型的第一晶體管的源極連到一第一參考電壓。相反導電類型的第二和第三晶體管的源極/漏極路徑串聯(lián)在第一晶體管的漏極和一公共電位之間。第一、第二和第三晶體管的柵極連至一輸入信號。倒相器的輸入連至第一晶體管的漏極，倒相器還有一個輸出。第一導電類型的第四晶體管的柵極連至該輸出，其漏極連至第二和第三晶體管之間的串接線上，其源極連至一第二參考電壓。通過適當?shù)剡x擇晶體管的大小，可以調節(jié)電路的低電平轉折(換)點和高電平轉折(換)點。該電路在維持(備用)過程中只吸收少量的功率。邏輯門也可以設計成包括該電路。
在權利要求書中描述了代表本發(fā)明的新穎特征的特性。但是參照后文中的詳細說明將能最好地理解本發(fā)明本身及其特征和優(yōu)點，附圖中

圖1是基于本發(fā)明的CMOS輸入電路的電路示意圖;
圖2示出了基于本發(fā)明的CMOS輸入電路的低電平轉折(換)點和高電平轉折(換)點處的延滯;
圖3是圖1電路的時間圖，示出Vdd為4.0V時作為時間函數(shù)的各節(jié)點處的信號電壓;
圖4是圖1電路的時間圖，示出Vdd為6.0V時隨時間變化的功率消耗;
圖5是圖1電路的時間圖，示出溫度為100℃時緩斜坡輸入信號的瞬態(tài)分析;
圖6是圖1電路的時間圖，示出溫度為0℃時緩斜坡輸入信號的瞬態(tài)分析;
圖7是本發(fā)明的另一個實施例的電路示意圖，示出偏置節(jié)點10的單個電源;
圖8是本發(fā)明另一個實施例的電路示意圖，示出了給圖7的實施例增加的一個上拉晶體管8;
圖9是本發(fā)明另一個實施例的電路示意圖，示出了偏置節(jié)點20和倒相器7的p溝道晶體管的一個附加的參考電壓;
圖10是本發(fā)明另一個實施例的電路示意圖，示出了該電路與一雙輸入時鐘控制NOR(或非)邏輯門的結合;
圖11是本發(fā)明另一個實施例的電路示意圖，示出了該電路與一雙輸入時鐘控制NOR邏輯門的結合;
圖12是本發(fā)明另一個實施例的電路示意圖，示出了該電路與一雙輸入時鐘控制NAND(與非)邏輯門的結合;
圖13是本發(fā)明另一個實施例的電路示意圖，示出了該電路與一雙輸入時鐘控制NAND邏輯門的結合;
除非另有說明，凡是各圖中相同的編號均指相同的部分。
參見圖1，它示出了一個基于本發(fā)明的、有延滯的低功率TTL電平CMOS輸入緩沖器，緩沖器接收一個輸入信號Vin，并響應它而產生一個輸出信號Vout。
圖1中，CMOS倒相器6由一個p溝道晶體管2和一n溝道晶體管3組成，它們的柵極一起連至節(jié)點50，其漏極一起連至節(jié)點20。n溝道上拉晶體管1將其漏極連至一電壓電源Vdd，其柵極連至-電壓電源Vref，其源極在節(jié)點10處與p溝道晶體管2的源極相連。p溝道晶體管2的襯底也連至節(jié)點10。電源Vdd通常為正電壓，例如是由一外部電源供給的+5V。但是，后文將加以解釋，Vdd是可能變化的。電壓電源Vref是一很穩(wěn)定的電壓源。它可以用任何能產生穩(wěn)定電壓的方式發(fā)生。例如，產生Vref的一個方法是利用設在DRAM芯片中的帶隙基準發(fā)生器。對這里所描述的圖1的電路，Vref有一正3.3V的值，但是，有利的是，圖1的電路允許Vref有其它值，這在后文將加以說明。
在圖1的電路中，連至節(jié)點50的還有一輸入信號Vin及n溝道下拉晶體管4的柵極。輸入信號Vin作為圖1所示電路的輸入信號，例如，它可以是行地址選通(RAS)信號。n溝道下拉晶體管4的源極接地，其漏極在節(jié)點30處連到CMOS倒相器6的n溝道晶體管3的源極。
圖1中，其輸入連至節(jié)點20的倒相器7在節(jié)點40處產生輸出信號Vout。連到節(jié)點40的是p溝道晶體管5的柵極。p溝道晶體管5的源極和襯底都連至節(jié)點10，該晶體管從節(jié)點40提供反饋到其漏極所連接的節(jié)點30上。
確保圖1電路在備用時正常地作為一低功率輸入緩沖器在TTL電平內(其中，通常0.8V為邏輯“低”電平，而2.4V為邏輯“高”電平)工作所要求的Vref的范圍由下列關系式得出(1)Vref-Vtn(1)＞倒相器7的開關(轉換)點(2)Vref-Vtn(1)-Vinh＞Vtp(2)其中，Vtn(1)代表n溝道上拉晶體管1的閾值電壓，Vtp(2)代表CMOS倒相器6的p溝道晶體管2閾值電壓的絕對值，Vinh代表Vin的最小“高”電平。在近代的CMOS集成電路中，例如在高密度DRAM中，典型的Vtn(1)值約為1.0V，典型的Vtp(2)值約為0.8-1.2V。Vref可以在3.0V和3.8V之間變動，同時滿足在Vinh低至2.0V時上面(1)和(2)兩式的制約。
由外部電源提供的Vdd常常有某種程度的變動。例如，現(xiàn)代DRAM的技術數(shù)據(jù)允許Vdd有正或負10%的上下。另外，DRAM的工作也給Vdd帶來噪聲。有利的是，當Vdd在大約4.0V至6.0V之間變動時，圖1的電路產生位于TTL范圍內的輸出信號。當Vdd變動時，連接成源極跟隨器的n溝道上拉晶體管1使節(jié)點10上的電壓基本上保持為恒定值Vref-Vtn(1)。相對于Vdd的較寬變化的輸入轉換電平的穩(wěn)定性有利地發(fā)生自p溝道晶體管2和5的源極和襯底與保持穩(wěn)定電平的節(jié)點10的連接。
通過增加n溝道下拉晶體管4和p溝道晶體管5，在圖1中利用延滯的引入而有利地控制了振蕩。延滯的引入使得圖1的輸入電路對擴展的TTL輸入信號變化范圍能起反應，輸出一個與TTL電平相容的輸出信號。
圖2是說明在圖1的輸入中引入了延滯以后的輸入信號Vin和輸出信號Vout的關系曲線圖。實線a是一個通常的具有單個轉折(換)點Vtrip的CMOS倒相器。Vtrip是一個通常的CMOS倒相器在Vin從高變到低或從低變到高電平時進行開關(轉換)的開關(轉換)點。因為Vin在Vdd波動時通常是不穩(wěn)定的，所以，在通常的CMOS倒相器中會產生振蕩。當Vin略微變動到Vtrip之上和之下時，通常的CMOS倒相器對此作出響應，不斷地開關(轉換)，從而導致振蕩。在虛線b的情況下，圖1的輸入由高電平至低電平的開關(轉換)點移到了Vtrip的左邊?，F(xiàn)在，在Vin由高至低的變化過程中，該電路在Vhltrip處開關(轉換)，而不是在Vtrip處開關(轉換)。在虛線c的情況下，圖1的輸入由低電平至高電平的開關(轉換)點移至Vtrip的右側。現(xiàn)在，在Vin由低至高的轉換過程中，該電路在Vlhtrip處開關(轉換)，而不是在Vtrip處開關(轉換)。通過把Vhltrip和Vlhtrip公開而產生延滯。圖1的電路有兩個開關(轉換)點，即，一個低電平開關(轉換)點和一個高電平開關(轉換)點。延滯的引入將低電平開關(轉換)點移至更靠近0.8V的TTL“低電平”處，將高電平開關(轉換)點移至更靠近2.4V的TTL“高”電平處。因為Vin的變動已得到處理，要引起開關(轉換)動作，Vin要有較大的變動，所以振蕩減少了。
圖1倒相器6的低電平轉折(轉換)點和高電平轉折(換)點由晶體管2、3、4、5的寬度和長度的相對大小所決定。通過恰當?shù)卮_定其寬度和長度，這些晶體管被有利地設置成在不同電平下導通和截止。倒相器6的低電平轉折(換)點由p溝道晶體管2與n溝道晶體管3和4的相對大小所控制。倒相器6的高電平轉折(換)點由n溝道下拉晶體管4和p溝道晶體管5的相對大小所控制。倒相器6的p溝道晶體管2和n溝道晶體管3的相對大小也對高電平轉折(轉)點的控制起作用，只是作用程度較小。
對圖1所示輸入電路的工作情況已作了模擬，現(xiàn)在作詳細的說明。參見圖3，它示出了圖1電路的時間圖，其中，溫度為100℃，Vdd等于4.0V，Vref是3.3V，輸入信號Vin在1.2V至2.1V之間變動，圖1的電路元件具有下列數(shù)值n溝道上拉晶體管1 寬度＝30微米長度＝0.8微米p溝道晶體管2 寬度＝5微米長度＝0.8微米n溝道晶體管3 寬度＝5微米長度＝1.2微米n溝道下拉晶體管4 寬度＝5微米度度＝1.2微米p溝道晶體管5 寬度＝12微米長度＝1.2微米倒相器7(p溝道晶體管) 寬度＝10微米長度＝0.8微米(n溝道晶體管) 寬度＝30微米長度＝0.8微米從上面的寬度對長度的比值可以看出，n溝道晶體管3和4小于p溝道晶體管2和5。倒相器6的低電平轉折(換)點約為1.2V，高電平轉折(轉)點約為2.0V。圖3中示出了輸入信號Vin和輸出信號Vout及Vn20(節(jié)點20處的電壓)。在時間t0之間，輸入信號Vin為“高”電平，等于2.1V。p溝道晶體管2截止，而n溝道晶體管3導通。n溝道下拉晶體管4也導通。Vn20由于n溝道晶體管3和n溝道下拉晶體管4的源/漏路徑而被拉至“低電平”。Vn20被倒相器7求補，在節(jié)點40處輸出一個4.0V的“高”電平輸出信號Vout。n溝道上拉晶體管1始終保持導通，將節(jié)點10處的電壓提高至等于Vref-Vtn(1)的電平。p溝道晶體管5在其柵極上加有“高”電平的輸出信號Vout，因而截止。
在圖3中，于時間t0發(fā)生從“高”至“低”的轉換。輸入信號Vin降到1.2V的低電平。n溝道晶體管4的阻抗升高，讓p溝道晶體管2控制節(jié)點20。倒相器6的p溝道晶體管2導通，現(xiàn)在，其柵極上的電壓電平的絕對值大于p溝道晶體管2的閾值電壓。節(jié)點20上的電壓迅速朝節(jié)點10的電壓升高。在節(jié)點20的電壓升高時，倒相器7對其求補，因而，輸出信號Vout降“低”。p溝道晶體管5從節(jié)點40向節(jié)點30提供反饋。當輸出信號Vout降至“低”電平時，p溝道晶體管5的柵極對源極的電壓一旦超出其閾值電壓，p溝道晶體管5就導通，使節(jié)點30的電壓朝節(jié)點10的電壓升高。當節(jié)點30的電壓升高時，因為輸入信號Vin降低至Vn20之下，晶體管3將截止。(n溝道晶體管3要導通，其柵極電壓必須比其源極電壓高一個閾值電壓。)圖3中，在時間t1發(fā)生“低”至“高”的轉換。輸入信號Vin升“高”至2.1V的電平。p溝道晶體管2截止，n溝道下拉晶體管4導通，將節(jié)點30的電壓拉低。一旦節(jié)點30處的電壓變成比輸入信號Vin低一個閾值電壓，n溝道晶體管3就開始把節(jié)點20處的電壓拉低。節(jié)點20處的電壓由倒相器7求補。當輸出信號Vout升高時，晶體管5截止，n溝道下拉晶體管4更能夠將節(jié)點30和20處的電壓拉低。
圖4是圖1輸入電路的時間圖，示出了電路只消耗很低的功率。在這一模擬情況下，Vdd現(xiàn)在增為6.0V。所有其它參數(shù)與前面說明的圖3例子中具有同樣的數(shù)值。實縱軸線表示電壓。分段的縱軸線表示電流強度。將圖4與圖3比較，如前所述，Vn20升高至與圖3中相同的電平，雖然Vdd是顯著增大了的?，F(xiàn)在，Vout升高至6.0V的“高”電平。當Vout為“高”電平時，Idd基本上等于0mA。當Vout為“低”電平時，Idd約為-0.6mA。電路在備用時吸取的功率是非常低的圖5是圖1輸入電路的時間圖，示出掃描范圍輸入信號瞬態(tài)分析。在這一模擬方式下，輸入信號Vin緩慢地從t0時的0V斜線上升至t2時的4V。在t1處，Vin值約為2.1V，電路將輸入信號Vin作為“高”電平。達到倒相器6的“高”電平轉折(換)點，n溝道晶體管3和4導通，Vn20降至0V，Vdd為4.0V時，輸出信號Vout升至4.0V，或者當Vdd為6.0V時，Vout升至6.0V。在t2處，輸入信號Vin開始下降。輸出信號Vout保持為“高”電平，直到輸入信號Vin降到倒相器6約為1.2V的“低”電平轉折(換)點。p溝道晶體管6導通，n溝道晶體管3和4截止，Vn20上升。輸出信號Vout降低到0V。
圖6是圖1輸入電路的時間圖，示出溫度為0℃時掃描范圍輸入信號的瞬態(tài)分析。比較圖6和圖5可以看出，當電路在較低溫度下工作時，這種模擬中的延滯增大了。倒相器6的“高”電平轉折(換)點約為1.8V，而不是2.0V。
圖7的電路圖示出了本發(fā)明的另一個實施例，其中，對圖1電路作了修改，Vdd替代Vref來為n溝道上拉晶體管1的柵極供電。該實施例利于在沒有穩(wěn)定的參考電壓的情況下使用。除了在節(jié)點10的電壓不太穩(wěn)定，并且將隨著Vdd波動而變化之外，該電路的工作和上面所說的相同。
圖8的電路圖示出了本發(fā)明的又一個實施例。它對圖7作了修改，增加了一個p溝道上拉晶體管8。p溝道上拉晶體管8的柵極連至節(jié)點40，其源/漏路徑連在節(jié)點20和Vdd之間。在該實施例中，p溝道上拉晶體管8是一種窄寬度/長溝道(小)晶體管，因而，在它導通時，其阻抗是大的。(當輸出信號Vout相應于降為“低”電平的輸入信號Vin而降為“低”電平時，p溝道上拉晶體管8導通)。p溝道上拉晶體管8從節(jié)點40提供至節(jié)點20的反饋，這一反饋通過把節(jié)點20處的電壓拉至Vdd，幫助使倒相器7未畫出的p溝道晶體管截止。這有助于當輸入信號Vin為“低”電平時使圖4的Idd在t0與t1之間更接近零。
圖9的電路圖示出了本發(fā)明的又一個實施例，其中，對圖1電路作了修改，增加了一個p溝道上拉晶體管8和一個第二參考電壓Vref2。在該實施例中，p溝道晶體管5的源極和襯底，以及p溝道晶體管2的襯底未連到節(jié)點10，而連至Vref2。Vref2是一穩(wěn)定的參考電壓源。例如，它可以由設置在DRAM芯片中的一個帶隙發(fā)生器電路產生。在這個例子中，Vref2的值為4.0V。Vref1象前面說明的一樣，為3.3V。p溝道上拉晶體管8的柵極連至節(jié)點40，其源/漏路徑連在Vref2和節(jié)點20之間。p溝道晶體管8的襯底也連至Vref2。該實施例在Vref2小于Vref1時也可以工作。
圖9中示出的實施例在有穩(wěn)定的參考電壓源可用的情況下是有利的。如圖4所示，在時間t0和t1之間，當輸入信號Vin為低電平時，圖1的電路吸取很小的Idd電流。這是因為節(jié)點20處的電壓沒有大得能完全判斷倒相器7未畫出的p溝道晶體管。在輸入信號Vin為低電平時，Vref2提供足夠的電壓，將倒相器7未畫出的p溝道晶體管關斷。這使得Idd較接近零，并進一步減少電路所吸取的功率。
本發(fā)明可用于邏輯門的設計。圖10是一雙輸入時鐘控制NOR(或非)門的電路圖。其中，對圖1中揭示的實施例作了如下的修改p溝道晶體管5的源極與節(jié)點10斷開，而連到Vdd。增加一個p溝道上拉晶體管8，其柵極連至節(jié)點40，其源/漏路徑連在Vdd和節(jié)點20之間。增加了串聯(lián)的p溝道晶體管9a和9c，其源/漏路徑連在Vdd和n溝道晶體管1的漏極之間。在節(jié)點20和地之間并聯(lián)了n溝道晶體管9b和9d。給p溝道晶體管9c和n溝道晶體管9d的柵極連上了輸入信號CMOS1。將輸入信號CMOS2連到p溝道晶體管9a和n溝道晶體管9b的柵極。該電路作為一個由輸入信號Vin作時鐘脈沖的NOR邏輯門工作。當輸入信號號CMOS1和CMOS2都為低電平時，輸出信號Vout響應輸入信號Vin。
圖11也是一種雙輸入時鐘控制的NOR門的電路圖。其中，對圖10的電路作了如下的修改n溝道上拉晶體管1的漏極連至Vdd，串聯(lián)的p溝道晶體管9a和9c的源/漏路徑連在n溝道上拉晶體管1的源極與p溝道晶體管2和n溝道晶體管3的串聯(lián)源/漏路徑之間。該電路也作為NOR邏輯門工作，由輸入信號Vin作時鐘脈沖。
圖12是一種雙輸入時鐘控制NAND(與非)門的電路圖。其中，對圖1中揭示的實施例作了如下的修改p溝道晶體管5的源極與節(jié)點10斷開，連到Vdd。增加一個p溝道上拉晶體管8，其柵極連到節(jié)點40，其源/漏路徑連在Vdd和節(jié)點20之間。p溝道晶體管9a在其柵極接收輸入信號CMOS1。p溝道晶體管9a和9c并聯(lián)在Vdd和節(jié)點20之間。n溝道晶體管9d在其柵極接收輸入信號CMOS1。n溝道晶體管9b在其柵極接收輸入信號CMOS2。n溝道晶體管9d和9b串聯(lián)在n溝道晶體管4的源極和地之間。電路起到NAND門的作用。當輸入信號CMOS1和CMOS2都為高電平時，輸出信號Vout響應輸入信號Vin。
圖13也是一種雙輸入時鐘控制NAND門的電路圖。其中，對圖1中揭示的實施例作了如下的修改p溝道晶體管5的源極從節(jié)點10處斷開，連到Vdd。增加一個p溝道上拉晶體管8，其柵極連到節(jié)點40，其源/漏路徑連在Vdd和節(jié)點20之間。p溝道晶體管9a在其柵極接收輸入信號CMOS2。p溝道晶體管9c在其柵極接收輸入信號CMOS1。p溝道晶體管9a和9c并聯(lián)在Vdd和節(jié)點20之間。n溝道晶體管9d在其柵極接收輸入信號CMOS1。n溝道晶體管9b在其柵極接收輸入信號CMOS2。n溝道晶體管9b和9d串聯(lián)在p溝道晶體管2和n溝道晶體管3之間。電路起到NAND門的作用。當輸入信號CMOS1和CMOS2都為高電平時，輸出信號Vout響應輸入信號Vin。
以上參照說明性的實施例對本發(fā)明作了說明，但本發(fā)明并不限于這些實施例。本技術領域的熟練技術人員在參閱本說明之后，完全有可能提出對本發(fā)明的其它種種實施例。因而期望所附的權利要求將把落入本發(fā)明的實際范圍之內的這種種變化或實施例包括在保護范圍之內。
權利要求
1.一種輸入電路，其特征在于，它包括一個第一導電類型的第一晶體管，其源極連至一第一參考電壓，其柵極連至一輸入信號，該晶體管還有一漏極；相反的導電類型的第二和第三晶體管，它們的源/漏路徑串聯(lián)在所述第一晶體管的漏極和一公共電位之間，它們的柵極連到所述輸入信號；一個倒相器，其輸入連到所述第一晶體管的漏極，并有一個輸出；和一個所述第一導電類型的第四晶體管，其柵極連到所述輸出，其漏極連到所述第二和第三晶體管之間的串接點，其源極連至一第二參考電壓。
2.如權利要求1所述的電路，其特征在于，第一參考電壓和第二參考電壓是相等的。
3.如權利要求1所述的電路，其特征在于，第二參考電壓大于第一參考電壓。
4.如權利要求1所述的電路，其特征在于，第二參考電壓低于第一參考電壓。
5.如權利要求1所述的電路，其特征在于，它還包括一個有相反的導電類型的第一上拉晶體管，其漏極連至一電壓電源，其柵極連到一個電壓基準發(fā)生器電路，其源極連至第一晶體管的源極。
6.如權利要求5所述的電路，其特征在于，它還包括一個第一導電類型的第二上拉晶體管，其源極連到所述電壓電源，其漏極連到所述倒相器的輸入，其柵極連至所述輸出。
7.如權利要求6所述的電路，其特征在于，它還包括邏輯電路，該邏輯電路有一個邏輯輸入，并以這樣一種方式耦接到所述倒相器的輸入，即，該倒相器也響應于該邏輯電路的邏輯輸入的狀態(tài)。
8.如權利要求7所述的電路，其特征在于，所述邏輯電路包括一個第一導電類型的第一邏輯晶體管，其柵極連至所述邏輯輸入，其源/漏路徑串聯(lián)在所述電壓電源和倒相器的輸入之間;和一個第二導電類型的第二邏輯晶體管，其柵極連到所述邏輯輸入，其源/漏路徑串聯(lián)在所述第一晶體管的漏極和公共電位之間。
9.如權利要求7所述的電路，其特征在于，所述邏輯電路包括一個第一導電類型的第一邏輯晶體管，其柵極連到所述邏輯輸入，其源/漏路徑串聯(lián)在所述電壓電源和第一上拉晶體管的漏極之間;和一個第二導電類型的第二邏輯晶體管，其柵極連到所述邏輯輸入，其源/漏路徑串聯(lián)在倒相器的輸入與公共電位之間。
10.如權利要求7所述的電路，其特征在于，所述邏輯電路包括一個第一導電類型的第一邏輯晶體管，其柵極連到所述邏輯輸入，其源/漏路徑串聯(lián)在第一上拉晶體管的源極和第一晶體管的源極之間;和一個第二導電類型的第二邏輯晶體管，其柵極連到所述邏輯輸入，其源/漏路徑串聯(lián)在倒相器的輸入和公共電位之間。
11.一種輸入電路，其特征在于，它包括一個上拉晶體管，其源/漏路徑串聯(lián)在第一參考電壓和一中間輸出節(jié)點之間，其柵極連到一個輸入信號，其源/漏路徑響應處于第一邏輯狀態(tài)的輸入信號而導電;第一和第二上拉晶體管，它們的源/漏路徑串聯(lián)在所述中間輸出節(jié)點和一公共電位之間，它們的柵極連接所述輸入信號，它們的源/漏路徑響應處于第二邏輯狀態(tài)的輸入信號而導電;一個倒相器，其輸入連到所述中間輸出節(jié)點，以產生一個輸出信號;和一個反饋晶體管，其柵極連到所述輸出信號，其源/漏路徑串聯(lián)在一個第二參考電壓和第一及第二下拉晶體管的串接點之間，其源/漏路徑響應所述輸出信號的邏輯狀態(tài)而導電。
12.如權利要求11所述的電路，其特征在于，第一參考電壓和第二參考電壓是相等的。
13.如權利要求11所述的電路，其特征在于，第二參考電壓大于第一參考電壓。
14.如權利要求11所述的電路，其特征在于，第二參考電壓小于第一參考電壓。
15.如權利要求11所述的電路，其特征在于，所述上拉晶體管與第一及第二下拉晶體管的相對大小使得輸出信號當輸入信號在從第二邏輯狀態(tài)變化到第一邏輯狀態(tài)的過程中越過一個第一電壓時響應該輸入信號，開始從第二邏輯狀態(tài)改變到第一邏輯狀態(tài)。
16.如權利要求11所述的電路，其特征在于，第二下拉晶體管和反饋晶體管的相對大小使得輸出信號當輸入信號在從第一邏輯狀態(tài)轉變到第二邏輯狀態(tài)的過程中越過一第二電壓時響應該輸入信號而開始從第一邏輯狀態(tài)改變?yōu)榈诙壿嫚顟B(tài)。
17.如權利要求15所述的電路，其特征在于，第二下拉晶體管與反饋晶體管的相對大小使得輸出信號當輸入信號在從第一邏輯狀態(tài)轉變到第二邏輯狀態(tài)的過程中越過一第二電壓時響應該輸入信號而開始從第一邏輯狀態(tài)轉變到第二邏輯狀態(tài)。
18.如權利要求11所述，其特征在于，它還包括一個第二上拉晶體管，其源/漏路徑串聯(lián)在一電壓電源和所述上拉晶體管的源/漏路徑之間，其柵極連到一個電壓基準發(fā)生器電路，其源/漏路徑始終導通。
19.如權利要求18所述，其特征在于，它還包括一個第三上拉晶體管，其源/漏路徑連在電壓電源和倒相器的輸入之間，其柵極連到所述輸出。
20.一種CMOS輸入緩沖器，其特征在于，它包括一個上拉晶體管，其源/漏路徑串聯(lián)在一個電壓電源和一個第一參考電壓之間，其柵極連到一個參考電壓發(fā)生器電路;一個CMOS倒相器，其p溝道晶體管及n溝道晶體管的源/漏路徑串聯(lián)在第一參考電壓與一個節(jié)點之間，其p溝道晶體管及n溝道晶體管的柵極連至所述輸出信號;一個下拉晶體管，其源/漏路徑串聯(lián)在一公共電位和所述節(jié)點之間;一個倒相器，其輸入連到CMOS倒相器的源/漏路徑，并有一個輸出;一個反饋晶體管，其柵極連至所述輸出，其源/漏路徑串聯(lián)在一第二參考電壓和所述節(jié)點之間。
21.如權利要求20所述的電路，其特征在于，第一參考電壓和第二參考電壓是相等的。
22.如權利要求20所述的電路，其特征在于，第二參考電壓大于第一參考電壓。
23.如權利要求20所述的電路，其特征在于，第二參考電壓小于第一參考電壓。
24.如權利要求20所述的電路，其特征在于，它還包括一個第二上拉晶體管，其源/漏路徑串聯(lián)在所述電壓電源與倒相器的輸入之間，其柵極連到所述輸出。
全文摘要
本發(fā)明揭示了一種用作為帶有延滯的TTL電平CMOS輸入緩沖器的電路。第一導電類型的第一晶體管(2)的源極連到一第一參考電壓。相反導電類型的第二、第三晶體管(3、4)的源漏路徑串聯(lián)在第一晶體管的漏極和一公共電位之間。第一、二、三晶體管的柵極連至一個輸入信號。倒相器(7)將其輸入連至第一晶體管的漏極，并有一輸出。一第一導電類型的第四晶體管(5)的柵極連至該輸出，其漏極連至第二、三晶體管之間串接點，其源極連至一第二參考電壓。
文檔編號G11C7/00GK1054850SQ9011023
公開日1991年9月25日 申請日期1990年12月27日 優(yōu)先權日1989年12月28日
發(fā)明者休·P·麥克亞當斯 申請人:德克薩斯儀器公司