專利名稱:半導體裝置及編程方法
技術領域：
本發(fā)明是有關一種互為共有鄰接的存儲器單元的汲極線與源極線的虛擬接地型半導體裝置及對其參考單元進行編程的方法。
背景技術：
閃存等的非揮發(fā)性半導體裝置，是將被設定成某預定臨限值的參考單元的電流當作參考電流，并于讀出動作時讀出且將存儲器單元的汲極電流與參考單元的參考電流進行比較。根據(jù)所讀出的存儲器單元的汲極電流是否比參考電流大，而進行數(shù)據(jù)″1″或″0″的判定。
又，在從虛擬接地型的陣列存儲器陣列存儲器陣列中的存儲器單元或參考單元讀出數(shù)據(jù)時，對單元的汲極側(cè)施加電壓而源極側(cè)會流入電流作為接地電位Vss。然后，在汲極線的相鄰的位線施加預充電。通過將與汲極線相同的電壓施加在汲極線的相鄰的位線，即可防止電流的泄漏。
然而，在無法將汲極的電壓與預充電電壓形成完全相同，且讀出數(shù)據(jù)的存儲器單元的相鄰的存儲器單元為抹除狀態(tài)時的，就會發(fā)生泄漏電流。當讀出數(shù)據(jù)的存儲器單元的相鄰的存儲器單元被編程時的，就會受到被充電的電荷的影響而不會發(fā)生泄漏電流。亦即，會依聚相鄰的存儲器單元的數(shù)據(jù)，而決定泄漏電流的有無，且對讀出特性帶來影響。
參照第1圖來詳細說明。圖中的存儲器單元，是具有電荷捕獲(charge trapping)層的MONOS(Metal Oxide Nitride Oxide Silicon；金屬氧化氮氧化硅)型的存儲器單元，且通過使電子捕獲(trap)于同層的左右區(qū)域內(nèi)，而可存儲2位信息。白色圈是指未捕獲電子(抹除狀態(tài))的狀態(tài)，黑色圈是指捕獲電子(編程狀態(tài))的狀態(tài)的意。如第1圖(A)所示，當與進行讀出的存儲器單元(第1圖(A)所示的Cell(0))的汲極線側(cè)相鄰接的存儲器單元(第1圖(A)所示的Cell(7))被編程時，因受到編程的電荷的影響電流并不會流入，且不會發(fā)生泄漏電流。然而，如第1圖(B)所示，當在與讀出數(shù)據(jù)的存儲器單元(Cell(0))的汲極線側(cè)相鄰接的存儲器單元(Cell(7))沒有寫入時，就會發(fā)生泄漏電流。第1圖(B)所示的被預充電的位線的相鄰的位線，會變成浮動狀態(tài)，且從被預充電的位線至浮動狀態(tài)的位線會發(fā)生電流泄漏，更使泄漏電流從汲極線流至電壓下降的被預充電的位線上。

發(fā)明內(nèi)容(發(fā)明所欲解決的課題)即使發(fā)生電流泄漏使全部的參考電流讀出時，當發(fā)生同樣的電流泄漏，雖然讀出特性不會變化，然而在參考單元的情況下，會在特定地址的參考單元中發(fā)生泄漏電流。
如第1圖(A)及第1圖(B)所示，核心單元與參考單元會存在于相同的單元陣列的中。如第1圖(A)及第1圖(B)所示參考單元鄰接核心單元而設置時，在與核心單元相鄰接的參考單元中，依據(jù)相鄰的核心單元的編程狀況，而流入或不流入泄漏電流。
本發(fā)明是有鑒于所述問題而研創(chuàng)者，其目的在于提供一種不依據(jù)讀出單元的位置，即可穩(wěn)定供給參考電流的半導體裝置及編程方法。
(解決問題的手段)為了達成目的，本發(fā)明的半導體裝置是具備有核心陣列，其具有多個存儲器單元；參考陣列，其產(chǎn)生用以識別所述存儲器單元的存儲數(shù)據(jù)的參考電流；以及虛設單元陣列，其接近所述參考陣列，且至少一個為可編程。通過接近參考陣列，并配置至少一個被編程的虛設單元，在讀出參考陣列端部的數(shù)據(jù)時就不會發(fā)生電流泄漏。參考陣列的中央側(cè)的單元，由于相鄰的參考單元被編程，所以能防止從全部的參考單元讀出數(shù)據(jù)時發(fā)生電流泄漏。因此，能穩(wěn)定供給參考電流。
于所述半導體裝置中，所述虛設單元陣列是能構(gòu)成連接在所述核心單元陣列與所述參考單元陣列所連接的字線上，且位于所述核心單元陣列與所述參考單元陣列的間。又，所述虛設單元陣列亦能構(gòu)成連接在所述核心單元陣列與所述參考單元陣列所連接的字線，且位于所述核心單元陣列與所述參考單元陣列的間，且所述虛設單元陣列是具有接近所述核心單元陣列的其它可編程的虛設單元。由于包含虛設單元的虛設陣列被配置于核心陣列與參考陣列的間，所以能不依據(jù)記錄于核心陣列內(nèi)的數(shù)據(jù)，而從參考陣列穩(wěn)定取出參考電流。
于所述半導體裝置中，較佳構(gòu)成為，所述核心陣列、所述參考陣列、以及所述虛設單元陣列是相鄰的單元共享位線的虛擬接地型，而可編程的虛設單元的2位中靠近所述參考單元的位是處于編程狀態(tài)。由于參考陣列側(cè)的位被編程，所以在讀出參考陣列端部的參考電流時，能更穩(wěn)定地防止電流泄漏的發(fā)生。
此外于所述半導體裝置中，亦能構(gòu)成具有解碼器，用以產(chǎn)生共同供至所述核心單元陣列、所述參考陣列以及所述虛設單元陣列的譯碼信號。由于能以共享的譯碼信號來選擇核心陣列、參考陣列、以及虛設陣列的單元，所以無需為了設置虛設陣列而重新變更譯碼。
此外于所述半導體裝置中，亦能構(gòu)成還包含有控制電路，用以編程參考單元使其從所述參考單元的兩端開始朝中央前進。由于在參考陣列的端部，具有被編程的虛設單元，所以通過從參考陣列的端部對中心的單元的方向進行編程，即能防止編程時的泄漏電流的發(fā)生。
又，于所述半導體裝置中，亦能構(gòu)成還包含有控制電路，其在抹除所述核心陣列與所述參考陣列的數(shù)據(jù)后，編程所述虛設陣列端部的所述可編程的虛設單元，的后編程所述參考陣列。在編程參考陣列時，由于是在進行虛設單元的編程后才進行參考陣列的編程，所以在進行參考陣列端部的單元的編程時不會發(fā)生電流泄漏。
又所述存儲器單元，是以具有絕緣膜的電荷捕獲層，且通過在電荷捕獲層蓄積電荷以存儲信息為佳。
又所述半導體裝置中，較佳為，接近位于所述參考單元的所述可編程的虛設單元是處于被編程的狀態(tài)。又，所述虛設單元陣列是能構(gòu)成具有其它可編程的虛設單元，而所述參考單元陣列被夾于所述可編程的虛設單元與所述其它可編程的虛設單元的間。并且，所述虛設單元陣列亦能構(gòu)成具有多個可編程的虛設單元，而該多個可編程的虛設單元的中只有接近位于所述參考單元陣列的一個或多個可編程的虛設單元處于被編程的狀態(tài)。
所述構(gòu)成中，較佳為，所述可編程的虛設單元是與所述參考單元陣列相鄰。
又，本發(fā)明的方法，是編程一具有參考單元的參考單元陣列的方法，該參考單元是用以識別存儲器單元的數(shù)據(jù)者，該方法包含有抹除存儲器單元及參考單元的數(shù)據(jù)的步驟、編程一接近位于所述參考陣列的虛設單元陣列的虛設單元的步驟、以及所述編程結(jié)束后編程所述參考陣列的步驟。在編程參考陣列時，由于是在進行虛設單元的編程后才進行參考陣列的編程，所以在編程參考陣列時不會發(fā)生電流泄漏。
所述方法中，編程所述參考單元的步驟，是以從位于參考陣列的兩端的單元開始為佳。由于在參考陣列的端部，具有被編程的虛設單元，所以通過從參考陣列的端部對中心的單元的方向進行編程，即能防止編程時的泄漏電流的發(fā)生。
(發(fā)明效果)本發(fā)明的半導體裝置，不依據(jù)讀出的單元的位置，即可穩(wěn)定供給參考電流。
第1圖(A)及第1圖(B)是說明從參考單元讀出數(shù)據(jù)時所流入的泄漏電流的示意圖。
第2圖是顯示非揮發(fā)性半導體存儲裝置的構(gòu)成的方塊圖。
第3圖是顯示單元陣列的圖。
第4圖是顯示虛設陣列端部的單元被編程的狀態(tài)的圖。
第5圖是顯示對參考陣列部的數(shù)據(jù)寫入順序的圖。
第6圖是顯示從參考陣列部的中心對外側(cè)進行編程時所產(chǎn)生的泄漏電流的圖。
第7圖是顯示數(shù)據(jù)輸出入電路的構(gòu)成的圖。
第8圖是顯示比較參考電流與數(shù)據(jù)的讀出電流的構(gòu)成的圖。
第9圖是顯示核心陣列部、選擇核心陣列部的存儲器單元的解碼器、以及傳送晶體管的構(gòu)成的圖。
第10圖是顯示虛設陣列部、選擇虛設陣列部的虛設單元的解碼器、以及傳送晶體管的構(gòu)成的圖。
第11圖是顯示參考陣列部與虛設陣列部的編程順序的流程圖。
主要組件符號說明1非揮發(fā)性半導體存儲裝置2控制電路3芯片啟動/輸出啟動電路4輸出入緩沖器5單元陣列6列解碼器7行解碼器8地址閂鎖器9行閘電路10數(shù)據(jù)輸出入電路11驅(qū)動控制部20電源供給部21高電壓產(chǎn)生部(第2圖)21寫入/抹除電路(第7圖)22、27級聯(lián)放大器23感測放大器(比較電路)24編程驗證用的外部參考單元25抹除驗證用的外部參考單元26外部參考單元選擇晶體管51核心陣列部52虛設陣列部53參考陣列部A(54)參考陣列B(55)參考陣列61、62存儲器單元91行閘電路92虛設用行閘電路具體實施方式
以下，一面參照附圖一面就實施本發(fā)明用的最佳形態(tài)加以說明。
第2圖是顯示將本發(fā)明適用于非揮發(fā)性半導體存儲裝置的實施例的構(gòu)成。第2圖所示的非揮發(fā)性半導體存儲裝置1，具備有控制電路2、芯片啟動/輸出啟動電路3、輸出入緩沖器4、單元陣列5、列解碼器6、行解碼器7、地址閂鎖器8、行閘電路9、數(shù)據(jù)輸出入電路10、驅(qū)動控制部11、以及電源供給部20。又，電源供給部20具備有高電壓產(chǎn)生部21。
控制電路2，是從外部接受寫入啟動(/WE)或芯片啟動(/CE)等的控制信號、位置信號、以及數(shù)據(jù)信號，且根據(jù)這些信號當作狀態(tài)機(StateMachine)而動作，進而控制非揮發(fā)性半導體存儲裝置1的各部。
輸出入緩沖器4，是從外部接受數(shù)據(jù)，且將該數(shù)據(jù)供至控制電路2及數(shù)據(jù)輸出入電路10。
芯片啟動/輸出啟動電路3，是從裝置外部接受芯片啟動信號(/CE)及輸出啟動信號(/OE)作為控制信號，且控制輸出入緩沖器4及單元陣列5的動作/非動作。
驅(qū)動控制電路11，是在控制電路2的控制下動作，其為了進行數(shù)據(jù)的讀出、寫入、以及抹除等的動作而進行單元陣列5、列解碼器6、以及行解碼器7等的驅(qū)動控制。
數(shù)據(jù)輸出入電路10，是在控制電路2的控制下動作，且對單元陣列5進行數(shù)據(jù)的寫入與讀出。有關數(shù)據(jù)輸出入電路10的詳細說明，將于后述。
列解碼器6，是在數(shù)據(jù)寫入時、抹除時以及讀出時，根據(jù)各自的地址而選擇驅(qū)動復數(shù)條字線WL者，且在該字線驅(qū)動器(未圖標)供給所需要的電壓。
行解碼器7，是以地址閂鎖器8所保持的地址為基礎而控制行閘電路9。通過行閘電路9為行解碼器7所選擇，而選擇數(shù)據(jù)輸出入電路10內(nèi)的所對應的感測放大器，且由感測放大器讀出數(shù)據(jù)。
單元陣列5是虛擬接地型的陣列存儲器陣列，其包含存儲器單元的排列、字線、以及位線等，且在各存儲器單元以逐次2位的方式存儲數(shù)據(jù)。在控制閘與基板的間，形成以氧化膜、氮化膜、氧化膜的順序所疊層的膜，其使電荷捕獲于該氮化膜內(nèi)藉以改變臨限值，并區(qū)別數(shù)據(jù)″0″與″1″。氮化膜等的捕獲層由于是絕緣膜，所以電荷不會移動。通過在捕獲層的兩端蓄積電荷即能在1單元上記錄2位。有時亦將在1單元上記錄2位的方式稱為每單位儲存雙位技術(MirrorBit)方式。又，作為存儲器單元，亦能采用一使用多晶硅層的浮動閘型的單元。該情況，通過改變蓄積于浮動閘內(nèi)的電荷量，而能在1單元上記錄多位信息。
在數(shù)據(jù)讀出時，可在位線上讀出來自經(jīng)活性化后的字線所指定的存儲器單元的數(shù)據(jù)。寫入(以下，稱為編程)或抹除時，將字線及位線設定在相應于各自動作的適當電位上，藉以對存儲器單元實施電荷注入或電荷抽出的動作。
在此，參照第3圖說明單元陣列5的構(gòu)成。如第3圖所示，在單元陣列5內(nèi)，形成有記錄數(shù)據(jù)的核心陣列部51、供給判定讀出后的數(shù)據(jù)值用的參考電流的參考陣列部53、以及虛設陣列部52。參考陣列部53是由記錄1頁(例如8單元)份的數(shù)據(jù)″10″的參考陣列A(亦表記為Ref.A)(54)、及同樣記錄1頁(例如8單元)份的數(shù)據(jù)″01″的參考陣列B(亦表記為Ref.B)(55)所構(gòu)成。如第3圖所示，虛設陣列部52是形成于核心陣列部51與參考陣列部53的間。
第4圖(A)是顯示虛設陣列部52的構(gòu)成。如第4圖(A)所示，虛設陣列部52是由多個(8個)可編程的存儲器單元所構(gòu)成，而虛設陣列部52的兩端部的虛設單元61、62是被編程。通過編程虛設陣列部52的兩端部的虛設單元61、62，而能防止從鄰接該虛設單元61的參考陣列部53的參考單元進行讀出時的泄漏電流的發(fā)生。又，被編程的位，雖以虛設單元61的參考單元側(cè)的位較佳，但亦可僅編程與該參考單元側(cè)的位相反側(cè)的位。當然，若雙方的位被編程則更佳。并且，第4圖(A)所示的虛設陣列部52，雖然其兩端部的虛設單元61、62，即核心陣列部51側(cè)的虛設單元62與參考陣列部53側(cè)的虛設單元61的雙方被編程，但是亦可如第4圖(B)所示僅編程參考陣列部53側(cè)的虛設單元61。
又，在進行參考陣列部53的編程時，如第5圖所示從參考陣列部53的外側(cè)朝中心方向進行編程。如第3圖所示采取在核心陣列部51與參考陣列部53的間，設置被編程的虛設陣列部52的情況下，當從參考陣列部53的中心的單元進行編程時，雖然對中心的參考單元進行編程時，會發(fā)生泄漏電流，但是在對端部的參考單元進行編程時，并不會發(fā)生泄漏電流。例如，在進行第6圖所示的Cell(2)的右側(cè)位的寫入驗證時，是將右側(cè)的位線(3)連接在源極，將左側(cè)的位線(2)連接在汲極，將與汲極線的相鄰的源極線相反側(cè)的位線(1)連接在預充電。此時當Cell(2)的汲極線側(cè)的Cell(1)未被編程時，泄漏電流就會從汲極線(位線(2))流至預充電的位線(1)。同樣地在對第6圖所示的Cell(5)的左側(cè)位進行數(shù)據(jù)的寫入時，由于Cell(5)的汲極線側(cè)的DCell(0)未被編程，所以不會發(fā)生泄漏電流從汲極線(第5圖所示的位線(6))流至預充電狀態(tài)的位線(0)。亦即，當從參考單元的中心朝端部進行編程時，雖然在對無任何寫入的中心單元進行編程時會發(fā)生泄漏電流，但是由于在參考單元的端部設有被編程后的虛設單元61所以不會發(fā)生泄漏電流。為了防止這種在參考單元的中心與端部的泄漏電流的變化，第5圖所示在從參考陣列部53的外側(cè)朝向中心的方向，進行編程。設于參考陣列部53的外側(cè)的虛設陣列部52，如第4圖所示由于端部的虛設單元61必定會被編程，所以通過從外側(cè)朝中心方向進行編程，而能經(jīng)常性防止泄漏電流的發(fā)生。
接著，針對第3圖所示的參考陣列部53加以詳述。參考陣列部53，為了要與核心陣列部51配合寫入、抹除的周期特性，而與核心陣列部51一起進行抹除。的后，在參考陣列A(54)的8單元寫入數(shù)據(jù)″10″，在參考陣列B(55)的8單元寫入數(shù)據(jù)″01″。
在數(shù)據(jù)讀出時，例如當從核心陣列部51的左端選擇第2個位時，參考單元A(54)、B(55)亦分別從左端選擇第2個位。然后，將讀出后的數(shù)據(jù)″10″與數(shù)據(jù)″01″的這兩個參考單元的電流平均化后成為參考電流。
第7圖是顯示數(shù)據(jù)輸出入電路10的詳細的構(gòu)成。如第7圖所示的數(shù)據(jù)輸出入電路10，是具備有寫入/抹除電路21、級聯(lián)放大器(CascodeAmplifier)22、以及感測放大器(比較電路)23。
寫入/抹除電路21是產(chǎn)生寫入脈波及抹除脈波以進行對單元陣列5的數(shù)據(jù)寫入及來自單元陣列5的數(shù)據(jù)抹除。級聯(lián)放大器22是透過行閘電路9而將位線上所讀出的數(shù)據(jù)或參考單元的電流轉(zhuǎn)換成電壓。
感測放大器(比較電路)23是將數(shù)據(jù)讀出時從核心陣列部51所供給的數(shù)據(jù)的電壓，與作為參考單元的電壓的參考電壓做比較，且進行數(shù)據(jù)為0或1的判定。判定結(jié)果是當作讀出數(shù)據(jù)，并透過輸出入緩沖器4供至外部。此外，伴隨編程動作及抹除動作的驗證動作，是通過將從核心陣列部51所供給的數(shù)據(jù)的電壓，與編程驗證用的參考電壓或抹除驗證用參考電壓做比較而進行。編程驗證用的參考電壓，是通過第7圖所示的外部參考單元選擇晶體管26而從編程驗證用的外部參考單元(亦表記為PGM用外部Ref Cell)24讀出。同樣地抹除驗證用的參考電壓，是通過外部參考單元選擇晶體管26而從抹除驗證用的外部參考單元(亦表記為ER用外部Ref Cell)25讀出。通過外部參考單元選擇晶體管26而選擇的參考電流，是通過級聯(lián)放大器27轉(zhuǎn)換成電壓，且供至感測放大器(比較電路)23。感測放大器(比較電路)23，是比較從核心陣列部51所供給的數(shù)據(jù)的電壓與寫入或抹除用的參考電壓。
第8圖是顯示進行從核心陣列部51讀出的數(shù)據(jù)的判定的詳細電路的圖。如上所述在參考陣列部53設有相同數(shù)目的記錄有″10″的數(shù)據(jù)的參考陣列A(54)，及記錄有″01″的數(shù)據(jù)的參考陣列B(55)。在第2圖所示的行閘電路9分別選擇記錄有″10″與″01″的數(shù)據(jù)的參考單元，且從選擇的參考單元流入?yún)⒖茧娏?。級?lián)放大器22，是將這些參考電流的電流值轉(zhuǎn)換成電壓值。在讀出時，使第8圖所示的開關SW1、SW2短路并求出這些電壓值的平均值，且將所求出的平均電壓值輸出至感測放大器(比較電路)23。另一方面，從核心陣列部51的讀出對象的核心單元來看亦從在行閘電路9所選擇的位線中讀出數(shù)據(jù)的電流，且在級聯(lián)放大器22轉(zhuǎn)換成電壓值。感測放大器(比較電路)23，是比較數(shù)據(jù)的電壓值與來自參考單元的平均電壓值并判定數(shù)據(jù)為″0″或″1″。
第9圖是詳細顯示核心陣列部51、選擇核心陣列部51的存儲器單元的行解碼器7、以及行閘電路9的圖。核心陣列部51是具備有復數(shù)條字線WL(第9圖中，為了簡化起見只代表性地顯示一條WL)、復數(shù)條金屬位線MBL、以及設在字線WL與金屬位線MBL的交叉點附近且排列成矩陣狀的存儲器單元MC。存儲器單元MC，是在二條金屬位線MBL的間形成有二個。在成為寫入或讀出的單位的1頁上，設有8個存儲器單元MC(第9圖所示的MC0至MC7)，且能在一個存儲器單元MC上記錄2位。又由于在二條金屬位線的間設有二個存儲器單元MC，所以設有用以將存儲器單元MC連接在二條位線的次位線SBL。次位線SBL是以擴散層所形成，且與金屬位線MBL平行配設，并透過將單元信號當作閘輸入的選擇晶體管(第9圖所示的STr)連接至金屬位線MBL。選擇晶體管，是對應設于頁內(nèi)的各存儲存儲器單元而形成有8個。在1頁內(nèi)，由于形成有存儲器單元MC(0)至MC(7)的8個存儲器單元，所以選擇晶體管亦對應此而形成有STr(0)至STr(7)的8個。該選擇晶體管STr，是周期性地形成在各頁上。核心/參考/虛設用的第1解碼器(行解碼器)71，是產(chǎn)生并輸出用以選擇選擇晶體管STr的單元信號(0)至單元信號(7)。例如，當選擇存儲器單元MC(0)的單元信號SEL(0)被輸入時，各頁的選擇晶體管STr(0)會導通，而各頁的存儲器單元MC(0)會被選擇。另外，第9圖中雖未圖標，但選擇晶體管STr亦形成于參考陣列部53及虛設陣列部52，且能以與核心陣列部51共同的譯碼信號(單元信號(0)至單元信號(7))來選擇相符的存儲器單元MC。
此外，在單元陣列51形成有將被選擇的存儲器單元MC連接在接地線及數(shù)據(jù)線的行閘電路91。通過為了核心/參考用而設的第2解碼器的譯碼信號使其選擇驅(qū)動行閘電路91，且在所選擇的存儲器單元MC的位線MBL與次位線SBL連接數(shù)據(jù)線及接地線中的任一方。又，在與所選擇的存儲器單元MC的數(shù)據(jù)線側(cè)相鄰接的存儲器單元MC的次位線SBL上，連接數(shù)據(jù)P線。在數(shù)據(jù)讀出時，接地線是連接在接地電位Vss，數(shù)據(jù)線是連接在感測放大器23，且供給與從數(shù)據(jù)P線所選擇的存儲器單元MC的汲極電壓(從數(shù)據(jù)線供給的電壓)相等的預充電電壓。又，在編程時，從數(shù)據(jù)線供給編程電壓(高電壓)，而未供給來自數(shù)據(jù)P線的預充電電壓。
第10圖是詳細顯示虛設陣列部52、選擇虛設陣列部52的存儲器單元的行解碼器7、以及行閘電路9的圖。虛設陣列部52是與核心陣列部51、參考陣列部53相同，1頁是由8個存儲器單元MC所構(gòu)成。在虛設陣列部52內(nèi)亦與上述的核心陣列部51、參考陣列部53同樣設有選擇晶體管STr，且通過來自第1解碼器(行解碼器)71的譯碼信號(單元信號)來選擇。亦即，選擇晶體管STr與第1解碼器(行解碼器)71，是在核心陣列部51、參考陣列部53、以及虛設陣列部52共同使用。
又，關于選擇次位線SBL的虛設用行閘電路92，是在核心陣列部51、參考陣列部53、虛設陣列部52上分開形成。亦即，選擇核心陣列部51與參考陣列部53的譯碼信號及選擇虛設陣列部52的譯碼信號是成為不同的信號。此由于虛設陣列部52是僅使核心陣列部51、參考陣列部53的境界部的存儲器單元具有作為編程單元的功能，所以通過與核心陣列部51、參考陣列部53不同的譯碼信號來控制。
參照第11圖所示的流程圖針對參考陣列部53與虛設陣列部52的編程順序加以說明。首先，核心陣列部51的抹除指令是由使用者輸入?？刂齐娐?，是當輸入指令時，控制列解碼器6、行解碼器7、以及數(shù)據(jù)輸出入電路10等的各部，且使的執(zhí)行抹除前的預編程(步驟S1)。所謂預編程，是指對記錄有數(shù)據(jù)1的抹除狀態(tài)的存儲器單元執(zhí)行編程，且對全部的存儲器單元寫入數(shù)據(jù)0的意。該預編程是對核心陣列部51與參考陣列部53進行。
接著，控制電路2，是對核心陣列部51與參考陣列部53成批進行抹除處理。使用第7圖所示的寫入/抹除電路21來對核心陣列部51與參考陣列部53施加抹除脈波，且進行抹除處理(步驟S2)。在抹除后的臨限電壓Vt分布中，在臨限值最高的位的臨限電壓Vt變成抹除驗證位準以下為止前，反復進行抹除脈波的施加與抹除驗證動作。
接著，若能通過抹除驗證動作抹除得比預定的臨限電壓Vt還低，則對核心陣列部51與參考陣列部52進行稍微提高臨限電壓Vt的寫入，并執(zhí)行軟件編程(步驟S3)。通過該軟件寫入使核心陣列部51與參考陣列部53的存儲器單元的臨限電壓一致。
接著，對境界部分的虛設單元進行編程(步驟S4)，然后對16單元的參考單元分別編程預定的數(shù)據(jù)(01)與(10)(步驟S5)。依照以上的處理，結(jié)束核心陣列的抹除處理。
如此，本實施例是通過事先使參考陣列部53的外側(cè)的虛設單元(第4圖(A)所示的虛設單元61)呈已編程的狀態(tài)，在對參考陣列部53進行編程驗證時，其讀出特性不會發(fā)生因存儲存儲器單元不同而不良的情形。此外，亦能防止從參考陣列部53進行數(shù)據(jù)讀出時，發(fā)生讀出特性因存儲存儲器單元不同而不良情形的。
另外，上述的實施例是為本發(fā)明的較佳實施例。但本發(fā)明并非限定于此，在未脫離本發(fā)明的要旨的范圍內(nèi)仍可做各種變化實施。例如，上述的實施例中，雖以非揮發(fā)性半導體存儲裝置為例進行說明，但是即使在搭載有該非揮發(fā)性半導體存儲裝置的半導體裝置中亦可充分適用本發(fā)明。
權利要求
1.一種半導體裝置，具備有核心陣列，其具有多個存儲器單元；參考陣列，其產(chǎn)生用以識別前述存儲器單元的存儲數(shù)據(jù)的參考電流；以及虛設單元陣列，其接近所述參考陣列，且至少一個為可編程。
2.如權利要求
1所述的半導體裝置，其中，所述虛設單元陣列連接在所述核心單元陣列與所述參考單元陣列所連接的字線上，且位于所述核心單元陣列與所述參考單元陣列之間。
3.如權利要求
1所述的半導體裝置，其中所述虛設單元陣列連接在所述核心單元陣列與所述參考單元陣列所連接的字線上，且位于所述核心單元陣列與所述參考單元陣列之間；所述虛設單元陣列具有接近前述核心單元陣列的其他可編程的虛設單元。
4.如權利要求
1至3中任一項所述的半導體裝置，其中，所述核心陣列、所述參考陣列、以及所述虛設單元陣列，是相鄰的單元共用位元線的虛擬接地型，且可編程的虛設單元的2位元中靠近所述參考單元的位元處于編程狀態(tài)。
5.如權利要求
1至4中任一項所述的半導體裝置，其中，更具備有解碼器，用以產(chǎn)生共同供至所述核心單元陣列、所述參考陣列以及所述虛設單元陣列的解碼信號。
6.如權利要求
1至5中任一項所述的半導體裝置，其中，還包含控制電路，用以編程參考單元，使其從所述參考單元的兩端開始而朝中央前進。
7.如權利要求
1至6中任一項所述的半導體裝置，其中，還包含控制電路，在抹除所述核心陣列與所述參考陣列的數(shù)據(jù)后，編程所述虛設陣列端部的所述可編程的虛設單元，之后編程所述參考陣列。
8.如權利要求
1至7中任一項所述的半導體裝置，其中，所述存儲器單元具有絕緣膜的電荷捕獲層，且通過在電荷捕獲層上蓄積電荷以存儲信息。
9.如權利要求
1所述的半導體裝置，其中，接近所述參考單元的所述可編程的虛設單元處于被編程的狀態(tài)。
10.如權利要求
1所述的半導體裝置，其中，所述虛設單元陣列具有其他可編程的虛設單元，且所述參考單元陣列被夾于所述可編程的虛設單元與所述其他可編程的虛設單元之間。
11.如權利要求
1所述的半導體裝置，其中，所述虛設單元陣列具有多個可編程的虛設單元，且該多個可編程的虛設單元中，僅位于接近所述參考單元陣列的一個或多個可編程的虛設單元系處于被編程的狀態(tài)。
12.如權利要求
1至11中任一項所述的半導體裝置，其中，所述可編程的虛設單元與所述參考單元陣列相鄰。
13.一種方法，是編程具有參考單元的參考單元陣列的方法，該參考單元系用以識別存儲器單元的數(shù)據(jù)，該方法具有抹除存儲器單元及參考單元的數(shù)據(jù)的步驟；編程位于接近所述參考陣列的虛設單元陣列的虛設單元的步驟；以及所述編程結(jié)束后編程所述參考陣列的步驟。
14.如權利要求
13所述的方法，其中，編程所述參考單元的步驟，從位于參考陣列兩端的單元開始。
專利摘要
本發(fā)明的半導體裝置，是鄰接參考陣列部53的端部，而配置至少一個被編程的虛設單元。因而，在讀出參考陣列部53的端部數(shù)據(jù)時不會發(fā)生電流泄漏。又，參考陣列部53的中央側(cè)的存儲器單元，由于其相鄰的參考單元被編程，所以在從全部的參考單元讀出數(shù)據(jù)時可防止電流泄漏的發(fā)生。因而，可穩(wěn)定供給參考電流。
文檔編號H01L27/115GK1998052SQ200480043573
公開日2007年7月11日 申請日期2004年5月11日
發(fā)明者木戶一成, 笠靖, 山下実, 栗原和弘, 和田裕昭 申請人:斯班遜有限公司, 斯班遜日本有限公司導出引文BiBTeX, EndNote, RefMan