一種移位寄存器及柵極驅(qū)動裝置制造方法
【專利摘要】本發(fā)明實施例提供了一種移位寄存器及柵極驅(qū)動裝置，用以減小該移位寄存器中的時鐘信號的占空比，從而減緩移動寄存器中的薄膜晶體管閾值電壓的漂移，并且由于簡化了該移位寄存器的電路結(jié)構(gòu)，減少了該移位寄存器所占的空間，從而實現(xiàn)小尺寸的平板顯示器的窄邊框的要求。所述移位寄存器包括：用于將輸入信號電壓提供給上拉節(jié)點的輸入模塊，用于存儲輸入信號電壓和將第一時鐘信號電壓提供給輸出端子的輸出模塊；用于將電平信號電壓提供給上拉節(jié)點的復(fù)位模塊，用于將第二時鐘信號電壓提供給下拉節(jié)點的上拉模塊，用于將電平信號電壓提供給下拉節(jié)點的第一下拉模塊，用于將電平信號電壓提供給上拉節(jié)點和將電平信號電壓提供給輸出端子的第二下拉模塊。
【專利說明】一種移位寄存器及柵極驅(qū)動裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示器制造【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器及柵極驅(qū)動裝置。

【背景技術(shù)】
[0002]平板顯示器，因其具有重量輕，厚度薄以及低功耗等優(yōu)點，被廣泛應(yīng)用于電視、手機、顯示器等電子產(chǎn)品中。平板顯示器包括由多行掃描線(Scan Line)與多列數(shù)據(jù)線(DataLine)交叉構(gòu)成的像素矩陣，該像素矩陣采用逐行掃描的方法，即通過柵級驅(qū)動電路將輸入時鐘信號轉(zhuǎn)換成開啟/關(guān)斷電壓，并順次施加到陣列基板的柵級線上，依次掃描各像素，然后通過數(shù)據(jù)驅(qū)動電路，將輸入的顯示數(shù)據(jù)及時鐘信號定時順序鎖存，并將其轉(zhuǎn)換成模擬信號，然后輸入到基板的數(shù)據(jù)線，并轉(zhuǎn)化為電流以驅(qū)動個像素矩陣。
[0003]柵級驅(qū)動電路即行掃描線的驅(qū)動電路，通常由移位寄存器(Shift Register, SR),將柵極驅(qū)動裝置整合于液晶面板(Gate On Array，GOA)的方法來實現(xiàn)。其中，柵級驅(qū)動電路可以以卷帶式覆晶薄膜封裝(Chip On Film,C0F)或者芯片綁定在玻璃上(Chip On Glass,COG)的封裝方式設(shè)置在陣列基板中，也可以用薄膜晶體管(Thin Film Transistor,TFT)構(gòu)成集成電路單元的方式設(shè)置在陣列基板中。對于平板顯示器，柵極驅(qū)動器的GOA設(shè)計，可以減少一道制作工序，即柵極驅(qū)動1C，因此不但降低了平板顯示器的制作成本，一定程度上還縮短了制作周期。所以近幾年來GOA技術(shù)被廣泛應(yīng)用于平板顯示制造。然而，GOA的使用壽命及其輸出穩(wěn)定性一直是GOA設(shè)計中比較關(guān)注的問題。
[0004]其中，圖1為GOA的最基本單元，該移位寄存器包括四個薄膜晶體管Tl、T2、T3、T4、一個電容、第一時鐘信號CLK、輸入模塊的輸入端INPUT、輸出模塊的輸出端OUTPUT、復(fù)位模塊的輸入端RESET和電平信號的輸入端VSS，該GOA單元在實際應(yīng)用中T2晶體管會因由第一時鐘信號CLK對其產(chǎn)生的耦合電壓的影響，使輸出端OUTPUT端有噪聲產(chǎn)生且不能長期穩(wěn)定工作。
[0005]目前，已經(jīng)有不少GOA方面的專利針對上述問題給出了一些解決方案并能夠基本解決上述問題。其中，圖2為現(xiàn)有的一種移位寄存器單兀的電路結(jié)構(gòu)不意圖，該電路包括十二個非晶硅制作的TFTM1-M6、M7-M13、一個電容Cl、第一時鐘信號CLK、第二時鐘信號CLKB、輸入模塊的輸入端INPUT、輸出模塊的輸出端OUTPUT、復(fù)位模塊的輸入端RESET、電平信號的輸入端VSS以及第一節(jié)點I3U點、第二節(jié)點H)點與第三節(jié)點CN點。雖然相比傳統(tǒng)的GOA基板單元，可減緩百分之五十的TFT的閾值電壓的漂移，并降低整個電路的功耗，但是，附圖2中的電路設(shè)計仍然存在著電路結(jié)構(gòu)比較復(fù)雜等缺陷。
[0006]由于目前小尺寸的平板顯示器普遍存在著窄邊框的要求，因此，圖2中的電路結(jié)構(gòu)需要的空間很大，根本滿足不了目前的窄邊框的要求。另外，圖2設(shè)計的移位寄存器，針對氧化物薄膜晶體管Oxide TFT來說，閾值電壓的移動還是較大。
[0007]綜上所述，現(xiàn)有技術(shù)中的移位寄存器的閾值電壓的漂移仍然較大，且該移位寄存器所占的空間很大無法滿足平板顯示器的窄邊框的要求。


【發(fā)明內(nèi)容】

[0008]本發(fā)明實施例提供了一種移位寄存器及柵極驅(qū)動裝置，用以減小該移位寄存器中的時鐘信號的占空比，從而減緩移動寄存器中的薄膜晶體管閾值電壓的漂移，并且由于簡化了該移位寄存器的電路結(jié)構(gòu)，減少了該移位寄存器所占的空間，從而實現(xiàn)小尺寸的平板顯示器的窄邊框的要求。
[0009]本發(fā)明實施例提供的一種移位寄存器，所述移位寄存器包括:輸入模塊、輸出模塊、復(fù)位模塊、上拉模塊、第一下拉模塊和第二下拉模塊；其中，
[0010]所述輸入模塊，響應(yīng)于輸入信號，用于將輸入信號電壓提供給上拉節(jié)點，其中，所述上拉節(jié)點為所述輸入模塊的輸出節(jié)點；
[0011]所述輸出模塊，用于存儲輸入信號電壓和響應(yīng)于所述上拉節(jié)點的電壓信號，將第一時鐘信號電壓提供給輸出端子；
[0012]所述復(fù)位模塊，響應(yīng)于復(fù)位信號，用于將電平信號電壓提供給所述上拉節(jié)點；
[0013]所述上拉模塊，響應(yīng)于第四時鐘信號，用于將第四時鐘信號電壓提供給下拉節(jié)點，其中，所述下拉節(jié)點為所述上拉模塊的輸出節(jié)點；
[0014]所述第一下拉模塊，響應(yīng)于輸入信號、所述上拉節(jié)點的電壓信號和第二時鐘信號，用于將電平信號電壓提供給所述下拉節(jié)點；
[0015]所述第二下拉模塊，響應(yīng)于所述下拉節(jié)點的電壓信號，用于將電平信號電壓提供給所述上拉節(jié)點，響應(yīng)于所述下拉節(jié)點的電壓信號和第三時鐘信號，將電平信號電壓提供給所述輸出端子。
[0016]通過該移位寄存器采用輸入四個時鐘信號的方式，實現(xiàn)了該移位寄存器中時鐘信號的占空比為百分之二十五，從而減緩該薄膜晶體管閾值電壓的漂移，由于該移位寄存器減少了薄膜晶體管的數(shù)量，簡化了電路結(jié)構(gòu)，從而實現(xiàn)了小尺寸的平板顯示器的窄邊框的要求。
[0017]較佳地，所述輸入模塊包括:
[0018]第一薄膜晶體管，其柵極和源極連接所述輸入模塊的輸入端，漏極連接所述輸入模塊的輸出節(jié)點。
[0019]較佳地，所述輸出模塊包括:
[0020]第二薄膜晶體管，其柵極連接所述上拉節(jié)點，源極連接第一時鐘信號的輸入端，漏極連接所述輸出端子；
[0021]電容，連接于所述上拉節(jié)點和所述輸出端子之間。
[0022]較佳地，所述復(fù)位模塊包括:
[0023]第三薄膜晶體管，其柵極連接復(fù)位模塊輸入端，源極連接所述上拉節(jié)點，漏極連接電平信號的輸入端。
[0024]較佳地，所述上拉模塊包括:
[0025]第四薄膜晶體管，其柵極和源極連接第四時鐘信號的輸入端，漏極連接所述上拉模塊的輸出節(jié)點。
[0026]較佳地，所述第一下拉模塊包括:
[0027]第五薄膜晶體管，其柵極連接所述輸入模塊的輸入端，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端；
[0028]第六薄膜晶體管，其柵極連接所述上拉節(jié)點，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端；
[0029]第七薄膜晶體管，其柵極連接第二時鐘信號的輸入端，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端。
[0030]較佳地，所述第二下拉模塊包括:
[0031]第八薄膜晶體管，其柵極連接所述下拉節(jié)點，源極連接所述上拉節(jié)點，漏極連接電平信號的輸入端；
[0032]第九薄膜晶體管，其柵極連接所述下拉節(jié)點，源極連接所述輸出端子，漏極連接電平信號的輸入端；
[0033]第十薄膜晶體管，其柵極連接第三時鐘信號的輸入端，源極連接所述輸出端子，漏極連接電平信號的輸入端。
[0034]本發(fā)明實施例提供的一種柵極驅(qū)動裝置，該陣列基板柵極驅(qū)動裝置包括級聯(lián)的上述的移位寄存器。
[0035]通過該柵極驅(qū)動裝置中的移位寄存器采用輸入四個時鐘信號的方式，從而實現(xiàn)了該柵極驅(qū)動裝置中的時鐘信號的占空比為百分之二十五，因此減緩了該柵極驅(qū)動裝置中薄膜晶體管的閾值電壓的漂移，由于該移位寄存器減少了薄膜晶體管的數(shù)量，簡化了電路結(jié)構(gòu)，從而實現(xiàn)了小尺寸的平板顯示器的窄邊框的要求。
[0036]較佳地，除第一級移位寄存器的輸入模塊連接啟動信號端以外，每一奇數(shù)級移位寄存器的輸入模塊與上一奇數(shù)級移位寄存器的輸出模塊相連，每一奇數(shù)級移位寄存器的輸出模塊與上一奇數(shù)級移位寄存器的復(fù)位模塊相連、并與下一奇數(shù)級移位寄存器的輸入模塊相連；
[0037]除第二級移位寄存器的輸入模塊連接啟動信號端以外，每一偶數(shù)級移位寄存器的輸入模塊與上一偶數(shù)級移位寄存器的輸出模塊相連，每一偶數(shù)級移位寄存器的輸出模塊分別與上一偶數(shù)級移位寄存器的復(fù)位模塊相連、并與下一偶數(shù)級移位寄存器的輸入模塊相連。

【專利附圖】

【附圖說明】
[0038]圖1為現(xiàn)有的GOA技術(shù)最基本單兀移位寄存器的結(jié)構(gòu)不意圖；
[0039]圖2為現(xiàn)有的由十二個TFT —個電容組成的移位寄存器的結(jié)構(gòu)示意圖；
[0040]圖3為本發(fā)明實施例提供的一種移位寄存器的結(jié)構(gòu)示意圖；
[0041]圖4為本發(fā)明實施例提供的一種柵極驅(qū)動裝置的結(jié)構(gòu)示意圖；
[0042]圖5為本發(fā)明實施例提供的一種移位寄存器的邏輯時序圖。

【具體實施方式】
[0043]本發(fā)明實施例提供了一種移位寄存器及柵極驅(qū)動裝置，用以減小該移位寄存器中的時鐘信號的占空比，從而減緩移動寄存器中的薄膜晶體管閾值電壓的漂移，并且由于簡化了該移位寄存器的電路結(jié)構(gòu)，減少了該移位寄存器所占的空間，從而實現(xiàn)小尺寸的平板顯示器的窄邊框的要求。
[0044]為了使本領(lǐng)域技術(shù)人員能夠更好的理解本發(fā)明的技術(shù)方案，下面將結(jié)合附圖和【具體實施方式】對本發(fā)明移位寄存器及柵極驅(qū)動裝置作進(jìn)一步詳細(xì)描述。
[0045]本發(fā)明實施例提供了一種移位寄存器，該移位寄存器包括:輸入模塊、輸出模塊、復(fù)位模塊、上拉模塊、第一下拉模塊和第二下拉模塊；其中，
[0046]所述輸入模塊，響應(yīng)于輸入信號，用于將輸入信號電壓提供給上拉節(jié)點，其中，所述上拉節(jié)點為所述輸入模塊的輸出節(jié)點；
[0047]所述輸出模塊，用于存儲輸入信號電壓和響應(yīng)于所述上拉節(jié)點的電壓信號，將第一時鐘信號電壓提供給輸出端子；
[0048]所述復(fù)位模塊，響應(yīng)于復(fù)位信號，用于將電平信號電壓提供給所述上拉節(jié)點；
[0049]所述上拉模塊，響應(yīng)于第四時鐘信號，用于將第四時鐘信號電壓提供給下拉節(jié)點，其中，所述下拉節(jié)點為所述上拉模塊的輸出節(jié)點；
[0050]所述第一下拉模塊，響應(yīng)于輸入信號、所述上拉節(jié)點的電壓信號和第二時鐘信號，用于將電平信號電壓提供給所述下拉節(jié)點；
[0051 ] 所述第二下拉模塊，響應(yīng)于所述下拉節(jié)點的電壓信號，用于將電平信號電壓提供給所述上拉節(jié)點，響應(yīng)于所述下拉節(jié)點的電壓信號和第三時鐘信號，將電平信號電壓提供給所述輸出端子。
[0052]本發(fā)明實施例提供了一種柵極驅(qū)動裝置，該陣列基板柵極驅(qū)動裝置包括級聯(lián)的上述的移位寄存器。
[0053]具體地，該柵極驅(qū)動裝置，除第一級移位寄存器子單元的輸入模塊的輸入端連接啟動信號端以外，每一奇數(shù)級移位寄存器的輸入模塊與上一奇數(shù)級移位寄存器的輸出模塊相連，每一奇數(shù)級移位寄存器的輸出模塊與上一奇數(shù)級移位寄存器的復(fù)位模塊相連、并與下一奇數(shù)級移位寄存器的輸入模塊相連；
[0054]除第二級移位寄存器的輸入模塊連接啟動信號端以外，每一偶數(shù)級移位寄存器的輸入模塊與上一偶數(shù)級移位寄存器的輸出模塊相連，每一偶數(shù)級移位寄存器的輸出模塊分別與上一偶數(shù)級移位寄存器的復(fù)位模塊相連、并與下一偶數(shù)級移位寄存器的輸入模塊相連。
[0055]參見圖3，本發(fā)明實施例提供了一種移位寄存器，所述移位寄存器包括:
[0056]輸入模塊301，響應(yīng)于輸入信號INPUT，用于將輸入信號INPUT電壓提供給上拉節(jié)點I3U點，其中，上拉節(jié)點I3U點為所述輸入模塊301的輸出節(jié)點；包括:
[0057]第一薄膜晶體管Tl，其柵極和源極連接所述輸入模塊301的輸入端，漏極連接所述輸入模塊301的輸出節(jié)點I3U點；
[0058]輸出模塊302，用于存儲輸入信號INPUT電壓和響應(yīng)于上拉節(jié)點I3U點的電壓信號，將第一時鐘信號CLKl電壓提供給輸出端子OUTPUT ;包括:
[0059]第二薄膜晶體管T2，其柵極連接上拉節(jié)點PU點，源極連接第一時鐘信號的輸入端CLK1，漏極連接輸出端子OUTPUT ；
[0060]電容C，連接于上拉節(jié)點I3U點和輸出端子OUTPUT之間；
[0061]復(fù)位模塊303，響應(yīng)于復(fù)位信號RESET，用于將電平信號VSS電壓提供給上拉節(jié)點PU點；包括:
[0062]第三薄膜晶體管T3，其柵極連接復(fù)位模塊輸入端，源極連接上拉節(jié)點PU點，漏極連接電平信號的輸入端VSS ；
[0063]上拉模塊304，響應(yīng)于第四時鐘信號CLK4，用于將第四時鐘信號CLK4電壓提供給下拉節(jié)點ro點，其中，下拉節(jié)點ro點為所述上拉模塊304的輸出節(jié)點；包括:
[0064]第四薄膜晶體管T4，其柵極和源極連接第四時鐘信號的輸入端CLK4，漏極連接所述上拉模塊304的輸出節(jié)點ro點；
[0065]第一下拉模塊305，響應(yīng)于輸入信號INPUT、上拉節(jié)點PU點的電壓信號和第二時鐘信號CLK2，用于將電平信號VSS電壓提供給下拉節(jié)點ro點；包括:
[0066]第五薄膜晶體管T5，其柵極連接所述輸入模塊301的輸入端，源極連接下拉節(jié)點PD點，漏極連接電平信號的輸入端VSS ；
[0067]第六薄膜晶體管T6，其柵極連接上拉節(jié)點PU點，源極連接下拉節(jié)點H)點，漏極連接電平信號的輸入端VSS ；
[0068]第七薄膜晶體管T7，其柵極連接第二時鐘信號端CLK2，源極連接下拉節(jié)點H)點，漏極連接電平信號的輸入端VSS ；
[0069]第二下拉模塊306，響應(yīng)于下拉節(jié)點H)點的電壓信號，將電平信號VSS電壓提供給上拉節(jié)點PU點，和響應(yīng)于下拉節(jié)點ro點的電壓信號和第三時鐘信號CLK3，將電平信號VSS電壓提供給輸出端子OUTPUT ;包括:
[0070]第八薄膜晶體管T8，其柵極連接下拉節(jié)點ro點，源極連接上拉節(jié)點I3U點，漏極連接電平信號的輸入端VSS ；
[0071]第九薄膜晶體管T9，其柵極連接下拉節(jié)點ro點，源極連接輸出端子OUTPUT，漏極連接電平信號的輸入端VSS ；
[0072]第十薄膜晶體管T10，其柵極連接第三時鐘信號端CLK3，源極連接輸出端子OUTPUT，漏極連接電平信號的輸入端VSS。
[0073]其中，第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9、第十薄膜晶體管T10，均為N型薄膜晶體管。所述N型薄膜晶體管具有在該薄膜晶體管的柵極輸入高電平信號電壓后導(dǎo)通，柵極輸入低電平信號電壓后斷開的特性，因此本發(fā)明實施例中采用低電平信號VSS來代替電平信號。
[0074]需要說明的是，對于薄膜晶體管來說，源極和漏極并沒有明確的區(qū)別，所以本發(fā)明中所提到的薄膜晶體管的源極可以為該薄膜晶體管的漏極，薄膜晶體管的漏極可以為該薄膜晶體管的源極。
[0075]參見圖4，本發(fā)明實施例提供了一種柵極驅(qū)動裝置，該陣列基板柵極驅(qū)動裝置包括級聯(lián)的上述的移位寄存器。
[0076]其中，移位寄存器的輸入模塊的輸入端為INPUT、輸出模塊的輸出端為OUT、復(fù)位模塊的輸入端為RESET、第一時鐘信號為CLK1、第二時鐘信號為CLK2、第三時鐘信號為CLK3、第四時鐘信號為CLK4、電平信號為VSS、啟動信號為STV以及輸出信號為OUTPUT。
[0077]為能夠更好理解，圖4中展示了柵極驅(qū)動裝置中的一部分；其中，柵極驅(qū)動裝置包括了六個移位寄存器，即第一級移位寄存器SR1、第二級移位寄存器SR2、第三級移位寄存器SR3、第四級移位寄存器SR4、第五級移位寄存器SR5、第六級移位寄存器SR6 ;其中，第一移位寄存器SRl的輸入模塊的輸入端為INPUT1、輸出模塊的輸出端為0UT1、復(fù)位模塊的輸入端為RESETl以及輸出信號為0UTPUT1，第二移位寄存器SR2的輸入模塊的輸入端為INPUT2、輸出模塊的輸出端為0UT2、復(fù)位模塊的輸入端為RESET2以及輸出信號為0UTPUT2，以此類推。
[0078]具體地，該柵極驅(qū)動裝置，除第一級移位寄存器SRl的輸入模塊INPUTl連接啟動信號端STV以外，每一奇數(shù)級移位寄存器的輸入模塊與上一奇數(shù)級移位寄存器的輸出模塊相連，每一奇數(shù)級移位寄存器的輸出模塊分別與上一奇數(shù)級移位寄存器的復(fù)位模塊相連、并與下一奇數(shù)級移位寄存器的輸入模塊相連；也就是說第一級移位寄存器SRl的輸入模塊INPUTl連接啟動信號端STV，第一級移位寄存器SRl的輸出模塊OUTl連接第三級移位寄存器SR3的輸入模塊INPUT3，第一級移位寄存器SRl的復(fù)位模塊RESETl連接第三級移位寄存器SR3的輸出模塊0UT3 ;第三級移位寄存器SR3的輸入模塊INPUT3連接第一級移位寄存器SRl的輸出模塊0UT1，第三級移位寄存器SR3的輸出模塊0UT3連接第五級移位寄存器SR5的輸入模塊INPUT5，第三級移位寄存器SR3的復(fù)位模塊RESET3連接第五級移位寄存器SR5的輸出模塊0UT5 ;以此類推；
[0079]除第二級移位寄存器SR2的輸入模塊INPUT連接啟動信號端STVB以外，每一偶數(shù)級移位寄存器的輸入模塊與上一偶數(shù)級移位寄存器的輸出模塊相連，每一偶數(shù)級移位寄存器的輸出模塊分別與上一偶數(shù)級移位寄存器的復(fù)位模塊相連、并與下一偶數(shù)級移位寄存器的輸入模塊相連；也就是說第二級移位寄存器SR2的輸入模塊INPUT2連接啟動信號端STVB，第二級移位寄存器SR2的輸出模塊0UT2連接第四級移位寄存器SR4的輸入模塊INPUT4，第二級移位寄存器SR2的復(fù)位模塊RESET2連接第四級移位寄存器SR4的輸出模塊0UT4 ;第四級移位寄存器SR4的輸入模塊INPUT4連接第二級移位寄存器SR2的輸出模塊0UT2，第四級移位寄存器SR4的輸出模塊0UT4連接第六級移位寄存器SR6的輸入模塊INPUT6，第四級移位寄存器SR4的復(fù)位模塊RESET4連接第六級移位寄存器SR6的輸出模塊0UT6 ;以此類推。
[0080]參見圖5的控制信號時序圖，展示了從第一階段至第十階段本發(fā)明實施例提供的移位寄存器中控制信號電壓的變化。由于從第一階段至第六階段為本發(fā)明實施例提供的移位寄存器的運作周期，之后將按照此驅(qū)動方法，進(jìn)行下一奇數(shù)級的移位寄存器的運作，下面將介紹第一級移位寄存器的驅(qū)動過程，對第三級移位寄存器的驅(qū)動過程，這里將不贅述:
[0081]第一階段，輸入信號INPUT為高電平、第一時鐘信號CLKl為低電平、第二時鐘信號CLK2為低電平和第三時鐘信號CLK3為低電平、第四時鐘信號CLK4為低電平；
[0082]由于輸入信號INPUT為高電平,第一薄膜晶體管Tl和第五薄膜晶體管T5同時導(dǎo)通；由于第一薄膜晶體管Tl導(dǎo)通，將高電平引入點，從而將第二薄膜晶體管T2導(dǎo)通，又由于第一時鐘信號CLKl為低電平,從而電容C開始充電；由于第五薄膜晶體管T5導(dǎo)通,從而將低電平引入ro點，第八薄膜晶體管T8和第九薄膜晶體管T9將斷開，從而保證了點電壓的穩(wěn)定性，進(jìn)而保證輸出端子OUTPUT的電壓的穩(wěn)定性；由于復(fù)位信號RESET為第三級的輸出端子的信號0UTPUT3，而第三級的輸出端子的信號0UTPUT3為低電平，因此復(fù)位信號RESET為低電平，第三薄膜晶體管T3斷開；由于第二時鐘信號CLK2為低電平，則第七薄膜晶體管T7斷開；由于第三時鐘信號CLK3為低電平，則第十薄膜晶體管TlO斷開；由于第四時鐘信號CLK4為低電平,貝U第四薄膜晶體管T4斷開；此時，由于第一時鐘信號CLKl為低電平，且第二薄膜晶體管T2導(dǎo)通，因此，輸出端子0UTPUT1為低電平；
[0083]第二階段，輸入信號INPUT為低電平、第一時鐘信號CLKl為低電平、第二時鐘信號CLK2為低電平、第三時鐘信號CLK3為低電平、第四時鐘信號CLK4為低電平；
[0084]由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5斷開，由于在第一階段為電容C充電，因此在第二階段發(fā)生自舉效應(yīng)bootstrapping，繼續(xù)提升I3U點電位，使得PU點繼續(xù)高電位，從而將第二薄膜晶體管T2導(dǎo)通；由于第五薄膜晶體管T5斷開，則H)點繼續(xù)保持低電平，因此第八薄膜晶體管T8和第九薄膜晶體管T9繼續(xù)保持?jǐn)嚅_狀態(tài)，從而持續(xù)的保證了 PU點電壓的穩(wěn)定性，進(jìn)而確保了輸出端子OUTPUT的電壓的穩(wěn)定性；由于第三級的輸出端子的信號0UTPUT3仍然為低電平，因此復(fù)位信號RESET為低電平；由于第二時鐘信號CLK2為低電平，則第七薄膜晶體管T7斷開；由于第三時鐘信號CLK3為低電平，則第十薄膜晶體管TlO斷開；由于第四時鐘信號CLK4為低電平，則第四薄膜晶體管T4斷開；此時，由于第一時鐘信號CLKl為低電平且第二薄膜晶體管T2導(dǎo)通，因此輸出端子OUTPUT I為低電平；
[0085]第三階段，輸入信號INPUT為低電平、第一時鐘信號CLKl為高電平、第二時鐘信號CLK2為低電平、第三時鐘信號CLK3為低電平、第四時鐘信號CLK4為低電平；
[0086]由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5斷開；由于在第一階段為電容C充電，因此在第三階段發(fā)生自舉效應(yīng)，繼續(xù)提升PU點電位，使得PU點繼續(xù)高電位，從而將第二薄膜晶體管T2導(dǎo)通；由于第五薄膜晶體管T5斷開，則ro點繼續(xù)保持低電平，因此第八薄膜晶體管T8和第九薄膜晶體管T9繼續(xù)保持?jǐn)嚅_狀態(tài)，從而繼續(xù)保證了 PU點電壓的穩(wěn)定性，進(jìn)而保證輸出端子OUTPUT的電壓的穩(wěn)定性；由于第三級的輸出端子的信號0UTPUT3仍然為低電平，因此復(fù)位信號RESET為低電平；由于第二時鐘信號CLK2為低電平，則第七薄膜晶體管T7斷開；由于第三時鐘信號CLK3為低電平，則第十薄膜晶體管TlO斷開；由于第四時鐘信號CLK4為低電平，則第四薄膜晶體管T4斷開；此時，由于第一時鐘信號CLKl為高電平且第二薄膜晶體管T2導(dǎo)通，因此輸出端子0UTPUT1為高電平；
[0087]第四階段，輸入信號INPUT為低電平、第一時鐘信號CLKl為低電平、第二時鐘信號CLK2為高電平、第三時鐘信號CLK3為低電平、第四時鐘信號CLK4為低電平；
[0088]由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5斷開；由于第三級的輸出端子的信號0UTPUT3仍然為低電平，因此復(fù)位信號RESET為低電平；由于第二時鐘信號CLK2為高電平，則第七薄膜晶體管T7導(dǎo)通，將低電平引入ro點，保證ro點繼續(xù)保持低電平，從而第八薄膜晶體管T8和第九薄膜晶體管T9繼續(xù)保持?jǐn)嚅_狀態(tài)，從而點繼續(xù)保持處于高電平狀態(tài)，將第二薄膜晶體管T2導(dǎo)通；由于第三時鐘信號CLK3為低電平，則第十薄膜晶體管TlO斷開；由于第四時鐘信號CLK4為低電平，則第四薄膜晶體管T4斷開；由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5均斷開；由于第一時鐘信號CLKl為低電平且第二薄膜晶體管T2導(dǎo)通，因此輸出端子0UTPUT1為低電平；
[0089]第五階段，輸入信號INPUT為低電平、第一時鐘信號CLKl為低電平、第二時鐘信號CLK2為低電平、第三時鐘信號CLK3為高電平、第四時鐘信號CLK4為低電平；
[0090]由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5斷開；由于第三級的輸出端子的信號0UTPUT3為高電平，因此復(fù)位信號RESET為高電平，將第三薄膜晶體管T3導(dǎo)通，將低電平引入點，使得PU點放電，第二薄膜晶體管T2和第六薄膜晶體管T6斷開，進(jìn)而H)點繼續(xù)保持低電平，第八薄膜晶體管T8和第九薄膜晶體管T9斷開；由于第二時鐘信號CLK2為低電平，則第七薄膜晶體管T7斷開；由于第三時鐘信號CLK3為高電平，則第十薄膜晶體管TlO導(dǎo)通，從而將低電平引入輸出端子OUTPUT1，使得OUTPUT1放電，；由于第四時鐘信號CLK4為低電平，則第四薄膜晶體管T4斷開；此時，由于第十薄膜晶體管TlO導(dǎo)通，因此輸出端子OUTPUT1為低電平；
[0091]第六階段，輸入信號INPUT為低電平、第一時鐘信號CLKl為低電平、第二時鐘信號CLK2為低電平、第三時鐘信號CLK3為低電平、第四時鐘信號CLK4為高電平；
[0092]由于輸入信號INPUT為低電平，第一薄膜晶體管Tl和第五薄膜晶體管T5斷開；由于第三級的輸出端子的信號0UTPUT3仍然為低電平，因此復(fù)位信號RESET為低電平；由于第二時鐘信號CLK2為低電平，則第七薄膜晶體管T7斷開；由于第三時鐘信號CLK3為低電平，則第十薄膜晶體管TlO斷開；由于第四時鐘信號CLK4為高電平，則第四薄膜晶體管T4導(dǎo)通，將高電平引入ro點，使得ro點處于高電平狀態(tài)，第八薄膜晶體管T8和第九薄膜晶體管T9同時導(dǎo)通，由于第八薄膜晶體管T8導(dǎo)通，將低電平引入點，第二薄膜晶體管T2和第六薄膜晶體管T6斷開；此時，由于第九薄膜晶體管T9導(dǎo)通，因此輸出端子0UTPUT1為低電平；
[0093]具體地，第三階段第一級移位寄存器的輸出端輸出的高電平將作為第三級移位寄存器的輸入信號，因此在第五階段第三級移位寄存器的輸出端輸出的高電平將作為第一級移位寄存器的復(fù)位信號。
[0094]由于偶數(shù)級移位寄存器的驅(qū)動過程與奇數(shù)級移位寄存器的驅(qū)動過程相同，此處不再贅述。
[0095]此外，第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9、第十薄膜晶體管T10，也可以為P型薄膜晶體管。所述P型薄膜晶體管具有在該薄膜晶體管的柵極輸入低電平信號電壓后導(dǎo)通，柵極輸入高電平信號電壓后斷開的特性，此時，可向電平信號VSS中輸入高電壓，并相應(yīng)改變本發(fā)明實施例中的電路結(jié)構(gòu)。
[0096]因此，本發(fā)明并不局限于實施例中的電路結(jié)構(gòu)，還可采用其它能夠?qū)崿F(xiàn)同樣功能的其它電路結(jié)構(gòu)。
[0097]由此可知，通過該移位寄存器采用輸入四個時鐘信號的方式，實現(xiàn)了該移位寄存器中時鐘信號的占空比為百分之二十五，從而減緩該薄膜晶體管閾值電壓的漂移，而且在輸出行沒有輸出時，依次為第二時鐘信號端、第三時鐘信號端、第四時鐘信號端輸入高電平，實現(xiàn)了對輸出端子OUTPUT的放電，也就是說，當(dāng)?shù)诙r鐘信號CLK2為高電平時，第七薄膜晶體管T7導(dǎo)通，保持H)點低電平，保持第八薄膜晶體管T8和第九薄膜晶體管T9斷開，使得PU點繼續(xù)保持高電平，從而將第五薄膜晶體管T5導(dǎo)通，由于此時第一時鐘信號CLKl為低電平，進(jìn)而實現(xiàn)了輸出端子OUTPUT的放電；當(dāng)?shù)谌龝r鐘信號CLK3為高電平時，第十薄膜晶體管TlO導(dǎo)通，由于第五階段點為低電平，第二薄膜晶體管T2斷開，由于此時第十薄膜晶體管T10導(dǎo)通，進(jìn)而實現(xiàn)了輸出端子OUTPUT的放電；當(dāng)?shù)谒臅r鐘信號CLK4為高電平時，第四薄膜晶體管T4導(dǎo)通，ro點為高電平，第九薄膜晶體管T9導(dǎo)通，由于第六階段點為低電平，第二薄膜晶體管T2斷開，由于此時第九薄膜晶體管T9導(dǎo)通，進(jìn)而實現(xiàn)了輸出端子OUTPUT的放電，對輸出端子OUTPUT的放電不僅保證了輸出信號包含有較低的噪音，同時也增加了薄膜晶體管的使用壽命。
[0098]綜上所述，本發(fā)明提供了一種移位寄存器及柵極驅(qū)動裝置，通過奇偶交叉驅(qū)動的柵極驅(qū)動裝置采用輸入四個時鐘信號的方式，實現(xiàn)了該移位寄存器中時鐘信號的占空比為百分之二十五，從而減緩該薄膜晶體管閾值電壓的漂移，由于該移位寄存器減少了薄膜晶體管的數(shù)量，簡化了電路結(jié)構(gòu)，從而實現(xiàn)了小尺寸的平板顯示器的窄邊框的要求，通過該移位寄存器中上拉節(jié)點的電壓保持穩(wěn)定，從而保證了輸出信號的穩(wěn)定性。
[0099]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種移位寄存器，其特征在于，所述移位寄存器包括:輸入模塊、輸出模塊、復(fù)位模塊、上拉模塊、第一下拉模塊和第二下拉模塊；其中， 所述輸入模塊，響應(yīng)于輸入信號，用于將輸入信號電壓提供給上拉節(jié)點，其中，所述上拉節(jié)點為所述輸入模塊的輸出節(jié)點； 所述輸出模塊，用于存儲輸入信號電壓和響應(yīng)于所述上拉節(jié)點的電壓信號，將第一時鐘信號電壓提供給輸出端子； 所述復(fù)位模塊，響應(yīng)于復(fù)位信號，用于將電平信號電壓提供給所述上拉節(jié)點； 所述上拉模塊，響應(yīng)于第四時鐘信號，用于將第四時鐘信號電壓提供給下拉節(jié)點，其中，所述下拉節(jié)點為所述上拉模塊的輸出節(jié)點； 所述第一下拉模塊，響應(yīng)于輸入信號、所述上拉節(jié)點的電壓信號和第二時鐘信號，用于將電平信號電壓提供給所述下拉節(jié)點； 所述第二下拉模塊，響應(yīng)于所述下拉節(jié)點的電壓信號，用于將電平信號電壓提供給所述上拉節(jié)點，響應(yīng)于所述下拉節(jié)點的電壓信號和第三時鐘信號，將電平信號電壓提供給所述輸出端子。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述輸入模塊包括: 第一薄膜晶體管，其柵極和源極連接所述輸入模塊的輸入端，漏極連接所述輸入模塊的輸出節(jié)點。
3.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述輸出模塊包括: 第二薄膜晶體管，其柵極連接所述上拉節(jié)點，源極連接第一時鐘信號的輸入端，漏極連接所述輸出端子； 電容，連接于所述上拉節(jié)點和所述輸出端子之間。
4.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述復(fù)位模塊包括: 第三薄膜晶體管，其柵極連接復(fù)位模塊輸入端，源極連接所述上拉節(jié)點，漏極連接電平信號的輸入端。
5.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述上拉模塊包括: 第四薄膜晶體管，其柵極和源極連接第四時鐘信號的輸入端，漏極連接所述上拉模塊的輸出節(jié)點。
6.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第一下拉模塊包括: 第五薄膜晶體管，其柵極連接所述輸入模塊的輸入端，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端； 第六薄膜晶體管，其柵極連接所述上拉節(jié)點，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端； 第七薄膜晶體管，其柵極連接第二時鐘信號的輸入端，源極連接所述下拉節(jié)點，漏極連接電平信號的輸入端。
7.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述第二下拉模塊包括: 第八薄膜晶體管，其柵極連接所述下拉節(jié)點，源極連接所述上拉節(jié)點，漏極連接電平信號的輸入端； 第九薄膜晶體管，其柵極連接所述下拉節(jié)點，源極連接所述輸出端子，漏極連接電平信號的輸入端； 第十薄膜晶體管，其柵極連接第三時鐘信號的輸入端，源極連接所述輸出端子，漏極連接電平信號的輸入端。
8.一種柵極驅(qū)動裝置，其特征在于，該陣列基板柵極驅(qū)動裝置包括級聯(lián)的如權(quán)利要求1?7任一權(quán)項所述的移位寄存器。
9.根據(jù)權(quán)利要求8所述的柵極驅(qū)動裝置，其特征在于，除第一級移位寄存器的輸入模塊連接啟動信號端以外，每一奇數(shù)級移位寄存器的輸入模塊與上一奇數(shù)級移位寄存器的輸出模塊相連，每一奇數(shù)級移位寄存器的輸出模塊與上一奇數(shù)級移位寄存器的復(fù)位模塊相連、并與下一奇數(shù)級移位寄存器的輸入模塊相連； 除第二級移位寄存器的輸入模塊連接啟動信號端以外，每一偶數(shù)級移位寄存器的輸入模塊與上一偶數(shù)級移位寄存器的輸出模塊相連，每一偶數(shù)級移位寄存器的輸出模塊分別與上一偶數(shù)級移位寄存器的復(fù)位模塊相連、并與下一偶數(shù)級移位寄存器的輸入模塊相連。
【文檔編號】G11C19/28GK104332181SQ201410614091
【公開日】2015年2月4日 申請日期:2014年11月3日 優(yōu)先權(quán)日:2014年11月3日
【發(fā)明者】谷曉芳 申請人:合肥鑫晟光電科技有限公司, 京東方科技集團(tuán)股份有限公司