具有疊置的上拉裝置的存儲器元件的制作方法
【專利摘要】提供具有存儲器單元的集成電路。存儲器單元可包括第一和第二交叉耦合反相電路，該反相電路被配置為存儲單個數(shù)據(jù)比特。第一反相電路可具有作為存儲器單元的第一數(shù)據(jù)存儲節(jié)點的輸出端，而第二反相電路可具有作為存儲器單元的第二數(shù)據(jù)存儲節(jié)點的輸出端。存取晶體管可耦合在第一和第二數(shù)據(jù)存儲節(jié)點與相應(yīng)的數(shù)據(jù)線之間。第一和第二反相電路中的每一個可具有串聯(lián)疊置的下拉晶體管和至少兩個上拉晶體管。下拉晶體管可具有本體端子，其反向偏置，以幫助減小通過第一和第二反相電路的泄漏電流。通過利用較窄的兩柵極配置或較寬的四柵極配置可形成存儲器單元。
【專利說明】具有疊置的上拉裝置的存儲器元件
[0001]本申請要求2012年12月14日提交的美國專利申請?zhí)?3/715442的優(yōu)先權(quán)，其通過引用全部并入本文。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及具有存儲器的集成電路，更具體地，涉及易失性存儲器元件(memoryelement)。
【背景技術(shù)】
[0003]集成電路通常包含易失性存儲器元件。易失性存儲器元件僅在集成電路上電時保存數(shù)據(jù)。在掉電情況下，易失性存儲器元件中的數(shù)據(jù)丟失。盡管非易失性存儲器元件，如基于電可擦除可編程只讀存儲器技術(shù)的存儲器元件不會以這種方式丟失數(shù)據(jù)，但將非易失性存儲器元件制成給定集成電路的一部分通常是不希望的或者是不可能的。
[0004]因此，通常使用易失性存儲器元件。例如，包含SRAM單元(cell)的靜態(tài)隨機存取存儲器(SRAM)芯片，其為易失性存儲器元件的一種。在可編程邏輯器件的集成電路中，SRAM單元可作為配置隨機存取存儲器(CRAM)單元?？删幊踢壿嬈骷且环N類型的集成電路，其能夠由用戶編程，以實現(xiàn)所需的定制邏輯功能。CRAM單元用于存儲用戶提供的配置數(shù)據(jù)。一旦被加載，CRAM單元將控制信號提供給晶體管以配置晶體管從而實現(xiàn)所需邏輯功倉泛。
[0005]易失性存儲器元件，如SRAM和CRAM單元，通?；诮徊骜詈系姆聪嗥?鎖存器)。在每個存儲器單元中，交叉稱合的反相器連接到地址晶體管(address transistor),當(dāng)數(shù)據(jù)從存儲器元件讀出或?qū)懭氪鎯ζ髟r，該地址晶體管導(dǎo)通。當(dāng)沒有數(shù)據(jù)從存儲器元件讀出或?qū)懭氪鎯ζ髟r，地址晶體管截止，從而隔離該存儲器元件。交叉耦合的反相器和地址晶體管能夠由互補的金屬氧化物半導(dǎo)體(CMOS)晶體管形成，例如，η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管和P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。
[0006]隨著半導(dǎo)體技術(shù)向更小的尺寸發(fā)展，可使用更低的電源電壓為集成電路供電。更低的電源電壓和更小的器件會導(dǎo)致易失性存儲器元件具有減小的讀寫裕量(margin)。這能夠?qū)υO(shè)備的可靠運行帶來挑戰(zhàn)。

【發(fā)明內(nèi)容】

[0007]提供具有存儲器單元的集成電路。集成電路可包括控制存儲器單元陣列的控制電路?？刂齐娐房砂ǖ碾娐防鐚ぶ冯娐?、數(shù)據(jù)寄存器電路和讀/寫電路。
[0008]存儲器單元陣列可包括以行和列排列的存儲器單元組。每個存儲器單元可具有雙穩(wěn)態(tài)存儲部分，其至少包括第一交叉耦合反相電路和第二交叉耦合反相電路。每個反相電路可包括多個串聯(lián)耦合在第一電源線和第二電源線之間的多個疊置的上拉晶體管(例如，P溝道晶體管)和下拉晶體管(例如，η溝道晶體管)。第一反相電路中的上拉晶體管和下拉晶體管可具有相互短路的柵極端子以作為第一反相電路的輸入端，而第二反相電路中的上拉晶體管和下拉晶體管可具有相互短路的柵極端子以作為第二反相電路的輸入端。下拉晶體管可具有本體端子，其接收將下拉晶體管本體端子反向偏置的電壓，從而減少通過第一反相電路和第二反相電路的泄漏電流。
[0009]第一反相電路可具有輸出端，其耦合到第二反相電路的輸入端，并作為存儲器單元的第一數(shù)據(jù)存儲節(jié)點。第二反相電路可具有輸出端，其耦合到第一反相電路的輸入端，并作為存儲器單元的第二數(shù)據(jù)存儲節(jié)點。存取晶體管(有時稱為傳輸門，pass gate)可耦合到第一數(shù)據(jù)存儲節(jié)點和第二數(shù)據(jù)存儲節(jié)點并可用于將數(shù)據(jù)載入存儲器單元以及從存儲器單元中讀取數(shù)據(jù)。
[0010]使用這種設(shè)置形成的存儲器元件可表現(xiàn)出軟錯誤翻轉(zhuǎn)(SEU)抗干擾性(immunity)。例如,考慮以下情況,第一數(shù)據(jù)存儲節(jié)點接收隨機福射照射,其在第一數(shù)據(jù)存儲節(jié)點處引起臨時電壓擾動。第二反相電路中的上拉晶體管可在其柵極端子接收該臨時電壓擾動。
[0011]響應(yīng)于接收所述輻射照射，通過將第一數(shù)據(jù)存儲節(jié)點充電至正電源電平而消除該臨時電壓擾動，第一反相電路中的上拉晶體管可恢復(fù)第一數(shù)據(jù)存儲節(jié)點至其原始電平。第二反相電路中的下拉晶體管還可用于將第二數(shù)據(jù)存儲節(jié)點保持低電壓電平。以這種方式操作，存儲器元件能夠從隨機SEU事件成功地恢復(fù)。
[0012]利用兩柵極配置或四柵極配置(舉例而言)能夠形成存儲器元件。在兩柵極配置中，每個反相電路中的疊置的上拉晶體管共享相同的柵極結(jié)構(gòu)并串行耦合。在四柵極配置中，每個反相電路中的疊置的上拉晶體管共享公共源極-漏極區(qū)域，而下拉晶體管共享公共源極區(qū)域，該源極區(qū)域被配置以接收地電源電壓。
[0013]本發(fā)明的進一步的特征、本質(zhì)和各種優(yōu)點從附圖和如下詳細(xì)描述中將變得更加顯而易見。
【專利附圖】

【附圖說明】
[0014]圖1為根據(jù)本發(fā)明實施例的說明性存儲器單元陣列的示圖。
[0015]圖2為根據(jù)本發(fā)明實施例的具有疊置的上拉晶體管的說明性存儲器單元的示圖。
[0016]圖3為根據(jù)本發(fā)明實施例的靜態(tài)(讀)噪聲裕量與傳輸門尺寸的曲線圖。
[0017]圖4為根據(jù)本發(fā)明實施例的寫入噪聲裕量傳輸門尺寸的曲線圖。
[0018]圖5為根據(jù)本發(fā)明實施例的單元泄漏與電源電電平的曲線圖。
[0019]圖6為根據(jù)本發(fā)明實施例的利用兩柵極配置實現(xiàn)的說明性存儲器單元的頂視布局圖。
[0020]圖7為根據(jù)本發(fā)明的實施例示出圖6所示的鄰近類型的存儲器單元如何能夠被鏡像的示圖。
[0021]圖8為根據(jù)本發(fā)明實施例的利用四柵極配置實現(xiàn)的說明性存儲器單元的頂視布局圖。
[0022]圖9為根據(jù)本發(fā)明實施例示出圖8所示的鄰近類型的存儲器單元如何能夠被鏡像的示圖。
[0023]圖10為根據(jù)本發(fā)明的實施例的說明性步驟的流程圖，其示出具有疊置的上拉晶體管的存儲器單元如何操作以表現(xiàn)出軟錯誤翻轉(zhuǎn)抗干擾性?！揪唧w實施方式】
[0024]本文涉及集成電路存儲器元件，其表現(xiàn)出改進的讀/寫裕量并對軟錯誤翻轉(zhuǎn)事件具有抗性。存儲器元件，有時稱為存儲器單元，可包含任意合適數(shù)量的晶體管。存儲器元件能夠用于使用存儲器的任意合適的集成電路中。這些集成電路可以是存儲器芯片、具有存儲器陣列的數(shù)字信號處理電路、微處理器，具有存儲器陣列的專用集成電路、可編程集成電路，如在其中存儲器單元用于配置存儲器的可編程邏輯器件集成電路，或任意其他合適的集成電路。
[0025]在集成電路中，例如在存儲器芯片或在其中需要存儲器來存儲處理數(shù)據(jù)的其他電路中，存儲器元件能夠用于執(zhí)行靜態(tài)隨機存取存儲器(RAM)單元的功能，其有時被稱為SRAM單元。在可編程邏輯器件集成電路的環(huán)境下，存儲器元件能用于存儲配置數(shù)據(jù)，因此有時在該環(huán)境中被稱為配置隨機存取存儲器(CRAM)單元。
[0026]圖1示出了一種集成電路，其可包括存儲器元件(單元)18陣列。任意合適的存儲器陣列結(jié)構(gòu)可用于存儲器單元18。一種合適的布局如圖1所示。在圖1的說明性陣列中，只有三行三列存儲器單元18，但一般而言，存儲器陣列17中可具有數(shù)以百計或千計的行和列。陣列17可為給定設(shè)備10上的若干陣列之一、可以是較大陣列的部分的子陣列或可為任意其他合適的存儲器單元18的組。
[0027]每個存儲器元件18可由若干配置為形成雙穩(wěn)態(tài)電路(即，鎖存器型電路)的晶體管組成。雙穩(wěn)態(tài)電路元件中的原碼和補碼數(shù)據(jù)存儲節(jié)點能夠存儲對應(yīng)的原碼和補碼版本的數(shù)據(jù)比特。
[0028]雙穩(wěn)態(tài)電路元件可基于任意合適數(shù)量的晶體管。例如，每個存儲器元件的雙穩(wěn)態(tài)部分可由交叉耦合反相器、多個類反相器電路組(例如，在提供對軟錯誤翻轉(zhuǎn)事件有增強的抗干擾性的分布式配置中，等)形成。本文描述的有時由交叉耦合反相對形成的具有雙穩(wěn)態(tài)元件的配置作為一個示例。然而，這僅僅是說明性的。存儲器元件18可通過利用任意合適的存儲器單元體系結(jié)構(gòu)來形成。
[0029]每個存儲器元件可在相應(yīng)的輸出路徑19上提供相應(yīng)的輸出信號OUT。在CRAM陣列中，每個信號OUT為靜態(tài)輸出控制信號，其可通過相應(yīng)的路徑26來傳送，并可用于配置相應(yīng)的晶體管如晶體管24或相關(guān)的可編程邏輯電路中的其他電路元件。
[0030]集成電路10可具有控制電路12以將信號提供給存儲器陣列17。控制電路12可利用引腳14接收來自外部源的電源電壓、數(shù)據(jù)和其他信號以及利用路徑如路徑16接收來自內(nèi)部源的電源電壓、數(shù)據(jù)和其他信號。控制電路12可包括電路，如尋址電路、數(shù)據(jù)寄存器電路、寫電路、讀電路等?？刂齐娐?2可使用引腳14提供的電源電壓，以在路徑如路徑20和22上產(chǎn)生所需的時變固定信號。
[0031 ] 一般地，可以有任意合適數(shù)量的導(dǎo)線與路徑20和22相關(guān)聯(lián)。例如，在路徑20的各個中(舉例而言)，陣列17的每行可具有相關(guān)的地址線(例如，原碼地址線和補碼地址線)以及相關(guān)的讀/寫使能線。陣列17的每列可具有相應(yīng)的路徑20，其包括數(shù)據(jù)線(例如，原碼數(shù)據(jù)線和補碼數(shù)據(jù)線)。清零信號可經(jīng)公共清零線被同時路由至陣列17中的所有單元。清零線可以垂直取向以使路徑22的每個中有一條清零線支路可水平取向，從而路徑20的每個中有一條清零線支路。清零線不是必需的。[0032]在這種全局方式中電源還能夠是分布式的。例如，正電源電壓Vcc可利用公共的水平或垂直導(dǎo)體的模式，并行地給每個單元18供電。接地電壓Vss可類似地利用公共的水平或垂直線的模式并行地給單元18供電?？刂凭€如地址線和數(shù)據(jù)線一般相互正交(例如，地址線為垂直的而數(shù)據(jù)線為水平的，反之亦然)。
[0033]術(shù)語“行”和“列”僅表示指代存儲器陣列17中的單元18的具體組的一種方式，有時可互換使用。如果需要，其它類型的線路也可用于路徑20和22中。例如，可使用不同數(shù)量的電源信號、數(shù)據(jù)信號和地址信號。
[0034]提供至存儲器元件18的信號有時可統(tǒng)稱為控制信號。在特定環(huán)境下，這些信號中的一些信號可被稱為電源信號、清零信號、數(shù)據(jù)信號、地址信號等。這些不同的信號類型并不相互排斥。例如，陣列17的清零信號可作為一種控制(地址)信號，其能夠用于清零陣列17。該清零信號還可通過為單元18中的類反相器電路供電而作為一種電源信號。類似地，因為清零操作用以將存儲器單元18設(shè)置為邏輯零，清零信號可作為一種數(shù)據(jù)信號。
[0035]正電源電壓Vcc可通過正電源線提供。接地電壓Vss可通過接地電源線提供。任意合適的值可用于正電源電壓Vcc和接地電壓Vss。例如，正電源電壓Vcc可為1.2伏特、
1.1伏特、1.0伏特、0.9伏特、0.8伏特、小于0.8伏特，或其他任意合適的電壓。接地電壓Vss可為零伏特(舉例而言)。在一般配置中，電源電壓Vcc可為1.0伏特，Vss可為零伏特，而地址、數(shù)據(jù)和清零信號的信號電平可在從零伏特(低電平時)到1.0伏特(高電平時)的范圍內(nèi)取值。也可使用這種配置，其中，Vcc作為時間的函數(shù)而變化，Vss小于零伏特，并且控制信號過激勵(overdriven)(即,其中的控制信號具有大于Vcc-Vss的信號強度)。
[0036]圖2的電路示圖示出了存儲器單元18的一種合適的配置，該存儲器單元18具有改進的噪聲裕量和對軟錯誤翻轉(zhuǎn)的抗干擾性。改進的單元性能可通過在上拉電流路徑中疊置晶體管來進一步弱化單元上拉驅(qū)動強度來提供。
[0037]如圖2所示，單元18的存儲部分可包括交叉耦合的反相電路，如電路INVl和INV2，其中的每一個具有輸入端和輸出端。具體地，電路INVl的輸入端可耦合到電路INV2的輸出端，而INV2的輸入端可耦合到電路INVl的輸出端。電路INVl的輸出端可作為單元18的第一內(nèi)部數(shù)據(jù)存儲節(jié)點XI，而電路INV2的輸出端可作為單元18的第二內(nèi)部數(shù)據(jù)存儲節(jié)點X2。以這種方式配置的單元18的存儲部分可用于存儲單個數(shù)據(jù)比特(例如，數(shù)據(jù)存儲節(jié)點Xl和X2可分別存儲單個數(shù)據(jù)比特的原碼和補碼版本)。作為一個實例，存儲高速數(shù)據(jù)比特的單元18可具有分別被驅(qū)動至“O”和“I”的數(shù)據(jù)存儲節(jié)點Xl和X2。作為另一示例，存儲低速數(shù)據(jù)比特的單元18可具有分別被驅(qū)動至“I”和“O”的數(shù)據(jù)存儲節(jié)點Xl和X2。
[0038]電路INVl可包括η溝道晶體管NI和ρ溝道晶體管Pll和Ρ12，它們串聯(lián)耦合在正電源線100 (例如，在其上提供正電源電壓Vcc的電源線)和接地電源線102 (例如，在其上提供接地電源電壓Vss的電源線)之間。具體地，晶體管NI可具有耦合到第一數(shù)據(jù)存儲節(jié)點Xl的第一源極-漏極端子、耦合到接地電源線102的第二源極-漏極端子和被短接至電路INVl的輸入端的柵極端子。晶體管Pll和Ρ12可通過其源極-漏極端子(例如，經(jīng)由中間串聯(lián)連接節(jié)點Yl)而串聯(lián)耦合于正電源線100和第一數(shù)據(jù)存儲節(jié)點Xl之間并可具有短接至電路INVl的輸入端的柵極。
[0039]類似地，電路INV2可包括串聯(lián)耦合在電源線100和102之間的η溝道晶體管Ν2和P溝道晶體管Ρ21和Ρ22。具體地，晶體管Ν2可具有耦合到第二數(shù)據(jù)存儲節(jié)點Χ2的第一源極-漏極端子、耦合到接地電源線102的第二源極-漏極端子和被短接到電路INV2的輸入端的柵極端子。晶體管P21和P22可通過其源極-漏極端子(例如，通過中間串聯(lián)連接節(jié)點Y2)串聯(lián)耦合在正電源線100和第二數(shù)據(jù)存儲節(jié)點X2之間并可具有短接至電路INV2的輸入端的柵極。
[0040]下拉電流路徑中的N溝道晶體管NI和N2有時可被稱為存儲器下拉裝置，而上拉電流路徑中的P溝道晶體管P11、P12、P21和P22有時可被稱為存儲器上拉裝置。將上拉電流路徑中的P溝道晶體管串聯(lián)耦合可被稱為“疊置”上拉晶體管(例如，晶體管Pll和P12可被統(tǒng)稱為第一組疊置的上拉晶體管，而晶體管P21和P22可被統(tǒng)稱為第二組疊置的上拉晶體管)。η溝道晶體管可為η溝道金屬氧化物半導(dǎo)體(NMOS)器件，而ρ溝道晶體管可為P溝道金屬氧化物半導(dǎo)體(PMOS)器件(舉例而言)。如果需要，兩個以上的P溝道晶體管可疊置在存儲器單元18的存儲部分中的上拉電流路徑中。如果需要，兩個以上的反相電路可用在存儲器單元18中(例如，存儲器單元18可由至少三個交叉耦合的反相電路、至少四個交叉耦合的反相電路、至少五個交叉耦合的反相電路等組成)，其中反相電路中的每個具有疊置的上拉晶體管。
[0041]如圖2所示，存儲器單元18的存儲部分中的每個η溝道晶體管可具有本體端子，其耦合到線108。線108可被驅(qū)動至本體偏置電壓Vssbb (例如，線108可由偏置信號控制)。將下拉晶體管(即，晶體管NI和Ν2)置于反向本體偏壓一般可減少流經(jīng)這些晶體管的泄漏電流(例如，通過驅(qū)動本體偏置電壓Vssbb至-0.2V、-0.3V等)。上拉晶體管(即，晶體管P11、P12、P21和P22)可具有本體端子，該本體端子耦合到所述晶體管的源極端子或耦合到正電源線100。如果需要，上拉晶體管可提供所需的正向本體偏壓或反向本體偏壓以減少泄漏或優(yōu)化性能。
[0042]存儲器單元18的存儲部分可耦合到存取晶體管(有時被稱為存儲器地址晶體管或存儲器“傳輸門”晶體管)如晶體管PGl和PG2以執(zhí)行讀寫操作。在圖2示例中，存取晶體管PGl可耦合在第一數(shù)據(jù)線(例如，原碼數(shù)據(jù)信號DL在其上傳輸?shù)脑a數(shù)據(jù)線)和第一數(shù)據(jù)存儲節(jié)點Xl之間，而存取晶體管PG2可耦合在第二數(shù)據(jù)線(例如，補碼數(shù)據(jù)信號DLB在其上傳輸?shù)难a碼數(shù)據(jù)線)和第二數(shù)據(jù)存儲節(jié)點X2之間。晶體管PGl和PG2中的每個可具有耦合到地址線的柵極，地址信號ADDR在該地址線上被傳輸。
[0043]在正常操作期間，原碼和補碼數(shù)據(jù)線可以名義上被驅(qū)動至零伏特，以最小化泄漏電流，而地址信號ADDR可被無效(例如，地址信號ADDR可被拉低以禁用存取晶體管PGl和PG2)。例如，地址信號ADDR可被驅(qū)動至-0.1V以減少通過存取晶體管PGl和PG2的泄漏電流。如果需要，地址信號ADDR可被驅(qū)動至-0.2V或其他負(fù)電壓，以進一步減少通過存取晶體管的泄漏。
[0044]在寫操作期間，所需數(shù)據(jù)信號可存在在第一和第二數(shù)據(jù)線上。然后地址信號ADDR可被激活以使能存取晶體管PGl和PG2從而將所需值寫入存儲器單元18。作為一個示例，數(shù)據(jù)線信號DL和DLB可被分別驅(qū)動至邏輯“O”和“1”，以利用被激活的傳輸門PGl和PG2將高數(shù)據(jù)比特載入存儲器單元18。作為另一示例，數(shù)據(jù)線信號DL和DLB可被分別驅(qū)動至邏輯“I”和“0”，以利用所激活的傳輸門PGl和PG2將低數(shù)據(jù)比特載入存儲器單元18。
[0045]在讀操作期間，第一數(shù)據(jù)線和第二數(shù)據(jù)線被預(yù)充電至高電壓電平。然后地址信號ADDR可被激活，以使能存取晶體管PGl和PG2讀出當(dāng)前存儲在存儲器單元18中的值。如果單元18存儲邏輯“ I”( 即，節(jié)點X2存儲“ I”)，則第一數(shù)據(jù)線將通過晶體管PGl和NI放電至零伏特，而第二數(shù)據(jù)線將保持在高電壓電平充電。如果單元18存儲“O” ( 即，如果節(jié)點X2存儲“O”)，則第一數(shù)據(jù)線將保持在高電壓電平充電，而第二數(shù)據(jù)線將通過晶體管PG2和N2放電至零伏特。其他讀取電路如感測放大器電路(未示出)可用于感測第一數(shù)據(jù)線和第二數(shù)據(jù)線之間的電壓差，并可用于基于該電壓差的極性(例如，通過確定第一數(shù)據(jù)線和第二數(shù)據(jù)線中的哪一個已經(jīng)放電至地電平)確定單元18當(dāng)前存儲的是“I”還是“O”。
[0046]存儲器單元18的讀取性能可通過通常被稱為讀取噪聲裕量或靜態(tài)噪聲裕量(SNM)的度量來表征，而存儲器單元18的寫入性能可通過另一度量來表征，其通常被稱為寫入噪聲裕量(WNM)。靜態(tài)噪聲裕量可取決于傳輸門(例如，存取晶體管PGl和PG2)和下拉晶體管(例如，晶體管NI和N2)之間的相對驅(qū)動強度。具體地，可希望最小化傳輸門驅(qū)動強度與下拉驅(qū)動強度的比率，以優(yōu)化靜態(tài)噪聲裕量(例如，可希望相對于選通門的驅(qū)動能力增加下拉晶體管的驅(qū)動能力，以保證數(shù)據(jù)在讀操作期間不會無意中翻轉(zhuǎn))。
[0047]另一方面,寫入噪聲裕量可取決于傳輸門和上拉晶體管(例如，晶體管PU、P12、P21和P22)之間的相對驅(qū)動強度。具體地，可希望將選通門驅(qū)動強度與上拉驅(qū)動強度的比率最大化，以優(yōu)化寫入噪聲裕量(例如，可希望相對于選通門的驅(qū)動能力降低上拉晶體管的驅(qū)動能力，以保證新的數(shù)據(jù)能夠在寫操作期間恰當(dāng)?shù)剌d入單元18)。
[0048]一般地，靜態(tài)噪聲裕量和寫入噪聲裕量之間存在權(quán)衡(tradeoff)。換言之，讀取裕量的增加造成寫入裕量的減小，而寫入裕量的增加造成讀取裕量的減小。常規(guī)六晶體管(6T) SRAM單元包括兩個交叉耦合的反相器，兩個交叉耦合反相器中的每一個均在上拉電流路徑中具有單個非疊置的PMOS晶體管。非疊置的PMOS晶體管通過利用電流CMOS制造技術(shù)所允許的最小柵極長度和最小溝道寬度來制成。希望上拉晶體管形成得盡可能弱(或小)，以使存取晶體管能夠相應(yīng) 地被調(diào)整尺寸以滿足所需的寫入裕量，并隨后使下拉晶體管被合適地調(diào)整尺寸以滿足目標(biāo)讀取裕量。
[0049]根據(jù)本發(fā)明的一個實施例，將一個以上的上拉晶體管串聯(lián)疊置能夠進一步弱化上拉電流路徑(例如，通過串聯(lián)疊置P溝道晶體管Pll和P12和通過串聯(lián)疊置ρ溝道晶體管P21和P22)。圖3示出讀取靜態(tài)噪聲裕量與傳輸門尺寸(例如，傳輸門晶體管PGl和PG2的寬度)的曲線圖。特性線110將S匪描繪為常規(guī)6T存儲器單元的傳輸門尺寸的函數(shù)，而特性線112將S匪描繪為具有疊置的上拉晶體管的說明性存儲器單元18的傳輸門尺寸的函數(shù)。
[0050]如圖3所示，為了仍然滿足目標(biāo)讀取裕量SNMtak;(如線110上的點A所示),常規(guī)的6T單元可將最大允許的傳輸門尺寸限制在器件寬度Wx。存儲器單元18的上拉電流路徑中的疊置的晶體管將所示關(guān)系左移至線112。如果傳輸門的尺寸保持固定在Wx，則得到的讀取裕量將小于SNMtai?；(如線112上的點B所示)。因此,為使讀取裕量仍然滿足SNMtak;,選通門的尺寸應(yīng)當(dāng)減小至Wy (如線112上的點C所示)。
[0051]圖4示出了寫入裕量相對于選通門尺寸的曲線圖。對于，特性線120將寫入裕量描繪為常規(guī)6T存儲器單元的傳輸門尺寸的函數(shù)，而特性線122將寫入裕量描繪為具有疊置的P溝道晶體管的說明性存儲器單元18的傳輸門尺寸的函數(shù)。如圖4所示，具有傳統(tǒng)傳輸門尺寸Wx的常規(guī)6T單元可具有寫入裕量麗I，其大于目標(biāo)寫入裕量WMtak (如線120上的點D所示)。[0052]存儲器單元18的上拉電流路徑中的疊置的晶體管將所示關(guān)系左移至線122。如結(jié)合圖3所描述的，鑒于讀取裕量約束，傳輸門尺寸應(yīng)當(dāng)從Wx減小至Wy，其導(dǎo)致寫入裕量從麗3減小至麗2 (如從線122上的點E到點F的移動所示)。幸運的是，即使傳輸門的尺寸已被減小，WM2仍高于WMTAffi；。這種在減小了選通門尺寸之后仍滿足寫入性能標(biāo)準(zhǔn)的能力也是弱化上拉電流路徑的結(jié)果。換言之，作為疊置的上拉晶體管的結(jié)果的上拉電流路徑的弱化允許傳輸門的尺寸被減小，同時保持寫入裕量、改進讀取裕量并減小存儲器單元面積。
[0053]圖5示出了單元18的存儲部分中泄漏量(Ileak)作為電源電壓Vcc的函數(shù)的示圖。特性曲線130表示常規(guī)6T存儲器單元的泄漏曲線，而特性曲線132表示具有疊置的上拉晶體管的存儲器單元18的泄漏曲線。如圖5所示，具有疊置的上拉晶體管的存儲器單元18對所有Vcc電平表現(xiàn)出減小的泄漏。泄漏量能夠通過反相偏置η溝道下拉晶體管NI和Ν2而被進一步減小(例如,通過施加負(fù)電壓至Vssbb),如特性曲線134所示。
[0054]圖6為存儲器單元18能夠在集成電路10上形成的一種合適配置的頂視圖。如圖6所示，晶體管PGl和NI可形成在η+擴散區(qū)域200上；晶體管PG2和Ν2可形成在η+擴散區(qū)域202上；晶體管Pll可形成在ρ+擴散區(qū)域204上；晶體管Ρ21可形成在ρ+擴散區(qū)域206上；而晶體管Ρ12和Ρ22可形成在ρ+擴散區(qū)域208上。這些擴散區(qū)域(即，圖6中的陰影區(qū)域)有時被稱為氧化物定義(OD)區(qū)域并用于作為相關(guān)晶體管中的每一個的源極-漏極區(qū)域。
[0055]具體地，晶體管PGl可具有接收數(shù)據(jù)線信號DL的第一源極_漏極區(qū)域，以及耦合到第一數(shù)據(jù)存儲節(jié)點Xl的第二源極-漏極區(qū)域，而晶體管PG2可具有接收數(shù)據(jù)線信號DLB的第一源極-漏極區(qū)域，以及耦合到第二數(shù)據(jù)存儲節(jié)點Χ2的第二源極-漏極區(qū)域。晶體管NI可具有接收接地電源信號Vss的源極區(qū)域，以及耦合到節(jié)點Xl的漏極區(qū)域(例如，晶體管PGl和NI可共享公共的源極-漏極區(qū)域200)，而晶體管Ν2可具有接收Vss的源極區(qū)域，以及耦合到節(jié)點Χ2的漏極區(qū)域(例如，晶體管PG2和Ν2可共享公共的源極-漏極區(qū)域202)。
[0056]晶體管Pll具有經(jīng)由導(dǎo)電路徑250耦合到節(jié)點Xl的漏極區(qū)域，并具有源極區(qū)域。類似地，晶體管Ρ21具有經(jīng)由導(dǎo)電路徑256耦合到節(jié)點Χ2的漏極區(qū)域，并具有源極區(qū)域。晶體管Ρ12具有接收正電源電壓Vcc的源極區(qū)域和經(jīng)由導(dǎo)電路徑252耦合到晶體管Pll的源極區(qū)域的漏極區(qū)域(即，中間疊置的節(jié)點Yl)，而晶體管Ρ22具有接收Vcc的源極區(qū)域和經(jīng)由導(dǎo)電路徑254耦合到晶體管Ρ21的源極區(qū)域的漏極區(qū)域(即，中間疊置的節(jié)點Υ2)。晶體管Ρ12和Ρ22可共享接收Vcc的公共源極-漏極區(qū)域208。
[0057]晶體管NUPll和Ρ12可共享共柵極結(jié)構(gòu)210。晶體管Ν2、Ρ21和Ρ22還可共享共柵極結(jié)構(gòu)212。晶體管PGl可具有平行并對齊于柵極結(jié)構(gòu)212的柵極結(jié)構(gòu)，而晶體管PG2可具有平行并對齊于柵極結(jié)構(gòu)210的柵極結(jié)構(gòu)。這些柵極結(jié)構(gòu)可由多晶硅、金屬或其它合適的導(dǎo)電材料形成。如圖6所示的單元18的配置，其中，沿其寬度具有不多于兩個平行柵極線的單元18有時被稱為兩柵極配置。利用兩柵極配置實現(xiàn)的單元18可利用框230表示(舉例而言)。
[0058]在圖6的示例中，內(nèi)部單元節(jié)點Yl和Υ2位于單元18的周邊。因此，鄰近鏡像的單元18無法被重疊并需要由附加虛設(shè)的柵極結(jié)構(gòu)232隔離(如圖7所示，其中，虛設(shè)的柵極232介入第一存儲器塊230和第二鏡像存儲器塊230’之間)。對附加虛設(shè)柵極結(jié)構(gòu)232的需求增加了單元面積。
[0059]圖7為存儲器單元18能夠形成在集成電路10上的另一種合適的配置的頂視圖。如圖7所示，晶體管PG1、PG2、N1和N2可形成在η+擴散區(qū)域300上；晶體管Pll和Ρ12可形成在P+擴散區(qū)域302上；且晶體管Ρ21和Ρ22可形成在ρ+擴散區(qū)域304上。這些擴散區(qū)域在圖8中表示為陰影區(qū)域。
[0060]具體地，晶體管PGl可具有接收數(shù)據(jù)線信號DL的第一源極-漏極區(qū)域和耦合到第一數(shù)據(jù)存儲節(jié)點Xl的第二源極-漏極區(qū)域，而晶體管PG2可具有接收數(shù)據(jù)線信號DLB的第一源極-漏極區(qū)域和耦合到第二數(shù)據(jù)存儲節(jié)點Χ2的第二源極-漏極區(qū)域。晶體管NI可具有接收接地電源信號Vss的源極區(qū)域和耦合到節(jié)點Xl的漏極區(qū)域(例如，晶體管NI和PGl可共享公共的源極-漏極區(qū)域300)，而晶體管Ν2可具有接收Vss的源極區(qū)域和耦合到節(jié)點Χ2的漏極區(qū)域(例如，晶體管Ν2和PG2可共享公共的源極-漏極區(qū)域300)。晶體管NI和Ν2還可共享接收Vss的公共源極-漏極區(qū)域300。
[0061]晶體管Pll具有經(jīng)由導(dǎo)電路徑350耦合到節(jié)點Xl的漏極區(qū)域，并具有源極區(qū)域。類似地，晶體管Ρ21具有經(jīng)由導(dǎo)電路徑352耦合到節(jié)點Χ2的漏極區(qū)域，并具有源極區(qū)域。晶體管Ρ12具有接收正電源電壓Vcc的源極區(qū)域和與晶體管Pll的源極區(qū)域共享的漏極區(qū)域，而晶體管Ρ22具有接收Vcc的源極區(qū)域和與晶體管Ρ21的源極區(qū)域共享的漏極區(qū)域。
[0062]晶體管NI和Pll可共享共柵極結(jié)構(gòu)314。晶體管Ν2和Ρ21還可共享共柵極結(jié)構(gòu)316。晶體管PGl可具有平行并對齊于晶體管Ρ12的柵極結(jié)構(gòu)318的柵極結(jié)構(gòu)310，而晶體管PG2可具有平行并對齊于晶體管Ρ22的柵極結(jié)構(gòu)320的柵極結(jié)構(gòu)312。具體地，柵極結(jié)構(gòu)318和314可經(jīng)由導(dǎo)電路徑352短接至節(jié)點Χ2。類似地，柵極結(jié)構(gòu)320和316可經(jīng)由導(dǎo)電路徑354和350短接至節(jié)點XI。傳輸門晶體管PGl和PG2的柵極結(jié)構(gòu)310和312可經(jīng)由地址線導(dǎo)體356接收地址信號ADDR。
[0063]單元18的配置如圖7所示，其中，單元18具有沿其寬度不多于四個的平行柵極線，這有時被稱為四柵極配置。利用四柵極配置實現(xiàn)的單元18可利用框330表示(舉例而言)。在圖7的示例中，存在于單元18周邊的源極-漏極區(qū)域表示端子如數(shù)據(jù)線端子和電源端子，該端子能在鄰近的單元之間共享。因而，鄰近的鏡像單元18能夠被重疊(如圖9所示，在其中，第一存儲器塊330和第二鏡像存儲器塊330’具有重疊區(qū)域332)。將鄰近的存儲器單元18通過這種方式重疊能夠幫助減小存儲器單元面積。
[0064]在常規(guī)的6Τ存儲器單元設(shè)計中(即，基于一般交叉耦合的反相器的設(shè)計)，存在相對大的可能性:反相器的輸入節(jié)點上的輻射照射將導(dǎo)致反相器的輸出端狀態(tài)改變，由此將單元的狀態(tài)翻轉(zhuǎn)至錯誤值。在圖2的配置中，存儲器單元18的弱化的上拉驅(qū)動強度有助于實現(xiàn)從具體節(jié)點上的輻射照射恢復(fù)而不翻轉(zhuǎn)其狀態(tài)(例如，單元18表現(xiàn)出對輻射導(dǎo)致的翻轉(zhuǎn)事件的良好的抗干擾性)。
[0065]在正常存儲器操作期間，陣列17中的每個單元18可用于存儲所需數(shù)據(jù)比特。在這種操作模式中，地址信號ADDR被無效，以使傳輸門晶體管被禁用。當(dāng)傳輸門晶體管關(guān)閉時，數(shù)據(jù)線將與單元18的存儲部分(即晶體管附、吧、？11、？12、？21和？22)隔離。
[0066]圖10是示出存儲器單元18如何響應(yīng)于輻射照射(即，有時被稱為軟錯誤翻轉(zhuǎn)或“SEU”的事件)而操作的流程圖。在步驟400，所需數(shù)據(jù)可被載入存儲器單元18中。一旦所需數(shù)據(jù)已被載入單元18中，單元18可被置于正常操作以保存存儲的數(shù)據(jù)。例如，考慮如下情況，第一數(shù)據(jù)存儲節(jié)點Xl存儲邏輯“O”而第二數(shù)據(jù)存儲節(jié)點X2存儲邏輯“I”。
[0067]如果輻射照射第二數(shù)據(jù)存儲節(jié)點X2 (例如，存儲高數(shù)據(jù)比特的節(jié)點電流)，節(jié)點X2上輻射產(chǎn)生的電荷可使節(jié)點X2上的電壓下降(參見圖10的402和404)。當(dāng)節(jié)點X2上的電壓降至中間電壓電平時，節(jié)點X2控制的反相電路(S卩，電路INV1)將不會無意地翻轉(zhuǎn)，因為上拉已通過疊置的P溝道晶體管弱化(步驟406)。換言之，串聯(lián)的上拉晶體管太弱從而無法將與晶體管NI競爭的數(shù)據(jù)存儲節(jié)點Xl上拉，即使節(jié)點X2已降至某一中間電壓電平。
[0068]通過恢復(fù)數(shù)據(jù)節(jié)點X2至Vcc (步驟408)，存儲器單元18最終恢復(fù)其所希望的狀態(tài)。在這種情況下，存儲器單元18已成功地經(jīng)受了最壞情況SEU事件，而沒有意外地被翻轉(zhuǎn)。
[0069]如本示例所示,單元18的體系結(jié)構(gòu)允許該單元保存其存儲的數(shù)據(jù)值(在該示例中為存儲的“I”)，即使當(dāng)該單元中的節(jié)點受到輻射的攻擊。單元18對輻射照射引起的不希望的狀態(tài)變化的抗干擾性有助于保證陣列17在各種環(huán)境下表現(xiàn)出穩(wěn)定的工作狀態(tài)。如果需要，兩個以上的疊置的P溝道存儲晶體管可用于進一步弱化單元18的存儲部分的上拉驅(qū)動強度。
[0070]附加實施例:
[0071]附加實施例1.一種集成電路，包含:雙穩(wěn)態(tài)存儲器兀件，其包括具有多個疊置的上拉晶體管的至少一個反相電路，其中所述至少一個反相電路中的疊置的上拉晶體管具有相互短接的柵極端子。
[0072]附加實施例2.如附加實施例1所述的集成電路，其中所述雙穩(wěn)態(tài)存儲器元件進一步包含:具有多個疊置的上拉晶體管的附加反相電路，其中所述附加反相電路中的疊置的上拉晶體管具有相互短接的柵極端子。
[0073]附加實施例3.如附加實施例1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個P溝道晶體管。
[0074]附加實施例4.如附加實施例1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個串聯(lián)的P溝道晶體管。
[0075]附加實施例5.如附加實施例1所述的集成電路，其中所述至少一個反相電路進一步包含:下拉晶體管，其串聯(lián)耦合到所述多個疊置的上拉晶體管。
[0076]附加實施例6.如附加實施例5所述的集成電路，其中所述下拉晶體管包含η溝道
晶體管。
[0077]附加實施例7.如附加實施例5所述的集成電路，進一步包含:第一電源線；和第二電源線，其中所述下拉晶體管和所述多個疊置的上拉晶體管串聯(lián)耦合在所述第一電源線和第二電源線之間。
[0078]附加實施例8.如附加實施例5所述的集成電路，其中所述下拉晶體管具有柵極端子，所述柵極端子被短接至所述疊置的上拉晶體管的柵極端子。
[0079]附加實施例9.如附加實施例8所述的集成電路，進一步包含:控制線，其中所述下拉晶體管具有耦合到所述控制線的本體端子。
[0080]附加實施例10.如附加實施例9所述的集成電路，其中所述下拉晶體管被配置為從所述控制線接收電壓，所述電壓通過反相偏置所述本體端子以減小通過所述至少一個反相電路的泄漏電流。[0081]附加實施例11.一種在集成電路基底上制造存儲器元件的方法，包含:形成第一和第二上拉晶體管，其共享基底中的公共源極-漏極區(qū)域；將所述第一上拉晶體管的第一柵極結(jié)構(gòu)設(shè)置在所述基底上；將所述第二上拉晶體管的第二柵極結(jié)構(gòu)設(shè)置在所述基底上；以及在基底上形成導(dǎo)電路徑，所述導(dǎo)電路徑將所述第一柵極結(jié)構(gòu)電耦合至所述第二柵極結(jié)構(gòu)。
[0082]附加實施例12.如附加實施例11所述的集成電路，進一步包含:形成第三和第四上拉晶體管，其共享所述基底中的公共源極-漏極區(qū)域；將所述第三上拉晶體管的第三柵極結(jié)構(gòu)設(shè)置在所述基底上；將所述第四上拉晶體管的第四柵極結(jié)構(gòu)設(shè)置在所述基底上；以及在基底上形成附加導(dǎo)電路徑，所述附加導(dǎo)電路徑將所述第三柵極結(jié)構(gòu)電耦合至所述第四柵極結(jié)構(gòu)。
[0083]附加實施例13.如附加實施例所述的集成電路，其中形成所述第一和第二上拉晶體管包含形成第一和第二 P溝道晶體管，其共享所述基底中的公共P+擴散區(qū)域。
[0084]附加實施例14.如附加實施例11所述的集成電路，進一步包含:形成具有接收電源電壓的源極區(qū)域并具有與所述第二柵極結(jié)構(gòu)相連的柵極結(jié)構(gòu)的下拉晶體管。
[0085]附加實施例15.如附加實施例14所述的集成電路，進一步包含:形成具有接收所述電源電壓的源極區(qū)域的附加下拉晶體管，其中所述下拉晶體管和所述附加下拉晶體管共享接收所述電源電壓的公共源極區(qū)域。
[0086]附加實施例16.—種用于操作雙穩(wěn)態(tài)存儲器元件的方法，所述雙穩(wěn)態(tài)存儲器元件具有第一和第二數(shù)據(jù)存儲節(jié)點以及耦合到所述第二數(shù)據(jù)存儲節(jié)點的多個疊置的上拉晶體管，其中所述多個疊置的上拉晶體管具有各自的柵極端子，所述方法包含:接收輻射照射，其在所述第一數(shù)據(jù)存儲節(jié)點上導(dǎo)致臨時電壓擾動；以及在多個疊置的上拉晶體管的柵極端子處接收所述臨時電壓擾動。
[0087]附加實施例17.如附加實施例16所述的集成電路，進一步包含:響應(yīng)于接收所述輻射照射，利用耦合到所述第一數(shù)據(jù)存儲節(jié)點的附加的多個疊置的上拉晶體管消除所述臨時電壓擾動，從而恢復(fù)所述第一數(shù)據(jù)存儲節(jié)點。
[0088]附加實施例18.如附加實施例16所述的集成電路，進一步包含:響應(yīng)于接收所述輻射照射，利用串聯(lián)耦合到所述多個疊置的上拉晶體管的下拉晶體管，保持所述第二數(shù)據(jù)存儲節(jié)點處于低電壓電平。
[0089]附加實施例19.如附加實施例18所述的集成電路，進一步包含:通過將反相偏置電壓提供給所述下拉晶體管的本體端子，減小通過所述下拉晶體管的泄漏電流。
[0090]附加實施例20.如附加實施例16所述的集成電路，進一步包含:利用耦合到所述第一和第二數(shù)據(jù)存儲節(jié)點中的至少一個的存取晶體管，將新的數(shù)據(jù)載入所述雙穩(wěn)態(tài)存儲器元件。
[0091]上述內(nèi)容僅說明本發(fā)明的原理，并且在不偏離本發(fā)明的范圍和精神的情況下，本領(lǐng)域技術(shù)人員能夠做出各種修改。上述實施例可單獨實現(xiàn)或以任意組合實現(xiàn)。
【權(quán)利要求】
1.一種集成電路，其包含: 包括至少一個反向電路的雙穩(wěn)態(tài)存儲器元件，所述至少一個反相電路具有多個疊置的上拉晶體管，其中所述至少一個反相電路中的疊置的上拉晶體管具有相互短接的柵極端子。
2.如權(quán)利要求1所述的集成電路，其中所述雙穩(wěn)態(tài)存儲器元件進一步包含: 具有多個疊置的上拉晶體管的附加反相電路，其中所述附加反相電路中的所述疊置的上拉晶體管具有相互短接的柵極端子。
3.如權(quán)利要求1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個P溝道晶體管。
4.如權(quán)利要求1所述的集成電路，其中所述多個疊置的上拉晶體管包含多個串聯(lián)的P溝道晶體管。
5.如權(quán)利要求1所述的集成電路，其中所述至少一個反相電路進一步包含: 與所述多個疊置的上拉晶體管串聯(lián)耦合的下拉晶體管。
6.如權(quán)利要求5所述的集成電路，其中所述下拉晶體管包含η溝道晶體管。
7.如權(quán)利要求5所述的集成電路，進一步包含: 第一電源線；和 第二電源線，其 中所述下拉晶體管和所述多個疊置的上拉晶體管串聯(lián)耦合在所述第一電源線和第二電源線之間。
8.如權(quán)利要求5所述的集成電路，其中所述下拉晶體管具有柵極端子，其被短接至所述疊置的上拉晶體管的柵極端子。
9.如權(quán)利要求8所述的集成電路，進一步包含: 控制線，其中所述下拉晶體管具有耦合到所述控制線的本體端子。
10.如權(quán)利要求9所述的集成電路，其中所述下拉晶體管被配置為從所述控制線接收電壓，其通過反向偏置所述本體端子以減小通過所述至少一個反相電路的泄漏電流。
11.一種在集成電路基底上制造存儲器元件的方法，其包含: 形成第一上拉晶體管和第二上拉晶體管，其共享所述基底中的公共源極-漏極區(qū)域； 將所述第一上拉晶體管的第一柵極結(jié)構(gòu)設(shè)置在所述基底上； 將所述第二上拉晶體管的第二柵極結(jié)構(gòu)設(shè)置在所述基底上；以及在所述基底上形成導(dǎo)電路徑，所述導(dǎo)電路徑將所述第一柵極結(jié)構(gòu)與所述第二柵極結(jié)構(gòu)電率禹合。
12.如權(quán)利要求11所述的方法，進一步包含: 形成第三上拉晶體管和第四上拉晶體管，其共享所述基底中的公共源極-漏極區(qū)域； 將所述第三上拉晶體管的第三柵極結(jié)構(gòu)設(shè)置在所述基底上； 將所述第四上拉晶體管的第四柵極結(jié)構(gòu)設(shè)置在所述基底上；以及在所述基底上形成附加導(dǎo)電路徑，所述附加導(dǎo)電路徑將所述第三柵極結(jié)構(gòu)與所述第四柵極結(jié)構(gòu)電耦合。
13.如權(quán)利要求11所述的方法，其中形成所述第一上拉晶體管和第二上拉晶體管包括形成第一 P溝道晶體管和第二 P溝道晶體管，其共享所述基底中的公共P+擴散區(qū)。
14.如權(quán)利要求11所述的方法，進一步包括:形成具有接收電源電壓的源極區(qū)域并具有與所述第二柵極結(jié)構(gòu)相連的柵極結(jié)構(gòu)的下拉晶體管。
15.如權(quán)利要求14所述的方法，進一步包括: 形成具有接收所述電源電壓的源極區(qū)域的附加下拉晶體管，其中所述下拉晶體管和所述附加下拉晶體管共享接收所述電源電壓的共源極區(qū)域。
16.一種用于操作雙穩(wěn)態(tài)存儲器元件的方法，所述雙穩(wěn)態(tài)存儲器元件具有第一數(shù)據(jù)存儲節(jié)點、第二數(shù)據(jù)存儲節(jié)點以及耦合到所述第二數(shù)據(jù)存儲節(jié)點的多個疊置的上拉晶體管，其中所述多個疊置的上拉晶體管具有各自的柵極端子，所述方法包括: 接收輻射照射，其在所述第一數(shù)據(jù)存儲節(jié)點處造成臨時電壓擾動；以及 在所述多個疊置的上拉晶體管的所述柵極端子處接收所述臨時電壓擾動。
17.如權(quán)利要求16所述的方法，進一步包括: 響應(yīng)于接收所述輻射照射，通過利用耦合到所述第一數(shù)據(jù)存儲節(jié)點的附加的多個疊置的上拉晶體管消除所述臨時電壓擾動，恢復(fù)所述第一數(shù)據(jù)存儲節(jié)點。
18.如權(quán)利要求16所述的方法，進一步包括: 響應(yīng)于接收所述輻射照射，利用與所述多個疊置的上拉晶體管串聯(lián)耦合的下拉晶體管保持所述第二數(shù)據(jù)存儲節(jié)點處于低電壓電平。
19.如權(quán)利要求18所述的方法，進一步包括:` 通過將反相偏置電壓提供至所述下拉晶體管的本體端子，減小通過所述下拉晶體管的泄漏電流。
20.如權(quán)利要求16所述的方法，進一步包括: 利用耦合到所述第一數(shù)據(jù)存儲節(jié)點和第二數(shù)據(jù)存儲節(jié)點中的至少一個的存取晶體管，將新數(shù)據(jù)載入所述雙穩(wěn)態(tài)存儲器元件。
【文檔編號】G11C11/413GK103871460SQ201310757196
【公開日】2014年6月18日 申請日期:2013年12月16日 優(yōu)先權(quán)日:2012年12月14日
【發(fā)明者】S·森哈, B·王, S-L·李, W·張, A·B·B·莎爾瑪 申請人:阿爾特拉公司