專利名稱：移位寄存器、柵極驅動電路及顯示裝置的制作方法
技術領域：
本發(fā)明涉及顯示技術領域，尤其涉及一種移位寄存器、柵極驅動電路及顯示裝置。
背景技術：
液晶顯示器現(xiàn)已廣泛應用于各個顯示領域，如家庭、公共場所、辦公場所以及個人電子相關產(chǎn)品等。液晶顯示面板主要包括:由陣列基板和彩膜基板對盒形成的液晶盒、偏光片以及背光模組等。陣列基板上分布有大量由柵極線和數(shù)據(jù)線交疊形成的薄膜晶體管(TFT)，柵極線控制著TFT的開關，在TFT開啟時，像素電極通過數(shù)據(jù)線進行充電或者放電，控制著施加在液晶分子上的電壓的大小，從而使得透過液晶分子的光能夠顯示不同的灰階。對于柵極進行驅動的電路叫柵極驅動電路，柵極驅動電路順序輸出掃描信號給柵極線，而掃描信號的產(chǎn)生通常由移位寄存器來產(chǎn)生。由于需求的不斷發(fā)展，有時需要液晶屏能夠逆向顯示，這就需要作為柵極驅動的移位寄存器具有雙向掃描功能。如圖1所示為現(xiàn)有技術中常見的柵極驅動電路的結構示意圖，該柵極驅動電路包括多個分層且級聯(lián)的雙向掃描移位寄存器單元SR1，SR2, , SRN,從SR2到SRN-1，每一級移位寄存器單元的輸出信號除了連接到柵極線，還分別連接到其相鄰的上下級，輸入到上一級起到復位(Reset)作用，輸入到下一級起到啟動信號的作用。該柵極驅動電路還包括與每一級移位寄存器單元連接的用于控制正向以及逆向掃描的控制信號線V_F、V_R，時鐘信號線CLK1、CLK2，低電平信號線VSS (未示出)，以及與第一級移位寄存器單元SRl連接的啟動脈沖信號線VST (未示出)。另外，第N級移位寄存器單元SRN的輸出不需要連接到其下一層。如圖2所示為現(xiàn)有技術中常見的雙向掃描移位寄存器的結構示意圖，該結構主要包括控制模塊20和輸出緩沖模塊30，控制模塊20內(nèi)部包括移位寄存器的正向以及逆向掃描的具體設計，輸出緩沖單元30主要由電位上拉TFT Tpu以及電位下拉TFT Tpd構成，它們的柵極分別連接到控制模塊20的上拉節(jié)點I3U和下拉節(jié)點PD，TFT Tpu的漏極連接到CLK2，TFT Tpd的源極連接到VSS。控制模塊20的左側分別連接上一級移位寄存器單元的信號輸出端Vout(1-l)、CLKl以及V_F、V_R。該移位寄存器的工作過程一般如下:當上一級移位寄存器單元的信號輸出端Vout (1-Ι)輸出高電平時，控制模塊20使上拉節(jié)點PU充電，TFT Tpu開啟，同時使下拉節(jié)點H)放電，TFT Tpd關斷，當CLK2處于高電平時，經(jīng)過TFT Tpu由信號輸出端Vouti輸出該高電平信號，當CLK2處于低電平時，控制模塊20將使上拉節(jié)點I3U放電以及下拉節(jié)點H)充電，TFT Tpu關斷，TFT Tpd開啟，經(jīng)過TFT Tpd由信號輸出端Vouti輸出VSS低電平。上述雙向掃描移位寄存器在具體設計中通常會出現(xiàn)以下的問題:電位下拉TFTTpd的柵極可能會受到過偏壓，使得TFT Tpd的閾值電壓發(fā)生改變，從而造成移位寄存器的穩(wěn)定性降低。具體說明如下:如圖2所示，為了使得在后續(xù)時刻，輸出端Vouti輸出低電平VSS,需要在CLK2處于高電平狀態(tài)時，由控制模塊20對下拉節(jié)點H)充電，將TFT Tpd開啟，使得經(jīng)過TFT Tpd由信號輸出端Vouti輸出低電平VSS，在CLK2處于低電平狀態(tài)時，由控制模塊20將下拉節(jié)點ro的電位保持，這就使得TFT Tpd的柵極一直處于高電平狀態(tài)，因此TFT Tpd的柵極會受到過偏壓，使得其閾值電壓發(fā)生變化，這對移位寄存器的穩(wěn)定性產(chǎn)生很大影響。不僅是液晶顯示器件，采用陣列顯示基板的其他類型的顯示器件的移位寄存器以及柵極驅動電路中也存在上述問題。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題是:提供一種能夠有效降低電位下拉TFT的柵極過偏壓的移位寄存器、柵極驅動電路及顯示裝置。為解決上述問題，本發(fā)明實施方式提供一種移位寄存器，包括:電位上拉模塊，與時鐘信號線和信號輸出端連接；至少兩個電位下拉模塊，均與低電平信號線和所述信號輸出端連接；控制模塊，與所述電位上拉模塊和所述電位下拉模塊連接，用于控制所述電位上拉模塊開啟，將所述時鐘信號線輸入的高電平信號輸出至所述信號輸出端，以及控制所述至少兩個電位下拉模塊輪流開啟，將所述低電平信號線輸入的低電平信號輸出至所述信號輸出端，并在所述至少兩個電位下拉模塊其中之一開啟時，控制其他所述電位下拉模塊放電。優(yōu)選地，所述至少兩個電位下拉模塊包括第一薄膜晶體管和第二薄膜晶體管，所述第一薄膜晶體管和第二薄膜晶體管的漏極均與所述信號輸出端連接，源極均與所述低電平信號線連接，所述第一薄膜晶體管的柵極與第一交流信號線連接，所述第二薄膜晶體管的柵極與第二交流信號線連接，所述第一交流信號線輸入的信號和所述第二交流信號線輸入的信號為高低相反的電平信號。優(yōu)選地，所述控制模塊包括:第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第二薄膜晶體管的柵極連接，源極與所述低電平信號線連接，所述第四薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第一薄膜晶體管的柵極連接，源極與所述低電平信號線連接。優(yōu)選地，所述控制模塊還包括:掃描控制子模塊，所述電位上拉模塊包括第五薄膜晶體管和電容，所述第五薄膜晶體管的柵極與所述掃描控制子模塊連接，漏極與所述時鐘信號線連接，源極與所述信號輸出端連接，所述電容的一端與所述第五薄膜晶體管的柵極連接，另一端與所述第一薄膜晶體管和所述第二薄膜晶體管的漏極連接。優(yōu)選地，所述控制模塊包括:第六薄膜晶體管，所述第六薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。優(yōu)選地，所述控制模塊還包括:第七薄膜晶體管，所述第七薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。本發(fā)明實施方式還提供一種柵極驅動電路，包括多個級聯(lián)的移位寄存器單元，所述移位寄存器單元為上述移位寄存器。優(yōu)選地，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與下一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與下一級移位寄存器單元的第一薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與上一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與上一級移位寄存器單元的第一薄膜晶體管的柵極連接，奇數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與所述第一交流信號線連接，偶數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與所述第二交流信號線連接。優(yōu)選地，所述控制模塊還包括:第十薄膜晶體管、第十一薄膜晶體管和第十二薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第一交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第一交流信號線連接，源極與所述第一薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第二交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第二交流信號線連接，源極與所述第二薄膜晶體管的柵極連接。優(yōu)選地，所述掃描控制子模塊包括:第八薄膜晶體管和第九薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接。優(yōu)選地，所述移位寄存器單元還包括:第十三薄膜晶體管和第十四薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與上一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與上一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與下一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與下一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接。優(yōu)選地，所述柵極驅動電路包括四條所述時鐘信號線，所述四條時鐘信號線依次連接到相鄰的四個所述移位寄存器單元。
本發(fā)明實施方式還提供一種顯示裝置，包括上述柵極驅動電路。上述技術方案具有以下有益效果:在后續(xù)的放電時刻，柵極驅動電路中的移位寄存器單元采用至少兩個電位下拉模塊輪流開啟，并在其中一個電位下拉模塊開啟時，對其他電位下拉模塊進行放電，從而降低了電位下拉TFT的柵極的過偏壓，提高了移位寄存器單元的穩(wěn)定性。


圖1為現(xiàn)有技術中常見的柵極驅動電路的結構示意圖；圖2為現(xiàn)有技術中常見的雙向掃描移位寄存器的結構示意圖；圖3為本發(fā)明實施例一的移位寄存器的結構示意圖；圖4為本發(fā)明實施例二的移位寄存器的結構示意圖；圖5為本發(fā)明實施例五的柵極驅動電路的結構示意圖；圖6為本發(fā)明實施例五的移位寄存器單元的結構示意圖；圖7為本發(fā)明實施例五的SRO級的移位寄存器單元的結構示意圖；圖8為本發(fā)明實施例五的SR2N+1級的移位寄存器單元的結構示意圖；圖9為本發(fā)明實施例五的移位寄存器單元的正向掃描的工作時序圖；圖10為本發(fā)明實施例五的移位寄存器單元的逆向掃描的工作時序圖。
具體實施例方式下面結合附圖和實施例，對本發(fā)明的具體實施方式
作進一步詳細描述。<實施例一 >如圖3所示為本發(fā)明實施例一的移位寄存器的結構示意圖，該移位寄存器包括:電位上拉模塊、兩個電位下拉模塊和控制模塊。電位上拉模塊，與時鐘信號線CLK、信號輸出端Vout以及控制模塊連接，用于在所述控制模塊的控制下開啟，將所述時鐘信號線CLK輸入的高電平信號輸出至所述信號輸出端 Vout0兩個電位下拉模塊，均與低電平信號線VSS、所述信號輸出端Vout以及控制模塊連接，用于在所述控制模塊的控制下輪流開啟，將所述低電平信號線VSS輸入的低電平信號輸出至所述信號輸出端Vout，并在其中一個電位下拉模塊開啟時，控制另一電位下拉模塊放電?？刂颇K，與所述電位上拉模塊和所述電位下拉模塊連接，用于控制所述電位上拉模塊開啟，將所述時鐘信號線輸入的高電平信號輸出至所述信號輸出端，以及控制所述至少兩個電位下拉模塊輪流開啟，將所述低電平信號線輸入的低電平信號輸出至所述信號輸出端，并在所述至少兩個電位下拉模塊其中之一開啟時，控制其他所述電位下拉模塊放電。上述實施例提供的移位寄存器，在放電時刻，可以控制兩個電位下拉模塊輪流開啟，并在其中一個電位下拉模塊開啟時，對另一個電位下拉模塊進行放電，防止電位下拉模塊受:過偏差，提聞了移位寄存器的穩(wěn)定性。上述實施例是以移位寄存器中包括兩個電位下拉模塊為例進行說明，在本發(fā)明的其他實施例中，移位寄存器還可以包括多于兩個的電位下拉模塊，這些電位下拉模塊輪流開啟，并在其中之一開啟時，對其他電位下拉模塊放電，其電路連接關系與上述實施例一中的電路連接關系相似，在此不再詳細說明。本發(fā)明實施例中的電位下拉模塊可以采用薄膜晶體管實現(xiàn)，當然，也可以采用其他方式實現(xiàn)，只要能夠實現(xiàn)將低電平信號線VSS輸入的低電平信號輸出至信號輸出端Vout即可，以下實施例中均以電位下拉模塊為薄膜晶體管為例進行說明。<實施例二 >本發(fā)明實施例二的移位寄存器包括電位上拉模塊、兩個電位下拉模塊和控制模塊，其中，如圖4所示，兩個電位下拉模塊分別為第一薄膜晶體管Tl和第二薄膜晶體管T2，第一薄膜晶體管Tl和第二薄膜晶體管T2均為電位下拉模塊，所述第一薄膜晶體管Tl和第二薄膜晶體管T2的漏極均與信號輸出端Vout連接，源極均與低電平信號線VSS連接，第一薄膜晶體管Tl的柵極與第一交流信號線Vacl連接，第二薄膜晶體管T2的柵極與第二交流信號線Vac2連接，所述第一交流信號線Vacl輸入的信號和所述第二交流信號線Vac2輸入的信號為高低相反的電平信號。上述第一薄膜晶體管Tl和第二薄膜晶體管T2可以輪流開啟。具體的，假設在一段時間內(nèi)第一交流信號線Vacl輸入的信號為高電平信號，第二交流信號線Vac2輸入的信號為低電平信號，則第一薄膜晶體管Tl開啟，第二薄膜晶體管T2關斷。在下一段時間內(nèi)，假設第二交流信號線Vac2輸入的信號變?yōu)楦唠娖叫盘?，第一交流信號線Vacl輸入的信號變?yōu)榈碗娖叫盘枺瑒t第二薄膜晶體管T2開啟，第一薄膜晶體管Tl關斷。此外，為了使得第一薄膜晶體管和第二薄膜晶體管的柵極不受過偏壓，還可以在其中一個薄膜晶體管開啟時，對另一薄膜晶體管放電。本發(fā)明實施例的控制模塊還包括:第三薄膜晶體管T3和第四薄膜晶體管T4，所述第三薄膜晶體管T3的柵極與所述第一薄膜晶體管Tl的柵極連接，漏極與所述第二薄膜晶體管T2的柵極連接，源極與所述低電平信號線VSS連接，所述第四薄膜晶體管T4的柵極與所述第二薄膜晶體管T2的柵極連接，漏極與所述第一薄膜晶體管Tl的柵極連接，源極與所述低電平信號線VSS連接。通過上述結構，當?shù)谝槐∧ぞw管Tl的柵極為高電平時，第三薄膜晶體管T3開啟，從而可以對第二薄膜晶體管T2放電，當?shù)诙∧ぞw管T2的柵極為高電平時，第四薄膜晶體管T4開啟，從而可以對第一薄膜晶體管Tl放電。上述實施例中，兩個電位下拉模塊可以輪流開啟，并在其中之一開啟時，對另一個進行放電，此外，還可以在其中任一電位下拉模塊開啟時，對電位上拉模塊放電。具體的，所述控制模塊還可以包括掃描控制子模塊，所述電位上拉模塊包括第五薄膜晶體管和電容，所述第五薄膜晶體管的柵極與所述掃描控制子模塊連接，漏極與所述時鐘信號線連接，源極與所述信號輸出端連接，所述電容的一端與所述第五薄膜晶體管的柵極連接，另一端與所述第一薄膜晶體管Tl和所述第二薄膜晶體管T2的漏極連接。當?shù)谝槐∧ぞw管Tl(或第二薄膜晶體管T2)的柵極為高電平時，第一薄膜晶體管Tl (或第二薄膜晶體管T2)開啟，低電平信號線輸入的低電平信號輸入至第五薄膜晶體管的柵極，對第五薄膜晶體管進行放電，從而可以有效的將第五薄膜警惕端上積累的電荷釋放，進一步提聞了移位寄存器的穩(wěn)定性。為進一步加強電位上拉模塊的放電效果，本發(fā)明實施例的控制模塊還可以包括:第六薄膜晶體管和第七薄膜晶體管，所述第六薄膜晶體管的柵極與所述第一薄膜晶體管Tl的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接，所述第七薄膜晶體管的柵極與所述第二薄膜晶體管T2的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。具體的，可以在第一薄膜晶體管Tl的柵極為高電平時，通過第六薄膜晶體管為第五薄膜晶體管放電，在第一薄膜晶體管T2的柵極為高電平時，通過第七薄膜晶體管為第五薄膜晶體管放電。<實施例三>本發(fā)明實施例還提供一種柵極驅動電路，包括多個級聯(lián)的移位寄存器單元，該移位寄存器單元包括:電位上拉模塊、兩個電位下拉模塊和控制模塊。電位上拉模塊，與時鐘信號線、信號輸出端以及控制模塊連接，用于在所述控制模塊的控制下開啟，將所述時鐘信號線輸入的高電平信號輸出至所述信號輸出端。兩個電位下拉模塊，均與低電平信號線、所述信號輸出端以及控制模塊連接，用于在所述控制模塊的控制下輪流開啟，將所述低電平信號線輸入的低電平信號輸出至所述信號輸出端，并在其中一個電位下拉模塊開啟時，控制另一電位下拉模塊放電。上述移位寄存器單元在放電時刻，可以控制兩個電位下拉模塊輪流開啟，并在其中一個電位下拉模塊開啟時，對另一個電位下拉模塊進行放電，防止電位下拉模塊受過偏差，提聞了穩(wěn)定性。上述實施例是以移位寄存器單元中包括兩個電位下拉模塊為例進行說明，在本發(fā)明的其他實施例中，移位寄存器單元還可以包括多于兩個的電位下拉模塊，這些電位下拉模塊輪流開啟，并在其中之一開啟時，對其他電位下拉模塊放電，其電路連接關系與上述實施例一中的電路連接關系相似，在此不再詳細說明。本發(fā)明實施例中的電位下拉模塊可以采用薄膜晶體管實現(xiàn)，當然，也可以采用其他方式實現(xiàn)，只要能夠實現(xiàn)將低電平信號線VSS輸入的低電平信號輸出至信號輸出端Vout即可，以下實施例中均以電位下拉模塊為薄膜晶體管為例進行說明?！磳嵤├摹当景l(fā)明實施例四的柵極驅動電路包括多個級聯(lián)的移位寄存器單元，該移位寄存器單元包括電位上拉模塊、兩個電位下拉模塊和控制模塊，其中，兩個電位下拉模塊分別為第一薄膜晶體管和第二薄膜晶體管，第一薄膜晶體管和第二薄膜晶體管均為電位下拉模塊，所述第一薄膜晶體管和第二薄膜晶體管的漏極與所述信號輸出端連接，源極與所述低電平信號線連接，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與下一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與下一級移位寄存器單元的第一薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與上一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與上一級移位寄存器單元的第一薄膜晶體管的柵極連接，奇數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與第一交流信號線連接，偶數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與第二交流信號線連接，所述第一交流信號線輸入的信號和所述第二交流信號線輸入的信號為高低相反的電平信號。上述第一薄膜晶體管和第二薄膜晶體管可以輪流開啟。具體的，假設在一段時間內(nèi)第一交流信號線輸入的信號為高電平信號，第二交流信號線輸入的信號為低電平信號，則第一薄膜晶體管開啟，第二薄膜晶體管關斷。在下一段時間內(nèi)，假設第二交流信號線輸入的信號變?yōu)楦唠娖叫盘枺谝唤涣餍盘柧€輸入的信號變?yōu)榈碗娖叫盘?，則第二薄膜晶體管開啟，第一薄膜晶體管關斷。上述移位寄存器單元可以通過多種方式控制第一薄膜晶體管和第二薄膜晶體管輪流開啟，下面舉例進行說明。所述控制模塊還可以包括:第十薄膜晶體管、第十一薄膜晶體管和第十二薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第一交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第一交流信號線連接，源極與所述第一薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第二交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第二交流信號線連接，源極與所述第二薄膜晶體管的柵極連接。此外，為了使得第一薄膜晶體管和第二薄膜晶體管的柵極不受過偏壓，還可以在其中一個薄膜晶體管開啟時，對另一薄膜晶體管放電。本發(fā)明實施例的控制模塊還包括:第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第二薄膜晶體管的柵極連接，源極與所述低電平信號線連接，所述第四薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第一薄膜晶體管的柵極連接，源極與所述低電平信號線連接。通過上述結構，當?shù)谝槐∧ぞw管的柵極為高電平時，第三薄膜晶體管開啟，從而可以對第二薄膜晶體管放電，當?shù)诙∧ぞw管的柵極為高電平時，第四薄膜晶體管開啟，從而可以對第一薄膜晶體管放電。上述實施例中，兩個電位下拉模塊可以輪流開啟，并在其中之一開啟時，對另一個進行放電，此外，還可以在其中任一電位下拉模塊開啟時，對電位上拉模塊放電。具體的，所述控制模塊還可以包括掃描控制子模塊，所述電位上拉模塊包括第五薄膜晶體管和電容，所述第五薄膜晶體管的柵極與所述掃描控制子模塊連接，漏極與所述時鐘信號線連接，源極與所述信號輸出端連接，所述電容的一端與所述第五薄膜晶體管的柵極連接，另一端與所述第一薄膜晶體管和所述第二薄膜晶體管的漏極連接。當?shù)谝槐∧ぞw管(或第二薄膜晶體管)的柵極為高電平時，第一薄膜晶體管(或第二薄膜晶體管)開啟，低電平信號線輸入的低電平信號輸入至第五薄膜晶體管的柵極，對第五薄膜晶體管進行放電，從而可以有效的將第五薄膜警惕端上積累的電荷釋放，進一步提聞了移位寄存器單兀的穩(wěn)定性。本發(fā)明實施例中的移位寄存器單元可以是雙向掃描移位寄存器，為了實現(xiàn)雙向掃描，所述掃描控制子模塊可以包括:第八薄膜晶體管和第九薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接。為進一步加強電位上拉模塊的放電效果，本發(fā)明實施例的控制模塊還可以包括:第六薄膜晶體管和第七薄膜晶體管，所述第六薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接，所述第七薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。具體的，可以在第一薄膜晶體管的柵極為高電平時，通過第六薄膜晶體管為第五薄膜晶體管放電，在第一薄膜晶體管的柵極為高電平時，通過第七薄膜晶體管為第五薄膜晶體管放電。為了提高柵極驅動電路的工作效率，不同級的移位寄存器單元可以相互耦合，具體的，所述移位寄存器單元還可以包括:第十三薄膜晶體管和第十四薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與上一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與上一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與下一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與下一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接。為了降低脈沖的出現(xiàn)頻率，達到降低柵極驅動電路的功耗的目的，所述柵極驅動電路可以包括四條時鐘信號線，所述四條時鐘信號線依次連接到相鄰的四個移位寄存器單
J Li ο<實施例五>如圖5為本發(fā)明實施例五的柵極驅動電路的結構示意圖。相對于圖1所示的現(xiàn)有技術中的柵極驅動電路，本發(fā)明實施例的柵極驅動電路采用了 4根時鐘控制信號線CLK1-CLK4，時鐘控制信號線的增加是為了降低脈沖的出現(xiàn)頻率，達到降低柵極驅動電路的功耗的目的。另外，還增加了 2根交流信號控制線Vacl，Vac2，其作用是在后續(xù)放電時刻，實現(xiàn)對移位寄存器單元中的電位下拉單元在不同時間段(比如相鄰的兩幀時間)輪流放電的過程。V_F、V_R是控制正向以及逆向掃描的信號線。另外，相對于圖1所示的現(xiàn)有技術中的柵極驅動電路，還增加了上端的偽級SRO以及下端的偽級SR2N+1，偽級的設計是為了防止在正向或逆向掃描時，外部的錯誤信號的輸入到SRl或SR2N。另一方面，在不同級的移位寄存器單元的連接上，從上端到下端，增加了奇數(shù)級與偶數(shù)級的耦合，即將奇數(shù)級下拉節(jié)點PD_P，PD_N分別與偶數(shù)級的下拉節(jié)點PD_N，PD_P相連，比如，SRl級中的PD_P，PD_N分別與SR2級中的PD_N，PD_P相連，SR3級中的PD_P，PD_N分別與SR4級中的PD_N，PD_P相連。另外，為了增強放電效果，節(jié)點T，PU分別與上一級或下一級的節(jié)點PU，T相連，比如，SRO級的T, PU分別與SRl級的PU, T相連，SR2級的T，PU分別與SR3級的PU, T相連。如圖6所示為本發(fā)明實施例五的移位寄存器單元的電路結構示意圖，圖6中包括了相鄰的奇數(shù)級與偶數(shù)級移位寄存器單元的電路結構。在奇數(shù)級移位寄存器單元的電路結構中，包括:第一控制模塊100、第二控制模塊200和輸出緩沖模塊300。其中，第一控制模塊100和第二控制模塊200執(zhí)行上述實施例中的控制模塊的功能，輸出緩沖模塊300執(zhí)行上述實施例中的電位上拉模塊和電位下拉模塊執(zhí)行的功能。第一控制模塊100，包括TFT T8和TFT T9，T8和T9的漏極分別與掃描控制信號線V_F, V_R連接，T8和T9的柵極分別與上一個奇數(shù)級移位寄存器單元的輸出端Vout (2n_3)和下一個奇數(shù)級移位寄存器單元的輸出端Vout (2n+l)連接。第二控制模塊200，包括 TFT T3、T4、T6、T7、T10、Til、T12、T15、T16，其中，T6、T7的漏極均連接到上拉節(jié)點PU，柵極分別連接到下拉節(jié)點PD_P、PD_N,源極均連接到低電平信號線VSS。Tll的漏極以及TlO的柵極和漏極均連接到第一交流信號線Vacl，TlO的源極與Tll的柵極以及T12的漏極相連，Tll的源極連接到下拉節(jié)點PD_P，T12的柵極和源極分別到Vout (2n-3)和VSS，T10、T11、T12的作用是當Vout (2η_3)為高電平時，由Τ12將Tll的柵極放電至低電平VSS，從而使得Vacl的高電平將不會由Τ10、Τ11輸出到節(jié)點PD_P，當Vout (2n-3)為低電平時，T12關斷，Vacl的高電平將由ΤΙΟ,ΤΙΙ輸出到節(jié)點PD_P。T3、T4的柵極分別連接到下拉節(jié)點PD_P、PD_N,漏極分別連接到PD_N、PD_P，源極均連接到VSS，T3、T4的作用是當PD_P(PD_N)為高電平時，由T3 (或T4)實現(xiàn)對節(jié)點PD_N(或PD_P)的放電。T15、T16的柵極均連接到上拉節(jié)點PU，漏極分別連接到下拉節(jié)點PD_P、PD_N，源極均連接到VSS，T15、T16的作用是當節(jié)點I3U為高電平時，T15、T16將節(jié)點PD_P、PD_N放電至低電平VSS。另外，上拉節(jié)點I3U連接到上級移位寄存器單元SR2n-2中的T11、T12的柵極，其作用是當I3U為高電平，將上級移位寄存器單元SR2n-2中的下拉節(jié)點PD_P、PD_N放電至低電平VSS。輸出緩沖模塊30，由TFT T1、T2、T13、T14、T5以及電容Cb組成，當上拉節(jié)點I3U為高電平時，由Τ5輸出CLKA的高電平，Tl、Τ2的柵極分別與節(jié)點PD_P、PD_N相連，它們的主要作用是當PD_P或PD_N為高電平時，將信號輸出端下拉至低電平VSS，T13、T14的柵極均與SR2N-2級移位寄存器單元的上拉節(jié)點I3U相連，T13、T14的漏極分別與節(jié)點PD_P、PD_N相連，源極均與VSS相連，它們的作用是當SR2n-2級移位寄存器單元的上拉節(jié)點PU為高電平時，通過T13、T14分別將SR2n-l級移位寄存器單元的下拉節(jié)點PD_P、PD_N放電至低電平VSS。偶數(shù)級移位寄存器單元同樣包括:第一控制模塊100、第二控制模塊200和輸出緩沖模塊300。偶數(shù)級移位寄存器單元的電路在整體上與奇數(shù)級移位寄存器單元相同，除了偶數(shù)級移位寄存器單元的T8、T9的柵極分別連接到上一個偶數(shù)級移位寄存器單元的輸出端Vout (2n-2)以及下一個偶數(shù)級移位寄存器單元的輸出端Vout (2n+2)，以及TlO的柵極連接到交流信號線Vac2外。另外，奇數(shù)級移位寄存器單元的下拉節(jié)點PD_P、PD_N分別與偶數(shù)級移位寄存器單元的下拉節(jié)點PD_N、PD_P相連，T13、T14的柵極均連接到SR2n+l級移位寄存器單元的上拉節(jié)點PU，以及上拉節(jié)點I3U連接到SR2n+l級移位寄存器單元的T13、T14的柵極。圖7給出了偽級SRO移位寄存器單元的電路結構，相對于圖6給出的奇數(shù)級或者偶數(shù)級移位寄存器單元的電路結構，增加了另外一組節(jié)點控制TFTT17、T18和Τ19，其中T19柵極與STV相連，T18的源極與下拉節(jié)點PD_N相連，T18的源極和T17的柵極和源極均與Vac2相連。T13，T14的柵極均與SRl級中的上拉節(jié)點I3U相連以及該級中的上拉節(jié)點PU與SRl級中的Τ13，Τ14的柵極相連。Τ10,Tll和Τ12以及Τ17、Τ18和Τ19能夠實現(xiàn)在Vacl或Vac2為高電平時，即在下拉節(jié)點PD_P或PD_N為高電平，對節(jié)點I3U和信號輸出端VoutO進行輪流放電。圖8給出了偽級SR2N+1移位寄存器單元的電路圖，其整體連接結構與圖7中的偽級SRO移位寄存器單元的電路結構相類似，除了 T8和T9的柵極分別連接到Vout (2N) ,STV,以及輸出端Vout(2N+l)以及T13、T14的柵極均與SR2N級的上拉節(jié)點I3U相連以及該級中的上拉節(jié)點PU與SR2N級中的T13、T14的柵極相連。圖9給出了圖6-8所示的移位寄存器單元在正向掃描時的時序圖。如圖9所示，其給出的是近似2幀周期的時序圖，其中假定了 STV信號脈沖寬度，以及疊加在CLKl和CLK4上的偽級脈沖DCLK寬度均為1H，CLK1-CLK4的脈沖寬度為2H。在前I幀時間內(nèi)，假設了Vacl、Vac2分別為高，低電平，V_F、V_R也分別為高，低電平。在Ts前一個時刻，STV為高電平，因此圖7所示的偽級SRO中的T8開啟，上拉節(jié)點PU充電至高電平，使得T5開啟，同時STV的高電平使得T12、T19開啟，Til、T18的柵極與低電平信號線VSS相連，故Vacl的高電平不會由Tll輸出到節(jié)點PD_P，同時由于T15、T16的柵極均與上拉節(jié)點I3U相連，這使得下拉節(jié)點PD_P、PD_N分別由T15、T16放電至低電平VSS,因此T6、T1、T7、T2均關斷。兩外，由于SRO的上拉節(jié)點PU與SRl中的Τ13，Τ14的柵極相連，故SRl中的下拉節(jié)點PD_P、PD_N被下拉至低電平VSS。在Ts時刻，疊加在CLKl上的偽級脈沖DCLK到來，經(jīng)由T5輸出到VoutO,該高電平同時輸入到SR1、SR2級中的T8的柵極，因此圖5所示的SR1，SR2中的T5均開啟，上拉節(jié)點I3U均充電至高電平，同時，由于T12的柵極與VoutO相連，因T12也開啟，這使得Tll的柵極與低電平信號線VSS相連，因此Vacl的高電平不會經(jīng)由Tll輸出到下拉節(jié)點PD_P，同時由于T15、T16的柵極均與上拉節(jié)點I3U相連，因此下拉節(jié)點PD_P、PD_N均與低電平VSS相連，故T6、T1、T7、T2均關斷。在TO時間段，CLK3變?yōu)楦唠娖?，由前面知道，SRl中的Τ5開啟，故該高電平經(jīng)由Τ5輸出到Voutl，由圖5所示的連接可知，該高電平輸入到SR3中T8的柵極，使得SR3中的上拉節(jié)點PU充電至高電平，T5開啟，同時該級中的下拉節(jié)點PD_P、PD_N變?yōu)榈碗娖?，T6、T1、Τ7、Τ2均關斷。另外，由圖5知道，該Voutl高電平會反饋到圖7所示的SRO中的T9的柵極，因此SRO中上拉節(jié)點I3U會被放電至低電平V_R，同時，由于SRl中節(jié)點PU均與SRO中的T13，T14的柵極相連，因此，進一步加強了 SRO級中的PD_P、PD_N的下拉效果。在Tl時間段，CLK4變?yōu)楦唠娖?，由前知道SR2中的T5開啟，因此該高電平會經(jīng)由T5輸出到Vout2，同樣由圖5的連接知道，該高電平輸入到SR4的柵極，使得SR4中的上拉節(jié)點I3U充電至高電平，T5開啟，該級中下拉節(jié)點PD_P、PD_N變?yōu)榈碗娖?，T6、T1、T7、T2均關斷。同時，由于SR2的節(jié)點PU與SR3中的T13，T14柵極相連，因此SR3中下拉節(jié)點PD_P、PD_N被放電至低電平VSS。此時，Voutl繼續(xù)輸出CLK3的高電平。注意此時，對于圖7所示的SRO而言，由于上拉節(jié)點I3U被放電至低電平V_R，因此T15，T16均關斷，Vacl的高電平會經(jīng)由T10，T11輸入到節(jié)點PD_P，由于T13、T14的柵極均與SRl的節(jié)點I3U相連，由于Τ13、Τ14較強的放電能力，因此SRO中節(jié)點PD_P、PD_N均處于低電平VSS。在T2時間段，CLK2變?yōu)楦唠娖?，由前知道，SR3中的T5開啟，此高電平會經(jīng)由T5輸出到Vout3，同樣由圖5的連接知道，該高電平輸入到SR5中T8的柵極，使得SR5中的節(jié)點I3U充電至高電平，T5開啟，該級中節(jié)點PD_P、PD_N變?yōu)榈碗娖剑琓6、Tl、T7、T2均關斷。由于SR3的PU點與SR2中的T13、T14的柵極相連，因此進一步加強了 SR2中T13、T14的下拉效果。同樣由圖5知道，Vout3的高電平會輸入到SRl中的T9的柵極，使得SRl中的節(jié)點PU放電至低電平V_R。這時，SRO中Vacl的高電平會經(jīng)由Tll輸出到節(jié)點PD_P，因此T6、Tl開啟，VoutO以及節(jié)點I3U均被放電至低電平，T7、T2均關斷。同時，Vout2繼續(xù)輸出CLK4的高電平。在T3時間段，CLKl變?yōu)楦唠娖?，由前知道，SR4中T5開啟，該高電平會經(jīng)由T5輸出到Vout4，同樣由圖5知道，該高電平輸入到SR6的柵極，使得SR6中的節(jié)點I3U充電至高電平，T5開啟，該級中節(jié)點PD_P，PD_N變?yōu)榈碗娖?，T6、T1、T7、T2均關斷。該高電平會輸入到SR5中的Τ13、Τ14的柵極，使得該級中的節(jié)點PD_P、PD_N下拉至低電平VSS。同樣由圖5知道，Vout4的高點平會輸入到SR2中的T9的柵極，使得節(jié)點SR2中的節(jié)點放電至低電平V_R。類似前面的分析，在SRl中，Vacl的高電平會經(jīng)由Tll輸出到節(jié)點PD_P，因此SRl中的T6、Tl開啟，SR2中的T7、T2開啟，而SRl中節(jié)點PD_N，SR2中PD_P仍處于低電平VSS。在第一幀要結束的前一時間段，疊加在CLK4上的偽級脈沖會經(jīng)由圖8所示SR2N+1級中的T2輸出到Vout (2N+1)，該高電平同時輸入到SR2N，SR2N-1級中的T9的柵極，使得這兩級中的節(jié)點I3U放電至低電平VSS。此時，前面所有級中奇數(shù)級Vacl的高電平會經(jīng)由Tll輸入到節(jié)點PD_P，由于相鄰的基數(shù)級中節(jié)點PD_P，PD_N分別與偶數(shù)級中節(jié)點PD_N，PD_P相連，因此奇數(shù)級中的T6，Tl與偶數(shù)級`中T7，T2均開啟，對節(jié)點PU以及每個輸出端進行放電，這時奇數(shù)級中的T7，T2以及偶數(shù)級中的T6，Tl均處于低電平VSS。在第二幀開始時，移位寄存器單元的時序圖與第一幀相類似，但是所不同是，在第二幀時Vac2為高電平，Vacl為低電平，這時在后續(xù)時間段，每級的移位寄存器單元的持續(xù)放電是由偶數(shù)級中的Vac2的高電平經(jīng)由Tll輸出到節(jié)點PD_P，由于相鄰的基數(shù)級中節(jié)點PD_P，PD_N分別與偶數(shù)級中節(jié)點PD_N，PD_P相連，因此奇數(shù)級中T7，T2以及偶數(shù)級中的T6，Tl均開啟，對節(jié)點PU以及每個輸出端進行放電，而奇數(shù)級中的T6，Tl以及偶數(shù)級中的T7, T6均關斷。由于T3，T4分別與節(jié)點PD_P，PD_N相連，這樣就實現(xiàn)了在相鄰的兩幀，TFTT6，Tl，T3和T7，T2, T4,在Vacl或Vac2為高電平時，對上拉節(jié)點I3U以及各級的輸出端進行輪流放電的過程。圖10給出的是本發(fā)明實施例的移位寄存器單元在逆向掃描時的時序圖。在逆向掃描時，V_R為高電平，V_F為低電平，此時疊加在CLK4上的偽級脈沖信號首先由圖8所示的SR2N+1輸出，然后各個高電平脈沖依次由輸出端Vout (2N)，Vout (2N-1)，Vout (2N-2)，Vout (2N-3),……輸出，從而實現(xiàn)了逆向掃描。相對于正向掃描過程，逆向掃描時各級的高電平是由T9輸入到節(jié)點PU的，而正向掃描時，高電平是由T8輸入到節(jié)點PU的。在逆向掃描時，同樣實現(xiàn)了在相鄰的兩幀，TFT T6，Tl，T3和T7，T2，T4，在Vacl或Vac2為高電平時，對上拉節(jié)點PU以及各級的輸出端進行輪流放電的過程。需要了解的是，在圖9和10給出的時序圖是Vacl，Vac2的高電平持續(xù)時間是I幀時給出的，實際上Vacl或Vac2的高電平持續(xù)時間只需是脈沖的寬度的某個正整數(shù)倍，同時較一幀時間小，以及二者的相位始終相反時，就可以實現(xiàn)上述的奇、偶數(shù)級中TFT T6, Tl, T3和T7，T2, T4對上拉節(jié)點以及各級的輸出端進行輪流放電的過程。此時的時序圖不再贅述。根據(jù)前面的圖9以及圖10時序分析知道，圖5給出的移位寄存器單元電路圖能夠實現(xiàn)雙向掃描功能，相對一般的移位寄存器單元連接結構，增加了時鐘控制信號以及兩根交流信號線，以及偽級SRO和SR2N+1，以及相鄰的奇數(shù)級和偶數(shù)級中節(jié)點PD_P，PD_N, T，以及PU耦合，更重要的是，通過對移位寄存器單元以及偽級單元的電路改進設計，使得偽級單元以及圖6給出的兩組下拉的TFT 了6，11，了3和了7，了2，了4，在不同時間段(比如說相鄰的2幀時間)Vacl或Vac2為高電平時，對上拉節(jié)點I3U以及各級的輸出端進行輪流放電，這樣的設計降低了下拉TFT T6, Tl, T3和T7，T2, T4的柵極偏壓，提高了移位寄存器單元的穩(wěn)定性及壽命。以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
權利要求
1.一種移位寄存器，其特征在于，包括: 電位上拉模塊，與時鐘信號線和信號輸出端連接； 至少兩個電位下拉模塊，均與低電平信號線和所述信號輸出端連接； 控制模塊，與所述電位上拉模塊和所述電位下拉模塊連接，用于控制所述電位上拉模塊開啟，將所述時鐘信號線輸入的高電平信號輸出至所述信號輸出端，以及控制所述至少兩個電位下拉模塊輪流開啟，將所述低電平信號線輸入的低電平信號輸出至所述信號輸出端，并在所述至少兩個電位下拉模塊其中之一開啟時，控制其他所述電位下拉模塊放電。
2.如權利要求1所述的移位寄存器，其特征在于，所述至少兩個電位下拉模塊包括第一薄膜晶體管和第二薄膜晶體管，所述第一薄膜晶體管和第二薄膜晶體管的漏極均與所述信號輸出端連接，源極均與所述低電平信號線連接，所述第一薄膜晶體管的柵極與第一交流信號線連接，所述第二薄膜晶體管的柵極與第二交流信號線連接，所述第一交流信號線輸入的信號和所述第二交流信號線輸入的信號為高低相反的電平信號。
3.如權利要求2所述的移位寄存器，其特征在于，所述控制模塊包括:第三薄膜晶體管和第四薄膜晶體管，所述第三薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第二薄膜晶體管的柵極連接，源極與所述低電平信號線連接，所述第四薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第一薄膜晶體管的柵極連接，源極與所述低電平信號線連接。
4.如權利要求2所述的移位寄存器，其特征在于，所述控制模塊還包括:掃描控制子模塊，所述電位上拉模塊包括第五薄膜晶體管和電容，所述第五薄膜晶體管的柵極與所述掃描控制子模塊連接，漏極與所述時鐘信號線連接，源極與所述信號輸出端連接，所述電容的一端與所述第五薄膜晶體管的柵極連接，另一端與所述第一薄膜晶體管和所述第二薄膜晶體管的漏極連接。
5.如權利要求4所述的移位寄存器，其特征在于，所述控制模塊包括:第六薄膜晶體管，所述第六薄膜晶體管的柵極與所述第一薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。
6.如權利要求4所述的移位寄存器，其特征在于，所述控制模塊還包括:第七薄膜晶體管，所述第七薄膜晶體管的柵極與所述第二薄膜晶體管的柵極連接，漏極與所述第五薄膜晶體管的柵極連接，源極與所述低電平信號線連接。
7.一種柵極驅動電路，包括多個級聯(lián)的移位寄存器單元，其特征在于，所述移位寄存器單元為權利要求1-6任一項所述的移位寄存器。
8.如權利要求7所述的柵極驅動電路，其特征在于，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與下一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與下一級移位寄存器單元的第一薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)級移位寄存器單元時，其第一薄膜晶體管的柵極與上一級移位寄存器單元的第二薄膜晶體管的柵極連接，其第二薄膜晶體管的柵極與上一級移位寄存器單元的第一薄膜晶 體管的柵極連接，奇數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與所述第一交流信號線連接，偶數(shù)級移位寄存器單元的第一薄膜晶體管的柵極與所述第二交流信號線連接。
9.如權利要求7所述的柵極驅動電路，其特征在于，所述控制模塊還包括:第十薄膜晶體管、第十一薄膜晶體管和第十二薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第一交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第一交流信號線連接，源極與所述第一薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第十薄膜晶體管的柵極和漏極均與所述第二交流信號線連接，源極與所述第十二薄膜晶體管的漏極連接，所述第十二薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與所述低電平信號線連接，所述第十一薄膜晶體管的柵極與所述第十二薄膜晶體管的漏極連接，漏極與所述第二交流信號線連接，源極與所述第二薄膜晶體管的柵極連接。
10.如權利要求7所述的柵極驅動電路，其特征在于，所述掃描控制子模塊包括:第八薄膜晶體管和第九薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一奇數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一奇數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接；所述移位寄存器單元為偶數(shù)級移位寄存器單元時，所述第八薄膜晶體管的柵極與上一偶數(shù)級移位寄存器單元的信號輸出端連接，漏極與正向掃描控制信號線連接，源極與所述第五薄膜晶體管的柵極連接，所述第九薄膜晶體管的柵極與下一偶數(shù)級移位寄存器單元的信號輸出端連接，源極與反向掃描控制信號線連接，漏極與所述第五薄膜晶體管的柵極連接。
11.如權利要求7所述的柵極驅動電路，其特征在于，所述移位寄存器單元還包括:第十三薄膜晶體管和第十四薄膜晶體管，所述移位寄存器單元為奇數(shù)級移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與上一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與上一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接，所述移位寄存器單元為偶數(shù)移位寄存器單元時，所述第十三薄膜晶體管和第十四薄膜晶體管的柵極均與下一級移位寄存器單元的第五薄膜晶體管的柵極連接，源極均與所述低電平信號線連接，所述第十三薄膜晶體管的漏極與本級移位寄存器單元的第一薄膜晶體管的柵極連接，所述第十四薄膜晶體管的漏極與本級移位寄存器單元的第二薄膜晶體管的柵極連接，本級移位寄存器單元的第五薄膜晶體管的柵極與下一級移位寄存器單元的第十三薄膜晶體管和第十四薄膜晶體管的柵極連接。
12.如權利要求7所述的柵極驅動電路，其特征在于，所述柵極驅動電路包括四條所述時鐘信號線，所述四條時鐘信號線依次連接到相鄰的四個所述移位寄存器單元。
13.—種顯示裝置，其特征在于，包括權利要求7-12任一項所述的柵極驅動電路。
全文摘要
本發(fā)明提供一種移位寄存器、柵極驅動電路及顯示裝置，該移位寄存器包括電位上拉模塊，與時鐘信號線和信號輸出端連接；至少兩個電位下拉模塊，均與低電平信號線和所述信號輸出端連接；控制模塊，與所述電位上拉模塊和所述電位下拉模塊連接，用于控制所述電位上拉模塊開啟，將所述時鐘信號線輸入的高電平信號輸出至所述信號輸出端，以及控制所述至少兩個電位下拉模塊輪流開啟，將所述低電平信號線輸入的低電平信號輸出至所述信號輸出端，并在所述至少兩個電位下拉模塊其中之一開啟時，控制其他所述電位下拉模塊放電。本發(fā)明能夠有效降低電位下拉TFT的柵極過偏壓，提高移位寄存器單元的穩(wěn)定性。
文檔編號G11C19/28GK103198867SQ20131010943
公開日2013年7月10日 申請日期2013年3月29日 優(yōu)先權日2013年3月29日
發(fā)明者胡祖權, 王國磊, 馬睿, 胡明 申請人:合肥京東方光電科技有限公司, 京東方科技集團股份有限公司