專(zhuān)利名稱(chēng)：移位寄存器、顯示裝置、柵極驅(qū)動(dòng)電路及驅(qū)動(dòng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示領(lǐng)域，特別涉及一種移位寄存器、顯示裝置、柵極驅(qū)動(dòng)電路及驅(qū)動(dòng)方法。
背景技術(shù)：
在薄膜晶體管液晶顯示TFT-1XD中，實(shí)現(xiàn)一幀畫(huà)面顯示的基本原理是通過(guò)數(shù)據(jù)驅(qū)動(dòng)將每一行像素所需的信號(hào)依次從上往下輸出，柵極驅(qū)動(dòng)依次從上到下對(duì)每一像素行輸入一定寬度的方波進(jìn)行選通。現(xiàn)今的制造方法是將柵極驅(qū)動(dòng)IC和數(shù)據(jù)驅(qū)動(dòng)IC通過(guò)C0G(chipon glass)工藝黏結(jié)在玻璃面板上。小尺寸薄膜晶體管液晶顯示當(dāng)分辨率較高時(shí)，柵極和數(shù)據(jù)驅(qū)動(dòng)輸出較多，驅(qū)動(dòng)IC的長(zhǎng)度將增大，這將不利于模組驅(qū)動(dòng)IC的貼合工藝。如今，通過(guò)柵極驅(qū)動(dòng)電路的設(shè)計(jì)，在不增加現(xiàn)有制程上任何工藝和成本的情況下將柵極驅(qū)動(dòng)IC通過(guò)陣列基板工藝制作在玻璃面板上，基本的柵極驅(qū)動(dòng)電路移位寄存器單元電路原理圖如圖1所示，但該電路工作周期較長(zhǎng)，電壓閾存在漂移問(wèn)題，控制信號(hào)無(wú)法對(duì)電路很好的控制。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題本發(fā)明要解決的技術(shù)問(wèn)題是:如何提供一種移位寄存器、顯示裝置、柵極驅(qū)動(dòng)電路及驅(qū)動(dòng)方法能夠減小電路的工作周期，改善電壓閾漂移問(wèn)題，更好的實(shí)現(xiàn)控制信號(hào)對(duì)電路的控制。(二)技術(shù)方案為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種移位寄存器，所述移位寄存器包括多級(jí)移位寄存電路，所述多級(jí)移位寄存電路的第N級(jí)移位寄存電路包括:預(yù)充電電路，用于對(duì)上拉電路進(jìn)行預(yù)充電；上拉電路，用于在預(yù)充電完成后使輸出端輸出高電平；復(fù)位電路，在輸出端輸出高電平后對(duì)所述第N級(jí)移位寄存電路進(jìn)行復(fù)位；保持電路，在所述第N級(jí)移位寄存電路復(fù)位后保持第N級(jí)移位寄存電路的輸出電位；所述預(yù)充電電路的控制端和輸入端與上一級(jí)移位寄存電路的輸出端連接，輸出端與所述復(fù)位電路的輸入端連接；所述上拉電路的輸入端與第一控制信號(hào)端子連接；所述復(fù)位電路的控制端與下一級(jí)移位寄存電路的輸出端連接，輸出端接地；所述保持電路與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端、所述上拉電路的輸出端相連，第一控制端與所述第一控制信號(hào)端子連接，第二控制端與所述第二控制信號(hào)端子連接；所述保持電路設(shè)置有第八晶體管，所述第八晶體管的柵極與所述第一控制信號(hào)端子連接，源極和漏極相互連接。
優(yōu)選的，所述保持電路包括第一保持電路和第二保持電路，所述第八晶體管設(shè)置在所述弟一保持電路中。優(yōu)選的，所述第一保持電路包括第五晶體管和第八晶體管，所述第八晶體管的柵極為所述保持電路的第一控制端，所述第八晶體管的源極和漏極與所述第五晶體管的源極連接，所述第五晶體管的柵極與所述上拉電路的控制端連接，所述第五晶體管的漏極接地；所述第二保持電路包括第四晶體管、第六晶體管和第七晶體管，所述第四晶體管的柵極為所述保持電路的第二控制端，第四晶體管的源極與所述第六晶體管的源極及所述上拉電路的輸出端連接，所述第四晶體管的漏極接地，所述第六晶體管的柵極與所述第七晶體管的柵極連接，所述第六晶體管的漏極接地，所述第七晶體管的源極與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端連接，所述第七晶體管的漏極接地；所述第一保持電路和第二保持電路通過(guò)下拉節(jié)點(diǎn)連接，所述下拉節(jié)點(diǎn)連接第八晶體管的源極和漏極、所述第五晶體管的源極、所述第六晶體管的柵極、所述第七晶體管的柵極。優(yōu)選的，所述第一保持電路包括第五晶體管和第八晶體管，所述第八晶體管的控制端為所述保持電路的第一控制端，所述第八晶體管的源極和漏極與所述第五晶體管的源極連接，所述第五晶體管的柵極與所述上拉電路的控制端連接，所述第五晶體管的漏極接地；所述第二保持電路包括第四晶體管、第六晶體管和第七晶體管，所述第四晶體管的柵極為所述保持電路的第二控制端，第四晶體管的源極與所述第七晶體管的源極及所述上拉電路的輸出端連接，所述第四晶體管的漏極接地，所述第六晶體管的柵極與所述第七晶體管的柵極連接，所述第六晶體管的源極與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端連接，所述第六晶體管的漏極與第七晶體管的源極連接，所述第七晶體管的漏極接地；所述第一保持電路和第二保持電路通過(guò)下拉節(jié)點(diǎn)連接，所述下拉節(jié)點(diǎn)連接第八晶體管的源極和漏極、所述第五晶體管的源極、所述第六晶體管的柵極、所述第七晶體管的柵極。優(yōu)選的，所述預(yù)充電電路包括第一晶體管，所述第一晶體管的柵極為控制端，源極為輸入端，漏極為輸出端。優(yōu)選的，所述復(fù)位電路包括第二晶體管，所述第二晶體管的柵極為控制端，源極為輸入端，漏極為輸出端。優(yōu)選的，所述上拉電路包括第三晶體管和電容，所述第三晶體管的柵極為控制端，源極為輸入端，漏極為輸出端，所述第三晶體管的柵極和漏極分別與所述電容的兩端連接。本發(fā)明還提供一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括所述的移位寄存器。本發(fā)明還提供一種顯示裝置，所述顯示裝置包括所述的柵極驅(qū)動(dòng)電路。本發(fā)明還提供一種柵極驅(qū)動(dòng)方法，該方法包括步驟:SI預(yù)充電電路對(duì)上拉電路進(jìn)行充電；S2上拉電路對(duì)移位寄存電路電位進(jìn)行上拉,移位寄存電路輸出高電平；
S3復(fù)位電路對(duì)移位寄存電路進(jìn)行復(fù)位；S4保持電路在移位寄存電路復(fù)位后保持移位寄存電路的輸出電位；所述步驟S4中保持電路中的第八晶體管的等效電容隨第八晶體管的開(kāi)啟或關(guān)閉改變，第八晶體管開(kāi)啟時(shí)的等效電容大于第八晶體管關(guān)閉時(shí)的等效電容。(三)有益效果本發(fā)明提供的移位寄存器、顯示裝置、柵極驅(qū)動(dòng)電路及驅(qū)動(dòng)方法，不僅實(shí)現(xiàn)了移位寄存，還減小了電路的工作周期，改善了電壓與漂移問(wèn)題，通過(guò)源漏短接的晶體管，實(shí)現(xiàn)控制信號(hào)對(duì)下拉節(jié)點(diǎn)的控制，使下拉結(jié)點(diǎn)在第一控制信號(hào)為高電平時(shí)快速升高，在第一控制信號(hào)為低電平時(shí)下降幅度減小，能夠更好實(shí)現(xiàn)控制信號(hào)對(duì)電路的控制。


圖1是現(xiàn)有技術(shù)GOA電路移位寄存器單兀電路原理圖；圖2是本發(fā)明實(shí)施例移位寄存器電路原理圖；圖3是本發(fā)明實(shí)施例1移位寄存器單元電路原理圖；圖4是本發(fā)明實(shí)施例移位寄存器單元電路時(shí)序波形圖；圖5是本發(fā)明實(shí)施例移位寄存器電路時(shí)序波形圖；圖6是本發(fā)明實(shí)施例2移位寄存器單元電路原理圖；圖7是本發(fā)明實(shí)施例柵極驅(qū)動(dòng)方法步驟圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。實(shí)施例1本發(fā)明實(shí)施例的一種移位寄存器，所述移位寄存器包括多級(jí)移位寄存電路如圖2所示，圖中SRO-SRn為n級(jí)移位寄存電路的每一級(jí)，GLO-GLn為n級(jí)移位寄存電路的輸出端，STV為起始信號(hào)，每級(jí)移位寄存器以上級(jí)的輸出作為STV起始信號(hào)，以下級(jí)的輸出作為Reset復(fù)位信號(hào)，在雙時(shí)鐘CK和CKB下工作，實(shí)現(xiàn)自上而下的柵驅(qū)動(dòng)掃描輸出。如圖3所示，所述多級(jí)移位寄存電路的第N級(jí)移位寄存電路包括:預(yù)充電電路I，用于對(duì)上拉電路進(jìn)行預(yù)充電；上拉電路2，用于在預(yù)充電完成后使輸出端OUTPUT輸出高電平；復(fù)位電路3，在輸出端OUTPUT輸出高電平后對(duì)所述第N級(jí)移位寄存電路進(jìn)行復(fù)位；保持電路，在所述第N級(jí)移位寄存電路復(fù)位后保持第N級(jí)移位寄存電路的輸出電位；其中N為大于I的自然數(shù)。所述預(yù)充電電路I的控制端和輸入端與上一級(jí)移位寄存電路的輸出端N-1_0UT連接，輸出端與所述復(fù)位電路3的輸入端連接；所述上拉電路2的輸入端與第一控制信號(hào)端子CK連接；所述復(fù)位電路3的控制端與下一級(jí)移位寄存電路的輸出端N+1_0UT連接，輸出端接地；所述保持電路與所述預(yù)充電電路I的輸出端、所述復(fù)位電路3的輸入端、所述上拉電路2的控制端、所述上拉電路2的輸出端相連，第一控制端與所述第一控制信號(hào)端子CK連接，第二控制端與所述第二控制信號(hào)端子CKB連接；所述保持電路設(shè)置有第八晶體管M8，所述第八晶體管M8的柵極與所述第一控制信號(hào)端子連接，源極和漏極相互連接。所述保持電路包括第一保持電路4A和第二保持電路4B，所述第八晶體管M8設(shè)置在所述第一保持電路4A中。所述第一保持電路4A包括第五晶體管M5和第八晶體管M8，所述第八晶體管M8的控制端為所述保持電路的第一控制端，所述第八晶體管M8的源極和漏極與所述第五晶體管M5的源極連接，所述第五晶體管M5的柵極與所述上拉電路2的控制端連接，所述第五晶體管M5的漏極接地；所述第二保持電路4B包括第四晶體管M4、第六晶體管M6和第七晶體管M7,所述第四晶體管M4的柵極為所述保持電路的第二控制端，第四晶體管M4的源極與所述第六晶體管M6的源極及所述上拉電路2的輸出端連接，所述第四晶體管M4的漏極接地，所述第六晶體管M6的柵極與所述第七晶體管M7的柵極連接，所述第六晶體管M6的漏極接地，所述第七晶體管M7的源極與所述預(yù)充電電路I的輸出端、所述復(fù)位電路3的輸入端、所述上拉電路2的控制端連接，所述第七晶體管M7的漏極接地；所述第一保持電路4A和第二保持電路4B通過(guò)下拉節(jié)點(diǎn)F1D連接,所述下拉節(jié)點(diǎn)F1D連接第八晶體管M8的源極和漏極、所述第五晶體管M5的源極、所述第六晶體管M6的柵極、所述第七晶體管M7的柵極。圖中PU為上拉結(jié)點(diǎn)，ro為下拉結(jié)點(diǎn)，第一控制信號(hào)端子CK與第二控制信號(hào)端子CKB輸入的信號(hào)為差分輸入的雙時(shí)鐘信號(hào)。所述預(yù)充電電路包括第一晶體管M1，所述第一晶體管Ml的柵極為控制端，源極為輸入端，漏極為輸出端。所述復(fù)位電路包括第二晶體管M2，所述第二晶體管M2的柵極為控制端，源極為輸入端，漏極為輸出端。所述上拉電路包括第三晶體管M3和電容Cl，所述第三晶體管M3的柵極為控制端，源極為輸入端，漏極為輸出端，所述第三晶體管M3的柵極和漏極分別與所述電容的兩端連接。優(yōu)選的，上面提到的晶體管(第以晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管)為薄膜晶體管。具體的，本發(fā)明實(shí)施例1的移位寄存器，如圖4所述，第一時(shí)鐘信號(hào)內(nèi)第一控制信號(hào)端子CK輸出為低電平，第二控制信號(hào)端子CKB輸出為高電平，上一級(jí)移位寄存電路輸出N-1_0UT為高電平，下一級(jí)移位寄存電路輸出N+1_0UT為低電平。晶體管M2、M6、M7、M8關(guān)閉，晶體管Ml、M4開(kāi)啟。上一級(jí)移位寄存電路輸出N-1_0UT通過(guò)晶體管Ml對(duì)晶體管M3的柵極進(jìn)行預(yù)充電，使得上拉結(jié)點(diǎn)PU點(diǎn)電壓上升。第二控制信號(hào)端子CK為低電平，同時(shí)上拉結(jié)點(diǎn)PU對(duì)下拉結(jié)點(diǎn)ro進(jìn)行下拉，使下拉結(jié)點(diǎn)ro電壓為低，晶體管M6、M7均關(guān)閉，使晶體管M3的柵極上拉結(jié)點(diǎn)I3U保持預(yù)充電Pre-charging狀態(tài)，輸出端OUTPUT電壓保持低電平。
第二時(shí)鐘信號(hào)內(nèi)，電路預(yù)充電Pre-charging后,第一控制信號(hào)端子CK輸出為高電平，第二控制信號(hào)端子CKB輸出為低電平,上一級(jí)移位寄存電路輸出N-1_0UT為電平,下一級(jí)移位寄存電路輸出N+1_0UT為低電平。晶體管Ml、M2、M4關(guān)閉。上拉結(jié)點(diǎn)I3U通過(guò)電容Cl的boost作用上升，晶體管M3開(kāi)啟，輸出端OUTPUT輸出高電壓信號(hào)。晶體管M8的源漏短接，等效于電容，使下拉結(jié)點(diǎn)ro點(diǎn)電位耦合第一控制信號(hào)端子CK的信號(hào)變化，此時(shí)上拉結(jié)點(diǎn)I3U為高電平，晶體管M5開(kāi)啟，晶體管M8、M5的寬長(zhǎng)比使下拉結(jié)點(diǎn)I3D電位為低，晶體管M7、M8關(guān)閉。此階段晶體管M8的等效電容大小為晶體管開(kāi)啟時(shí)的等效電容。上拉保持高電平，輸出端OUTPUT保持輸出高電平，對(duì)上一級(jí)移位寄存電路輸出N-1_0UT信號(hào)進(jìn)行移位。第三時(shí)鐘信號(hào)內(nèi)，上一級(jí)移位寄存電路輸出N_1_0UT為低電平,第一控制信號(hào)端子CK為低電平，第二控制信號(hào)端子CKB為高電平，下一級(jí)移位寄存電路輸出N+1_0UT為高電平。晶體管Ml關(guān)閉，晶體管M2、M4開(kāi)啟。上I3U點(diǎn)和輸出端OUTPUT置位到低電平。第四時(shí)鐘信號(hào)內(nèi)，上一級(jí)移位寄存電路輸出N-1_0UT為低電平，下一級(jí)移位寄存電路輸出N+1_0UT為低電平，第一控制信號(hào)端子CK為高電平，第二控制信號(hào)端子CKB為低電平。晶體管M1、M2、M4關(guān)閉，上拉結(jié)點(diǎn)PU為低電平，晶體管M3、M5關(guān)閉。晶體管M8的源漏短接，等效于電容，第一控制信號(hào)端子CK為高電平，下拉結(jié)點(diǎn)ro通過(guò)晶體管M8耦合第一控制信號(hào)端子CK的高電平，使晶體管M6、M7開(kāi)啟，上拉結(jié)點(diǎn)I3U和輸出端OUTPUT下拉至低電平。此階段晶體管M8的等效電容大小為晶體管開(kāi)啟時(shí)的等效電容，電容較晶體管關(guān)閉時(shí)的等效電容大。第五時(shí)鐘信號(hào)內(nèi)，上一級(jí)移位寄存電路輸出N-1_0UT為低電平，下一級(jí)移位寄存電路輸出N+1_0UT為低電平，第一控制信號(hào)端子CK為低電平，第二控制信號(hào)端子CKB為高電平。晶體管M1、M2關(guān)閉，上拉結(jié)點(diǎn)PU為低電平，晶體管M3、M5關(guān)閉。晶體管M4開(kāi)啟，輸出端OUTPUT下拉至低電平。晶體管M8的源漏短接，等效于電容，第一控制信號(hào)端子CK為低電平，下拉結(jié)點(diǎn)通過(guò)晶體管M8耦合第一控制信號(hào)端子CK的低電平，此階段晶體管M8的等效電容大小為晶體管關(guān)閉時(shí)的等效電容，電容較晶體管開(kāi)啟時(shí)的等效電容小。本發(fā)明實(shí)施例的移位寄存器電路時(shí)序波形圖如圖5所不，圖中STV為起始"[目號(hào)，GLO-GLn為n級(jí)移位寄存電路的輸出端。本發(fā)明提供的移位寄存器減小了電路的工作周期，改善了電壓與漂移問(wèn)題，通過(guò)源漏短接的晶體管，實(shí)現(xiàn)控制信號(hào)對(duì)下拉節(jié)點(diǎn)的控制，使下拉結(jié)點(diǎn)在第一控制信號(hào)為高電平時(shí)快速升高，在第一控制信號(hào)為低電平時(shí)下降幅度減小，能夠更好實(shí)現(xiàn)控制信號(hào)對(duì)電路的控制。實(shí)施例2本發(fā)明實(shí)施例的一種移位寄存器如圖6所示，其特征與實(shí)施例1基本相同，不同之處在于，所述第一保持電路包括第五晶體管和第八晶體管，所述第八晶體管的控制端為所述保持電路的第一控制端，所述第八晶體管的源極和漏極與所述第五晶體管的源極連接，所述第五晶體管的柵極與所述上拉電路的控制端連接，所述第五晶體管的漏極接地；所述第二保持電路包括第四晶體管、第六晶體管和第七晶體管，所述第四晶體管的柵極為所述保持電路的第二控制端，第四晶體管的源極與所述第七晶體管的源極及所述上拉電路的輸出端連接，所述第四晶體管的漏極接地，所述第六晶體管的柵極與所述第七晶體管的柵極連接，所述第六晶體管的源極與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端連接，所述第六晶體管的漏極與第七晶體管的源極連接，所述第七晶體管的漏極接地；所述第一保持電路和第二保持電路通過(guò)下拉節(jié)點(diǎn)連接，所述下拉節(jié)點(diǎn)連接第八晶體管的源極和漏極、所述第五晶體管的源極、所述第六晶體管的柵極、所述第七晶體管的柵極。本發(fā)明通過(guò)源漏短接的晶體管實(shí)現(xiàn)電容耦合的效果，其方案可以有很多種，例如可以通過(guò)預(yù)充電電路Pre-charging和復(fù)位電路Reset模塊的設(shè)計(jì)實(shí)現(xiàn)GOA雙向掃描、通過(guò)設(shè)計(jì)使上拉結(jié)點(diǎn)PU和輸出端OUTPUT下拉至前一級(jí)或后一級(jí)移位寄存器的輸出、或者是采用本發(fā)明技術(shù)的四個(gè)時(shí)鐘電路，只要使用了本發(fā)明的通過(guò)源漏短接的晶體管實(shí)現(xiàn)電容耦合的效果的技術(shù)方案，都在本發(fā)明專(zhuān)利的保護(hù)范圍內(nèi)。本發(fā)明實(shí)施例的一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括所述的移位寄存器。本發(fā)明實(shí)施例的一種顯示裝置，所述顯示裝置包括所述的柵極驅(qū)動(dòng)電路。本發(fā)明還提供一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括所述的移位寄存器。本發(fā)明還提供一種顯示裝置，所述顯示裝置包括所述的柵極驅(qū)動(dòng)電路。本發(fā)明還提供一種柵極驅(qū)動(dòng)方法如圖7所示，該方法包括步驟:SI預(yù)充電電路對(duì)上拉電路進(jìn)行充電；S2上拉電路對(duì)移位寄存電路電位進(jìn)行上拉,移位寄存電路輸出高電平；S3復(fù)位電路對(duì)移位寄存電路進(jìn)行復(fù)位；S4保持電路在移位寄存電路復(fù)位后保持移位寄存電路的輸出電位；所述步驟S4中保持電路中的第八晶體管的等效電容隨第八晶體管的開(kāi)啟或關(guān)閉改變，第八晶體管開(kāi)啟時(shí)的等效電容大于第八晶體管關(guān)閉時(shí)的等效電容。以上實(shí)施方式僅用于說(shuō)明本發(fā)明，而并非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專(zhuān)利保護(hù)范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種移位寄存器，所述移位寄存器包括多級(jí)移位寄存電路，其特征在于，所述多級(jí)移位寄存電路的第N級(jí)移位寄存電路包括: 預(yù)充電電路，用于對(duì)上拉電路進(jìn)行預(yù)充電； 上拉電路，用于在預(yù)充電完成后使輸出端輸出高電平； 復(fù)位電路，在輸出端輸出高電平后對(duì)所述第N級(jí)移位寄存電路進(jìn)行復(fù)位； 保持電路，在所述第N級(jí)移位寄存電路復(fù)位后保持第N級(jí)移位寄存電路的輸出電位；所述預(yù)充電電路的控制端和輸入端與上一級(jí)移位寄存電路的輸出端連接，輸出端與所述復(fù)位電路的輸入端連接； 所述上拉電路的輸入端與第一控制信號(hào)端子連接； 所述復(fù)位電路的控制端與下一級(jí)移位寄存電路的輸出端連接，輸出端接地； 所述保持電路與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端、所述上拉電路的輸出端相連，第一控制端與所述第一控制信號(hào)端子連接，第二控制端與所述第二控制信號(hào)端子連接； 所述保持電路設(shè)置有第八晶體管，所述第八晶體管的柵極與所述第一控制信號(hào)端子連接，源極和漏極相互連接。
2.如權(quán)利要求1所述的移位寄存器，其特征在于，所述保持電路包括第一保持電路和第二保持電路，所述第八晶體管設(shè)置在所述第一保持電路中。
3.如權(quán)利要求2所述的移位寄存器，其特征在于，所述第一保持電路包括第五晶體管和第八晶體管，所述第八晶體管的柵極為所述保持電路的第一控制端，所述第八晶體管的源極和漏極與所述第五晶體管的源極連接，所述第五晶體管的柵極與所述上拉電路的控制端連接，所述第五晶體管的漏極接地； 所述第二保持電路包括第四晶體管、第六晶體管和第七晶體管，所述第四晶體管的柵極為所述保持電路的第二控制端，第四晶體管的柵極源極與所述第六晶體管的源極及所述上拉電路的輸出端連接，所述第四晶體管的漏極接地，所述第六晶體管的柵極與所述第七晶體管的柵極連接，所述第六晶體管的漏極接地，所述第七晶體管的源極與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的控制端連接，所述第七晶體管的漏極接地； 所述第一保持電路和第二保持電路通過(guò)下拉節(jié)點(diǎn)連接，所述下拉節(jié)點(diǎn)連接第八晶體管的源極和漏極、所述第五晶體管的源極、所述第六晶體管的柵極、所述第七晶體管的柵極。
4.如權(quán)利要求2所述的移位寄存器，其特征在于，所述第一保持電路包括第五晶體管和第八晶體管，所述第八晶體管的控制端為所述保持電路的第一控制端，所述第八晶體管的源極和漏極與所述第五晶體管的源極連接，所述第五晶體管的柵極與所述上拉電路的控制端連接，所述第五晶體管的漏極接地； 所述第二保持電路包括第四晶體管、第六晶體管和第七晶體管，所述第四晶體管的柵極為所述保持電路的第二控制端，第四晶體管的源極與所述第七晶體管的源極及所述上拉電路的輸出端連接，所述第四晶體管的漏極接地，所述第六晶體管的柵極與所述第七晶體管的柵極連接，所述第六晶體管的源極與所述預(yù)充電電路的輸出端、所述復(fù)位電路的輸入端、所述上拉電路的 控制端連接，所述第六晶體管的漏極與第七晶體管的源極連接，所述第七晶體管的漏極接地；所述第一保持電路和第二保持電路通過(guò)下拉節(jié)點(diǎn)連接，所述下拉節(jié)點(diǎn)連接第八晶體管的源極和漏極、所述第五晶體管的源極、所述第六晶體管的柵極、所述第七晶體管的柵極。
5.如權(quán)利要求1所述的移位寄存器，其特征在于，所述預(yù)充電電路包括第一晶體管，所述第一晶體管的柵極為控制端，源極為輸入端，漏極為輸出端。
6.如權(quán)利要求1所述的移位寄存器，其特征在于，所述復(fù)位電路包括第二晶體管，所述第二晶體管的柵極為控制端，源極為輸入端，漏極為輸出端。
7.如權(quán)利要求1所述的移位寄存器，其特征在于，所述上拉電路包括第三晶體管和電容，所述第三晶體管的柵極為控制端，源極為輸入端，漏極為輸出端，所述第三晶體管的柵極和漏極分別與所述電容的兩端連接。
8.一種柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路包括權(quán)利要求1-7中任意一項(xiàng)所述的移位寄存器。
9.一種顯示裝置，其特征在于，所述顯示裝置包括權(quán)利要求8所述的柵極驅(qū)動(dòng)電路。
10.一種柵極驅(qū)動(dòng)方法，其特征在于，該方法包括步驟: SI預(yù)充電電路對(duì)上拉電路進(jìn)行充電； S2上拉電路對(duì)移位寄存電路電位進(jìn)行上拉，移位寄存電路輸出高電平； S3復(fù)位電路對(duì)移位寄存電路進(jìn)行復(fù)位； S4保持電路在移位寄存電路復(fù)位后保持移位寄存電路的輸出電位； 所述步驟S4中保持電路中的第八晶體管的等效電容隨第八晶體管的開(kāi)啟或關(guān)閉改變，第八晶體管開(kāi)啟時(shí)的等效電容大于第八晶體管關(guān)閉時(shí)的等效電容。
全文摘要
本發(fā)明公開(kāi)了一種移位寄存器、顯示裝置、柵極驅(qū)動(dòng)電路及驅(qū)動(dòng)方法，所述移位寄存器包括多級(jí)移位寄存電路，所述多級(jí)移位寄存電路的第N級(jí)移位寄存電路包括預(yù)充電電路、上拉電路、復(fù)位電路和保持電路，所述保持電路設(shè)置有第八晶體管，所述第八晶體管的柵極與所述第一控制信號(hào)端子連接，源極和漏極相互連接。不僅實(shí)現(xiàn)了移位寄存，還減小了電路的工作周期，改善了電壓與漂移問(wèn)題，通過(guò)源漏短接的晶體管，實(shí)現(xiàn)控制信號(hào)對(duì)下拉節(jié)點(diǎn)的控制，使下拉結(jié)點(diǎn)在第一控制信號(hào)為高電平時(shí)快速升高，在第一控制信號(hào)為低電平時(shí)下降幅度減小，能夠更好實(shí)現(xiàn)控制信號(hào)對(duì)電路的控制。
文檔編號(hào)G11C19/28GK103208263SQ20131008206
公開(kāi)日2013年7月17日 申請(qǐng)日期2013年3月14日 優(yōu)先權(quán)日2013年3月14日
發(fā)明者吳博, 祁小敬, 周全國(guó), 聶磊森 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司