專利名稱：一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路以及靜態(tài)隨機(jī)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路領(lǐng)域，更具體的說(shuō)，是涉及一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路以及靜態(tài)隨機(jī)存儲(chǔ)器。
背景技術(shù)：
隨著科技的不斷發(fā)展，靜態(tài)隨機(jī)存儲(chǔ)器憑借其單元具有無(wú)需刷新而保存數(shù)據(jù)的特性，被廣泛應(yīng)用。通常，對(duì)于正常態(tài)的靜態(tài)隨機(jī)存儲(chǔ)器，工作電壓一般保持在O. 9VCC以上，這樣能夠很好的保證存儲(chǔ)性能。但由于工藝或?qū)嶋H工作電壓低的問(wèn)題，導(dǎo)致了靜態(tài)隨機(jī)存儲(chǔ)器在具體讀取操作中導(dǎo)致邏輯錯(cuò)誤、功能失效。同時(shí)，工作電壓的降低也必然引起操作速度的降低。
請(qǐng)參閱圖1，現(xiàn)有技術(shù)采用通常采用一種改變靈敏放大器的控制信號(hào)的方法來(lái)解決上述問(wèn)題，具體為采用雙列虛擬單元，產(chǎn)生兩個(gè)虛擬位線對(duì)(DBL1和XDBL1，DBL2和XDBL2)，各自輸出一個(gè)信號(hào)(DBL1、DBL2)，經(jīng)過(guò)控制通路和延時(shí)電路，達(dá)到對(duì)控制信號(hào)SAEN的延時(shí)控制，當(dāng)控制信號(hào)SAEN達(dá)到靈敏放大器時(shí)，靈敏放大器的輸入端的BL和XBL的信號(hào)差比原來(lái)的信號(hào)差大的多，更易于讀出。當(dāng)電源電壓和工作電壓降低時(shí)，兩對(duì)位線信號(hào)同時(shí)變化，控制延時(shí)電路的時(shí)延也會(huì)相應(yīng)增大，可以有效減小邏輯錯(cuò)誤的發(fā)生率。但，現(xiàn)有技術(shù)需要雙列的虛擬單元，相應(yīng)的，后端的延時(shí)電路也需要單獨(dú)設(shè)計(jì)，其電路復(fù)雜，面積大以及成本高。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，以克服現(xiàn)有技術(shù)中采用雙列虛擬單元導(dǎo)致的電路復(fù)雜、面積大以及成本高的問(wèn)題。為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，其特征在于，包括控制分壓電路、選擇電路以及下拉電路，所述下拉電路包括第一 NMOS管以及第二 NMOS管；所述控制分壓電路用于比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)以及第一控制電平；所述選擇電路用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平；所述第一控制電平控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二 NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)。優(yōu)選的，所述控制分壓電路包括比較電路以及分壓電路；所述比較電路用于比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)；所述分壓電路用于接收所述第一控制信號(hào)，經(jīng)處理，產(chǎn)生所述第一控制電平。
優(yōu)選的，所述下拉電路包括第一 NMOS管以及第二 NMOS管；所述第一 MOS管的漏極與位線相連，源極與所述第二 NMOS管的漏極相連，所述第二 NMOS管的源極接地，所述第一 NMOS管的柵極與所述第二控制電平相連，所述第二 NMOS管的柵極與所述第一控制電平相連。優(yōu)選的，所述比較電路包括第一與非門(mén)以及第一反相器；所述第一與非門(mén)的第一輸入端與所述虛擬字線信號(hào)相連，所述第一與非門(mén)的第二輸入端與所述外接控制信號(hào)相連，所述第一與非門(mén)的輸出端與所述第一反相器的輸入端相連，所述第一反相器的輸出端作為所述比較電路的第一控制信號(hào)的輸出端。 優(yōu)選的，所述分壓電路包括第三NMOS管、第四NMOS管、第五NMOS管、第一 PMOS管以及第二 PMOS管；所述第一控制信號(hào)分別與所述第一 PMOS管的柵極、所述第五NMOS管的柵極以及所述第二 PMOS管的柵極相連，所述第一 PMOS管的源極以及所述第二 PMOS管的源極均接Vcc，所述第一 PMOS管的漏極分別于所述第三NMOS管的柵極以及所述第五NMOS管的漏極相連，所述第二 PMOS管的漏極分別與所述第三NMOS管的源極、漏極以及所述第四NMOS管的柵極相連，其公共連接點(diǎn)作為所述分壓電路的第一控制電平的輸出端，所述第四NMOS管的源極和漏極相連且接地，所述第五NMOS管的源極接地。優(yōu)選的，所述選擇電路包括第二反相器、傳輸門(mén)以及第六NMOS管；所述外接控制信號(hào)分別與所述第二反相器的輸入端以及所述傳輸門(mén)的NMOS的柵極相連，所述第二反相器的輸出端分別與所述傳輸門(mén)的PMOS的柵極以及所述第六NMOS管的柵極相連，所述第一控制信號(hào)與所述傳輸門(mén)的輸入端相連，所述傳輸門(mén)的輸出端與所述第六NMOS管的漏極相連，且作為所述控制電路的第二控制電平的輸出端，所述第六NMOS管的源極接地。一種靜態(tài)隨機(jī)存儲(chǔ)器，包括上述任一項(xiàng)延時(shí)控制電路。經(jīng)由上述的技術(shù)方案可知，與現(xiàn)有技術(shù)相比，本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，包括控制分壓電路、選擇電路以及下拉電路，其中，控制分壓電路比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)以及第一控制電平，所述選擇電路用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平，其中，所述第一控制電平控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二 NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)。本發(fā)明提供的延時(shí)控制電路能夠在較低的工作電壓時(shí)，保證第二 NMOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差de I tav,保證電路功能正確,沒(méi)有邏輯錯(cuò)誤。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。圖I為現(xiàn)有技術(shù)中控制延時(shí)電路的結(jié)構(gòu)示意圖；圖2為 本發(fā)明提供的一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路的結(jié)構(gòu)示意圖；圖3為現(xiàn)有技術(shù)中的延時(shí)控制電路的一種具體電路結(jié)構(gòu)；圖4為本發(fā)明提供的一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路的結(jié)構(gòu)框圖；圖5為本發(fā)明提供的一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路中下拉電路的電路圖；圖6為本發(fā)明提供的一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路中控制分壓電路的電路圖；圖7為本發(fā)明提供的一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路中選擇電路的電路圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，包括控制分壓電路、選擇電路以及下拉電路，其中，控制分壓電路比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)以及第一控制電平，所述選擇電路用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平，其中，所述第一控制電平控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二 NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)，以對(duì)位線進(jìn)行放電。本發(fā)明提供的延時(shí)控制電路能夠在較低的工作電壓時(shí)，保證第二 NMOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差deltav，保證電路功能正確，沒(méi)有邏輯錯(cuò)誤。請(qǐng)參閱附圖2，為本發(fā)明提供一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路的結(jié)構(gòu)示意圖，即采用一列虛擬單元的電路結(jié)構(gòu)，其中，傳統(tǒng)的讀取操作時(shí)，首先對(duì)位線DBL和互補(bǔ)位線DBLB預(yù)充電至電源電壓Vcc，字線DWL置為高電平后，其中一條位線(DBL或DBLB)開(kāi)始放電，從而將鎖存器中的數(shù)據(jù)傳送到位線上，然后經(jīng)過(guò)靈敏放大電路的放大，讀出數(shù)據(jù)。因?yàn)檩^大容量的存儲(chǔ)器的位線電容很大(在Pf數(shù)量級(jí))，所以當(dāng)存儲(chǔ)單元尺寸過(guò)小時(shí)，位線放電速度將會(huì)很慢。因此，為了提高讀出速度，靈敏放大器并不是等待位線一側(cè)降至低電平，而是兩條位線之間有一定的壓降(可以被放大器識(shí)別)就可以讀取。電路中，靈敏放大電路受控制電路信號(hào)SAEN控制,該電路通常采用虛擬存儲(chǔ)單元(du_y memory cell)的方法，即在存儲(chǔ)陣列旁做出虛擬存儲(chǔ)單元，再通過(guò)一些控制和延時(shí)電路，然后產(chǎn)生SAEN信號(hào)，控制靈敏放大器的工作。原來(lái)的工藝中，通常采用兩種虛擬單元，一種和正常的存儲(chǔ)單元相同，通過(guò)虛擬字線DWL控制單元對(duì)數(shù)據(jù)的讀寫(xiě)，我們稱之為SDMC (dummy memory cellfor self-timing);另一種結(jié)構(gòu)中字線信號(hào)接低電平，實(shí)際上是作為負(fù)載，我們稱之為L(zhǎng)DMC(dummy memory cell for load)。由于虛擬單元負(fù)責(zé)產(chǎn)生控制信號(hào),所以利用SDMC讀取數(shù)據(jù)時(shí)的狀態(tài)，這時(shí)候虛擬位線對(duì)都被預(yù)充到了高電平，這時(shí)候SDMC發(fā)揮負(fù)載下拉功能，使得其中的一條位線(DBL)電壓下降，兩條位線產(chǎn)生一定的壓差，當(dāng)壓差達(dá)到一定值后，DBL電壓信號(hào)通過(guò)一反向器輸出SAEN信號(hào)。其中，圖3是現(xiàn)有技術(shù)中的延時(shí)控制電路的一種具體電路結(jié)構(gòu)。本發(fā)明就是從該虛擬存儲(chǔ)單元和控制電路入手，提出一種新的延時(shí)控制電路，實(shí)現(xiàn)在電源電壓或者工作電壓低時(shí)，SAEN信號(hào)達(dá)到時(shí)，BL和BLB位線壓差deltav可以保持很高的值，可以被靈敏放大器識(shí)別并讀出，保證邏輯正確，實(shí)現(xiàn)存儲(chǔ)功能。實(shí)施例請(qǐng)參閱圖4，為本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路的電路圖，包括控制分壓電路101、選擇電路102以及下拉電路103，所述下拉電路包括第一 NMOS管NO以及第二 NMOS管NI ；
其中，控制分壓電路101比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制 信號(hào)以及第一控制電平VTHA，所述選擇電路102用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平VTHB，其中，所述第一控制電平VTHA控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平VTHB控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二 NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)。本發(fā)明提供的延時(shí)控制電路能夠在較低的工作電壓時(shí)，保證第二 NMOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差deltav，保證電路功能正確，沒(méi)有邏輯錯(cuò)誤。需要說(shuō)明的是，本實(shí)施例中，優(yōu)選的，第一預(yù)設(shè)值為I. 2v，第二預(yù)設(shè)值可以為小于
I.2v的任意一個(gè)設(shè)定值。優(yōu)選的，所述控制分壓電路包括比較電路以及分壓電路，其中，比較電路用于比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)；分壓電路用于接收所述第一控制信號(hào)，經(jīng)處理，產(chǎn)生所述第一控制電平。本發(fā)明提供了一種延時(shí)控制電路中下拉電路、選擇電路以及控制分壓電路的具體電路結(jié)構(gòu)，具體為所述下拉電路包括第一 NMOS管以及第二 NMOS管；所述第一 MOS管的漏極與位線相連，源極與所述第二 NMOS管的漏極相連，所述第二 NMOS管的源極接地，所述第一 NMOS管的柵極與所述第二控制電平相連，所述第二 NMOS管的柵極與所述第一控制電平相連。所述比較電路包括第一與非門(mén)以及第一反相器；所述第一與非門(mén)的第一輸入端與所述虛擬字線信號(hào)相連，所述第一與非門(mén)的第二輸入端與所述外接控制信號(hào)相連，所述第一與非門(mén)的輸出端與所述第一反相器的輸入端相連，所述第一反相器的輸出端作為所述比較電路的第一控制信號(hào)的輸出端。所述分壓電路包括第三NMOS管、第四NMOS管、第五NMOS管、第一 PMOS管以及第二 PMOS 管；所述第一控制信號(hào)分別與所述第一 PMOS管的柵極、所述第五NMOS管的柵極以及所述第二 PMOS管的柵極相連，所述第一 PMOS管的源極以及所述第二 PMOS管的源極均接Vcc，所述第一 PMOS管的漏極分別于所述第三NMOS管的柵極以及所述第五NMOS管的漏極相連，所述第二 PMOS管的漏極分別與所述第三NMOS管的源極、漏極以及所述第四NMOS管的柵極相連，其公共連接點(diǎn)作為所述分壓電路的第一控制電平的輸出端，所述第四NMOS管的源極和漏極相連且接地，所述第五NMOS管的源極接地。所述選擇電路包括第二反相器、傳輸門(mén)以及第六NMOS管；所述外接控制信號(hào)分別與所述第二反相器的輸入端以及所述傳輸門(mén)的NMOS的柵極相連，所述第二反相器的輸出端分別與所述傳輸門(mén)的PMOS的柵極以及所述第六NMOS管的柵極相連，所述第一控制信號(hào)與所述傳輸門(mén)的輸入端相連，所述傳輸門(mén)的輸出端與所述第六NMOS管的漏極相連，且作為所述控制電路的第二控制電平的輸出端，所述第六NMOS管的源極接地。本發(fā)明提供的延時(shí)控制電路的工作原理為·請(qǐng)結(jié)合圖6，虛擬字線信號(hào)ATKWL和外界控制信號(hào)LRDC接入與非門(mén)NAND，再通過(guò)一反相器INV，得到ATKWL&LRDC信號(hào)，然后信號(hào)通過(guò)N4，Pl，P2，以及N2和N3構(gòu)成的分壓電路，得到第一控制電平VTHA。其中LRDC是總的控制信號(hào)，控制該分壓電路是否開(kāi)啟。當(dāng)LRDC為低電平時(shí)，ATKWL&LRDC信號(hào)必然為低電平，此時(shí)，Pl和P2工作，N4截止，N2柵極和源漏都被拉倒高電平，N3工作在強(qiáng)反型區(qū)；當(dāng)ATKWL&LRDC信號(hào)為高時(shí)，Pl和P2截止，N4工作，把N2的柵極電壓拉到低電平，N2工作在耗盡區(qū)，N3工作在強(qiáng)反型區(qū)，兩個(gè)都相當(dāng)于電容，調(diào)節(jié)N2和N3的參數(shù)，可以使第一控制電平VTHA滿足預(yù)設(shè)值，此處，本實(shí)施例中優(yōu)選為VTHA=O. 8Vcc。請(qǐng)結(jié)合圖7，選擇電路中的傳輸門(mén)的輸入端信號(hào)為分壓電路中的ATKWL&LRDC信號(hào)，即第一控制信號(hào)，傳輸門(mén)輸出端接入虛擬位線下拉的放電電路中，作為NO的柵極輸入信號(hào)。其中，第一控制電平VTHA接入NI的柵極。同時(shí)在傳輸門(mén)后面再添加一下拉反饋網(wǎng)絡(luò)N5，N5的源端和傳輸門(mén)輸出端相接，漏端接地，柵極則連接于輸入TG的PMOS柵極?？刂贫薒RDC控制虛擬位線下拉網(wǎng)絡(luò)是否參與放電。當(dāng)LRDC為低電平時(shí)，傳輸門(mén)截止，ATKWL&LRDC信號(hào)不能傳入，此時(shí)N5導(dǎo)通，鉗制NO的柵極電壓為低，即NO截止，下拉電路中沒(méi)有電流，不參與放電。當(dāng)LRDC為高電平時(shí)，傳輸門(mén)開(kāi)啟，信號(hào)輸入，NO導(dǎo)通，此時(shí)，NI開(kāi)啟，電路中產(chǎn)生電流，下拉網(wǎng)絡(luò)參與放電。本發(fā)明適用于在工藝條件不變的情況下，在較大的電源電壓下，存儲(chǔ)功能和正常工藝下用下拉虛擬存儲(chǔ)單元功能相同；而在較低的工作電壓，或者較低的電源電壓時(shí)，由于本發(fā)明提供的延時(shí)控制電路中保證一個(gè)MOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差de I tav，保證電路功能正確，沒(méi)有邏輯錯(cuò)誤。除此，本電路只是部分替代原來(lái)的下拉虛擬存儲(chǔ)單元網(wǎng)絡(luò)，電路面積并沒(méi)有很大變化。下拉的一個(gè)MOS工作在亞閾值區(qū)，電路電流很小，功耗很低。通過(guò)對(duì)SAEN的延時(shí)，存儲(chǔ)單元讀操作可以正確進(jìn)行，讀取邊界比之以前增大了。在上述本發(fā)明提供的實(shí)施例的基礎(chǔ)上，本發(fā)明還提供了一種靜態(tài)隨機(jī)存儲(chǔ)器，包括上述實(shí)施例中的延時(shí)控制電路。綜上所述本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，包括控制分壓電路、選擇電路以及下拉電路，其中，控制分壓電路比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)以及第一控制電平，所述選擇電路用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平，其中，所述第一控制電平控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二 NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)。本發(fā)明提供的延時(shí)控制電路能夠在較低的工作電壓時(shí)，保證第二 NMOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差deltav，保證電路功能正確，沒(méi)有邏輯錯(cuò)誤。
本說(shuō)明書(shū)中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似部分互相參見(jiàn)即可。對(duì)于實(shí)施例提供的裝置而言，由于其與實(shí)施例提供的方法相對(duì)應(yīng)，所以描述的比較簡(jiǎn)單，相關(guān)之處參見(jiàn)方法部分說(shuō)明即可。對(duì)所提供的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所提供的原理和新穎特點(diǎn)相一致的最寬的范圍。
權(quán)利要求
1.一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，其特征在于，包括控制分壓電路、選擇電路以及下拉電路，所述下拉電路包括第一 NMOS管以及第二 NMOS管； 所述控制分壓電路用于比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)以及第一控制電平； 所述選擇電路用于接收所述第一控制信號(hào)，并根據(jù)所述第一控制信號(hào)輸出第二控制電平; 所述第一控制電平控制所述第二 NMOS管的開(kāi)啟和關(guān)斷，所述第二控制電平控制所述第一 NMOS管的開(kāi)啟和關(guān)斷，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，所述第一 NMOS管以及所述第二NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，所述第二 NMOS管工作在亞閾值區(qū)。
2.根據(jù)權(quán)利要求I所述的延時(shí)控制電路，其特征在于，所述控制分壓電路包括比較電路以及分壓電路； 所述比較電路用于比較虛擬字線信號(hào)以及外接控制信號(hào)，并輸出第一控制信號(hào)； 所述分壓電路用于接收所述第一控制信號(hào)，經(jīng)處理，產(chǎn)生所述第一控制電平。
3.根據(jù)權(quán)利要求I所述的延時(shí)控制電路，其特征在于，所述第一NMOS管的漏極與位線相連，源極與所述第二 NMOS管的漏極相連，所述第二 NMOS管的源極接地，所述第一 NMOS管的柵極與所述第二控制電平相連，所述第二 NMOS管的柵極與所述第一控制電平相連。
4.根據(jù)權(quán)利要求2所述的延時(shí)控制電路，其特征在于，所述比較電路包括第一與非門(mén)以及第一反相器； 所述第一與非門(mén)的第一輸入端與所述虛擬字線信號(hào)相連，所述第一與非門(mén)的第二輸入端與所述外接控制信號(hào)相連，所述第一與非門(mén)的輸出端與所述第一反相器的輸入端相連，所述第一反相器的輸出端作為所述比較電路的第一控制信號(hào)的輸出端。
5.根據(jù)權(quán)利要求2所述的延時(shí)控制電路，其特征在于，所述分壓電路包括第三NMOS管、第四NMOS管、第五NMOS管、第一 PMOS管以及第二 PMOS管； 所述第一控制信號(hào)分別與所述第一 PMOS管的柵極、所述第五NMOS管的柵極以及所述第二 PMOS管的柵極相連，所述第一 PMOS管的源極以及所述第二 PMOS管的源極均接Vcc，所述第一 PMOS管的漏極分別于所述第三NMOS管的柵極以及所述第五NMOS管的漏極相連，所述第二 PMOS管的漏極分別與所述第三NMOS管的源極、漏極以及所述第四NMOS管的柵極相連，其公共連接點(diǎn)作為所述分壓電路的第一控制電平的輸出端，所述第四NMOS管的源極和漏極相連且接地，所述第五NMOS管的源極接地。
6.根據(jù)權(quán)利要求I所述的延時(shí)控制電路，其特征在于，所述選擇電路包括第二反相器、傳輸門(mén)以及第六NMOS管； 所述外接控制信號(hào)分別與所述第二反相器的輸入端以及所述傳輸門(mén)的NMOS的柵極相連，所述第二反相器的輸出端分別與所述傳輸門(mén)的PMOS的柵極以及所述第六NMOS管的柵極相連，所述第一控制信號(hào)與所述傳輸門(mén)的輸入端相連，所述傳輸門(mén)的輸出端與所述第六NMOS管的漏極相連，且作為所述控制電路的第二控制電平的輸出端，所述第六NMOS管的源極接地。
7.一種靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，包括權(quán)利要求1-6中任一項(xiàng)延時(shí)控制電路。
全文摘要
本發(fā)明提供了一種應(yīng)用于存儲(chǔ)單元的延時(shí)控制電路，包括控制分壓電路、選擇電路以及下拉電路，當(dāng)電壓Vcc大于第一預(yù)設(shè)值時(shí)，下拉電路中的第一NMOS管以及第二NMOS管工作在飽和區(qū)，當(dāng)電壓Vcc小于第二預(yù)設(shè)值時(shí)，第二NMOS管工作在亞閾值區(qū)。本發(fā)明提供的延時(shí)控制電路能夠在較低的工作電壓時(shí)，保證第二NMOS工作在亞閾值區(qū)域，漏電流很小，可以實(shí)現(xiàn)對(duì)虛擬位線DBL的放電速度的降低，從而實(shí)現(xiàn)對(duì)靈敏放大器控制信號(hào)SAEN的延遲，可以保證SAEN信號(hào)到達(dá)時(shí)，存儲(chǔ)陣列的讀出BL和BLB有比較大的易于放大器讀出的壓差deltav，保證電路功能正確，沒(méi)有邏輯錯(cuò)誤。
文檔編號(hào)G11C11/413GK102915761SQ201210428299
公開(kāi)日2013年2月6日 申請(qǐng)日期2012年10月31日 優(yōu)先權(quán)日2012年10月31日
發(fā)明者張立軍, 鄭堅(jiān)斌, 王子歐, 張其笑, 季愛(ài)明, 毛凌峰, 朱燦焰 申請(qǐng)人:蘇州大學(xué)