專利名稱：一種存儲陣列單元信息讀取方法及系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及信息存儲領域，特別是涉及一種存儲陣列單元信息讀取方法及系統(tǒng)。
背景技術：
整個存儲器的核心是存儲單元構成的陣列，陣列中存儲單元信息的讀取方法參見圖1，存儲單元以普通MOS管為例，每個存儲單元(cell)有三個端口，其中一個是控制端口， 相當于普通MOS管的柵極，其余兩個端口相當于普通MOS管的源極和漏極。存儲單元的控制端口連接字線，并且陣列中同一行存儲單元的控制端口連接同一字線WLl，字線電位高低實現對存儲單元的開啟和關斷。存儲陣列中同一行存儲單元的源極和漏極順次首尾相連， 相鄰的兩個存儲單元的源極和漏極連接在一根位線上。當存儲單元處于開啟狀態(tài)時，等效為一個電阻；當存儲單元所存儲的信息為“0”或為“1”時，其電阻值不同。因此，為了讀取存儲單元中存儲的信息，需要在被讀取存儲單元的兩端施加電位差，讀取流過存儲單元的電流就可以讀取存儲單元中的存儲信息。讀取存儲單元中的信息時，低電平產生電路或電流讀取電路與存儲陣列的位線通過位線選通裝置連接，位線選通裝置相當于一個電學開關，由位線選通控制信號控制位線選通裝置選通存儲陣列中的位線，使選通的位線與低電平產生電路或電流讀取電路連接。 以讀取圖1中存儲單元cell2為例，字線WLl電平為高后存儲單元cell2開啟，常規(guī)的存儲陣列信息讀取方法為選通存儲單元cell2源極和漏極相連接的兩條位線BLa和BLa+Ι，使位線BLa和BLa+Ι分別連接低電平產生電路和電流讀取電路，在位線BLa和BLa+Ι分別施加讀取低電壓和讀取高電壓，存儲單元cell2兩端的電勢差導致流過存儲單元的電流rtit， 流過存儲單元cell2的電流值記為rtit。讀取電流I由電流讀取電路讀出，讀取電路讀出的讀取電流值記為I，當I = Ibit時，這個讀出的電流值反映存儲單元中存儲的信息。但是，在讀取存儲單元cell2中的信息時，在位線BLa和BLa+Ι上分別施加讀取低電壓和讀取高電壓，在與位線BLa+Ι相鄰的位線BLa+2，BLa+3等位線上沒有施加電壓， 在低電平產生電路和電流讀取電路工作的瞬間，在存儲單元cell3、cell4等的源極和漏極兩端產生電勢差，會在存儲單元cell3、ce114等上產生泄露電流Ileak，該泄露電流值記為 Ileak0電流讀取電路讀取到的電流I的值為I = Ibit+Ileak，其中，只有rtit是存儲單元cell2中存儲信息的反映，所以泄漏電流使得讀取電流I不能精確反映出cell2的存儲信息情況，這有可能導致信息讀取錯誤，使存儲器的讀取精度不高。

發(fā)明內容
本發(fā)明解決是現有存儲陣列單元信息讀取方法精度不高的問題。為解決上述問題，本發(fā)明提供了一種存儲陣列單元信息讀取方法，包括，選通被讀取存儲單元的字線；選通存儲陣列的多根連續(xù)位線，其中在所述被讀取存儲單元的兩根位線分別施加第一讀取電壓和第二讀取電壓，所述第二讀取電壓高于第一讀取電壓；與施加所述第二讀取電壓的位線相鄰的連續(xù)多根位線同時施加與所述第二讀取電壓相等的電壓；比較被讀取存儲單元上產生的電流與預設電流值確定所述被讀取存儲單元的存儲{曰息ο相應地，本發(fā)明還提供一種存儲陣列單元信息讀取系統(tǒng)，包括存儲單元陣列、低電平產生電路、電流讀取電路、位線選通裝置和字線選通裝置，還包括多個電壓跟隨電路，
所述電壓跟隨電路與所述電流讀取電路提供相同的電壓，高于所述低電平產生電路產生的電壓；所述低電平產生電路、電流讀取電路與電壓跟隨電路同步工作；所述字線選通裝置選通被讀取存儲單元的字線；所述位線選通裝置根據位線選通控制信號同時選通所述存儲陣列的多根連續(xù)位線；所述低電平產生電路通過位線選通裝置與被讀取存儲陣列單元的一根位線連接； 所述電流讀取電路通過位線選通裝置與被讀取存儲陣列單元的另一根位線連接；多個電壓跟隨電路的輸入端接電流讀取電路的電壓輸出端，每個電壓跟隨電路的輸出端通過位線選通裝置分別與被讀取存儲單元的連接電流讀取電路的位線相鄰的連續(xù)多根位線連接。與現有技術相比，本發(fā)明具有下列優(yōu)點本發(fā)明提供了一種存儲陣列單元信息讀取方法，采用的技術方案是同時選通包括被讀取單元的位線在內的多根連續(xù)位線，其中，在所述被讀取存儲單元的一根位線施加第一讀取電壓，另一根位線施加高于第一讀取電壓的第二讀取電壓；與所述被讀取存儲單元施加第二讀取電壓的位線相鄰的連續(xù)多根位線施加與所述第二讀取電壓相等的電壓；比較被讀取存儲單元上產生的讀取電流與預設電流值，確定所述被讀取存儲單元的存儲信息。 與常規(guī)的讀取方案相比，在被讀取存儲單元施加較第二讀取電壓的位線相鄰的多根連續(xù)位線施加相等的第二讀取電壓，在與被讀取存儲單元相鄰的多個存儲單元兩端不存在電位差，避免了相鄰存儲單元產生泄漏電流的問題，提高了存儲單元的存儲信息讀取精度。


通過附圖所示，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1為現有存儲陣列單元信息讀取方法讀取一個存儲單元的示意圖；圖2為本發(fā)明的存儲陣列單元信息讀取方法讀取一個存儲單元的示意圖；圖3為本發(fā)明存儲陣列單元信息讀取方法的低電平產生電路示意圖；圖4為本發(fā)明存儲陣列單元信息讀取方法的電流讀取電路示意圖；圖5為本發(fā)明存儲陣列單元信息讀取方法的電流讀取電路的電壓鉗位單元示意圖；圖6為本發(fā)明存儲陣列單元信息讀取方法的電壓跟隨電路示意圖；圖7為本發(fā)明存儲陣列單元信息讀取方法的位線選通裝置連接示意圖；圖8為本發(fā)明存儲陣列單元信息讀取方法應用在整個存儲陣列的示意圖；圖9為本發(fā)明存儲陣列單元信息讀取系統(tǒng)示意圖。
具體實施方式
為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。其次，本發(fā)明結合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是示例，其在此不應限制本發(fā)明保護的范圍。正如背景技術所述，常規(guī)的存儲陣列信息讀取方法是在被讀取存儲單元的一根位線上施加讀取低電壓，另一根位線上施加讀取高電壓，與施加高電壓的位線相鄰的其他位線上不施加任何信號，在給被讀取存儲單元的位線施加高電壓的瞬間，與連接高電壓信號的位線相鄰的不施加任何信號的多根位線連接的存儲單元的兩端存在電勢差，與被讀取單元同一行的存儲單元的字線被選通，這些字線被選通的存儲單元相當于一個電阻，會在這些存儲單元上產生泄漏電流，這樣在電流讀取電路所讀取到的電流是流過被讀取存儲單元的電流與相鄰的其他存儲單元的泄露電流的和。但是，只有流過被讀取存儲單元的電流才是該被讀取存儲單元中存儲信息的反映，與被讀取存儲單元相鄰的其他存儲單元上產生的泄露電流有可能導致被讀取存儲單元的存儲信息讀取錯誤。因此現有存儲陣列信息讀取方法使存儲陣列單元的讀取精度不高。為了提高存儲陣列單元信息讀取方法的讀取精度，本發(fā)明提出一種新的存儲陣列單元信息讀取的方法，技術方案是在讀取存儲單元信息時，同時選通存儲陣列的多根連續(xù)位線，在與被讀取存儲單元施加較高電壓的位線相鄰的連續(xù)多根位線施加相等的電壓，消除與被讀取存儲單元相鄰的存儲單元上泄露電流的產生，提高了存儲陣列單元信息讀取方法的讀取精度。下面通過具體的實施例來詳細描述本發(fā)明的讀取過程。參見圖2，本實施例提出了一種存儲陣列單元信息讀取方法，采用兩個電壓跟隨電路提供與被讀取存儲單元施加較高電壓的位線相等的電壓，本實施例中字線選通控制信號通過字線選通裝置選通被讀取存儲單元Celln+Ι的字線WL，位線選通控制信號通過位線選通裝置同時選通存儲陣列的四根連續(xù)位線BLn、BLn+U BLn+2和BLn+3，使位線BLn施加低第一讀取電壓，該第一讀取電壓由低電平產生電路產生，位線BLn+Ι施加第二讀取電壓，第二讀取電壓高于第一讀取電壓該，由電流讀取電路產生，位線BLn+2和BLn+3施加電壓跟隨電路產生的電壓。讀取存儲單元Celln+Ι上的電流，并與預設的參考電流值比較，可以得出存儲單元Celln+Ι中存儲的信息。電壓跟隨電路的作用是跟隨被讀取的存儲單元施加第二讀取電壓一端的電壓，并使與之相連的位線電壓到達與第二讀取電壓相同的電壓值。對存儲單元Celln+Ι進行讀取時，存儲單元Celln+2和Celln+3的兩端電壓相等，所以不會產生泄露電流，不會對存儲單元Celln+Ι上產生的讀取電流造成影響。因此本實施例的存儲陣列單元信息讀取方法能夠保證存儲單元Celln+Ι上的讀取精度。本實施例的方法只選通了存儲陣列的4根連續(xù)位線，可以選通更多根連續(xù)位線， 其中，在被讀取存儲單元的一根位線施加低電平產生電路產生的第一讀取電壓，另一根位線施加電流讀取電路產生的第二讀取電壓；與被讀取存儲單元施加第二讀取電壓的位線相鄰的連續(xù)多根位線同時施加電壓跟隨電路提供的與第二讀取電壓相等的電壓。本實施例的第一讀取電壓由低電平產生電路產生，低電平產生電路的基本結構可以是一個MOS晶體管，電路連接方式參見圖3，M0S晶體管源級1接地，漏極2通過位線選通裝置連接位線，柵極3接控制端。當控制端開啟時，MOS晶體管導通，漏極2通過位線選通裝置連接的位線被置為低電平；當控制端關閉時，MOS晶體管截止，漏極2通過位線選通裝置連接的位線浮空。本實施例的第二讀取電壓由電流讀取電路產生，電流讀取電路可以為一個靈敏放大器或偽靈敏放大器，參見圖4，其基本結構包括與模擬電源VDDA連接的兩個PMOS電流鏡 4、電流判決單元和電壓鉗位單元，其中由PMOS晶體管組成的電流鏡4的一個鏡像支路連接電壓鉗位單元后通過位線選通裝置為被讀取存儲單元5的一根位線施加高電壓，同時被讀取存儲單元5的位線電位被電壓鉗位單元固定在設定電壓值Vdp，被讀取存儲單元5的另一根位線通過位線選通裝置施加電平產生電路(在圖中沒有示出)產生的低電壓，電流鏡 4的另一個鏡像支路通過感測點C與電流源A —端連接，電流源的另一端接地，所述判決單元連接在感測點C上。本實施例的電流讀取電路的判決單元可以采用反相器，所述反相器的輸入端連接在電流讀取電路的感測點C，所述反相器的輸出端輸出讀取電流I的鏡像讀取電流Lii與電流源A提供的預設參考電流值的比較結果，該比較結果反映存儲單元Celln+Ι中存儲的信肩、ο本實施例的電流讀取電路的電壓鉗位單元可以包括反相器和NMOS晶體管，參見圖5，其中，NMOS晶體管的源極12為電壓鉗位單元的輸入端，漏極13為所述電壓鉗位單元的輸出端，也是電流讀取電路的電壓輸出端，漏極13與反相器10的輸入端連接，反相器10 的輸出端與NMOS晶體管的柵極11連接。電壓跟隨電路的基本結構可以包括一個運算放大器，如圖6所示，運算放大器的輸出端22與反相輸入端21連接，使放大器的輸出端22的電壓就和同相輸入端20的電壓保持一致。運算放大器的輸入端20為電壓跟隨電路的輸入端，連接在電流讀取電路的電壓輸出端，運算放大器的輸出端22輸出的電壓通過位線選通裝置施加在位線上。如圖2所示， 在讀取操作時，電壓跟隨電路可以為與其連接的位線BLn+2和BLn+3跟隨位線BLn+Ι進行同步充電，使位線BLn+2和BLn+3的電壓與位線BLn+Ι相等。另外，本實施例中的電壓跟隨電路還可以包括控制端，參見圖6，控制端23為高電平時電壓跟隨電路工作，輸出端22輸出與同相輸入端20相等的電壓；控制端23為低電平時，電壓跟隨電路關閉不工作，輸出端22輸出電壓為零。本實施例的存儲陣列單元信息讀取方法中，選通存儲陣列的多根連續(xù)位線由位線選通裝置根據選通控制信號實現，位線選通裝置是本實施例的存儲陣列單元信息讀取方法實現的一個重要部分，位線選通裝置是控制位線與其他讀出電路(如電流讀取電路)連接關系的電路裝置，通過位線選通裝置預譯碼電路產生的選通控制信號進行控制，相當于一個電學開關。位線選通裝置的最基本單元是MOS晶體管，MOS晶體管的源極和漏極分別連接位線和讀出電路，柵極連接位線選通控制信號。在實際存儲陣列單元信息讀取系統(tǒng)中，位線選通裝置有多種結構，本實施例的位線選通裝置可以采用一個選通控制信號選通一根位線的選通結構。參見圖7中存儲陣列單元信息讀取時選通裝置連接示意圖，位線選通裝置包括多個MOS晶體管M1、M2、M3...，位線選通控制信號Sl選通MOS晶體管Ml，存儲陣列的位線BLn通過MOS晶體管Ml與低電平產生電路連接；位線選通控制信號S2選通MOS晶體管M2，存儲陣列的位線BLn+Ι通過MOS晶體管M2與電流讀取電路連接；位線選通控制信號S3選通MOS晶體管M3，存儲陣列的位線 BLn+2通過MOS晶體管M3與電壓跟隨電路連接；位線選通控制信號S4選通MOS晶體管M4， 存儲陣列的位線BLn+3通過MOS晶體管M4與電壓跟隨電路連接。本實施例的方法應用于整個存儲陣列如圖8所示，多個存儲單元組成的存儲陣列，字線WLn控制第η行存儲單元的開啟與關斷，字線WLm控制第m行存儲單元的開啟與關斷，預譯碼電路產生的選通控制信號選通位線選通制作的連續(xù)的四個MOS晶體管，使存儲陣列中四根連續(xù)位線與選通裝置的另外一端導通，這四根連續(xù)位線可以位于存儲陣列中的任何位置,如位線BLn、BLn+1、BLn+2和BLn+3被選通，或者位線BLm、BLm+l、BLm+2和BLm+3 被選通，選通裝置使四根連續(xù)位線分別施加低電平產生電路、電流讀取電路和兩個電壓跟隨電路產生的電壓。本發(fā)明還提供了一種存儲陣列信息讀取系統(tǒng)，參見圖9，包括存儲單元陣列、低電平產生電路、電流讀取電路、位線選通裝置、字線選通裝置和多個電壓跟隨電路，其中，低電平產生電路、電流讀取電路和多個偽電壓提供電路通過位線選通裝置與存儲陣列的連續(xù)多根位線連接；位線選通裝置與存儲陣列的位線連接；字線選通裝置與存儲陣列的字線連接；電壓跟隨電路與電流讀取電路提供的電壓相同，高于低電平產生電路提供的電壓；低電平產生電路、電流讀取電路與電壓跟隨電路同步工作；低電平產生電路通過位線選通裝置與被讀取存儲陣列單元的一根位線連接；電流讀取電路通過位線選通裝置與被讀取存儲陣列單元的另一根位線連接；多個電壓跟隨電路的輸入端接電流讀取電路的電壓輸出端，每個電壓跟隨電路的輸出端通過位線選通裝置分別與被讀取存儲單元的連接電流讀取電路的位線相鄰的連續(xù)多根位線連接。位線選通裝置的結構可以包括多個MOS晶體管，一個MOS晶體管的柵極僅連接一個所述位線選通控制信號，源極僅連接一根位線，漏極連接低電平產生電路、電壓跟隨電路或電流讀取電路。電流讀取電路可以為一個靈敏放大器或偽靈敏放大器，其基本結構包括與模擬電源VDDA連接的PMOS電流鏡、電流判決單元和電壓鉗位單元，其中由PMOS晶體管組成的電流鏡的一個鏡像支路連接電壓鉗位單元后通過位線選通裝置連接被讀取存儲單元的位線， 同時被讀取存儲單元的一根位線電位被電壓鉗位單元固定在設定電壓值Vdp;電流鏡的另一個鏡像支路通過感測點與電流源的一端連接，電流源的另一端接地，所述判決單元連接在感測點上。其中，判決單元可以采用反相器，所述反相器的輸入端連接在電流讀取電路的感測點，所述反相器的輸出端輸出鏡像讀取電流與電流源A提供的預設參考電流值的對比結果；電壓鉗位單元可以包括反相器和NMOS晶體管，NMOS晶體管的源極為電壓鉗位單元的輸入端，漏極為所述電壓鉗位單元的輸出端，漏端與反相器的輸入端連接，反相器的輸出端與NMOS晶體管的柵極連接。電壓跟隨電路的基本結構可以包括一個運算放大器，運算放大器的輸出端與反相輸入端連接，運算放大器的輸入端連接在電流讀取電路的電壓輸出端，運算放大器的輸出端通過位線選通裝置連接在位線上。電壓跟隨電路還可以包括一個控制端，控制端為高電平時電壓跟隨電路工作，控制端為低電平時電壓跟隨電路關閉不工作。
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進行存儲陣列單元信息讀取操作時，字線選通控制信號通過字線選通裝置選通被讀取存儲單元的字線，位線選通控制信號通過位線選通裝置選通被讀取存儲單元的連續(xù)多根位線，其中，低電平產生電路通過位線選通裝置與被讀取存儲陣列單元的一根位線連接； 電流讀取電路通過位線選通裝置與被讀取存儲陣列單元的另一根位線連接；多個電壓跟隨電路通過位線選通裝置分別與被讀取存儲單元的連接電流讀取電路的位線相鄰的連續(xù)多根位線連接。低電平產生電路、電流讀取電路與電壓跟隨電路同步對各自連接的位線進行充電，電流讀取電路讀取被讀取存儲單元的電流，確定該被讀取存儲單元中存儲的信息。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制。雖然本發(fā)明已以較佳實施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領域的技術人員，在不脫離本發(fā)明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發(fā)明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術方案保護的范圍內。
權利要求
1.一種存儲陣列單元信息讀取方法，其特征在于，包括選通被讀取存儲單元的字線；選通存儲陣列的多根連續(xù)位線，其中在所述被讀取存儲單元的兩根位線分別施加第一讀取電壓和第二讀取電壓，所述第二讀取電壓高于第一讀取電壓；與施加所述第二讀取電壓的位線相鄰的連續(xù)多根位線同時施加與所述第二讀取電壓相等的電壓；比較被讀取存儲單元上產生的電流與預設電流值確定所述被讀取存儲單元的存儲信肩、ο
2.根據權利要求1所述的存儲陣列單元信息讀取方法，其特征在于，所述與施加所述第二讀取電壓的位線相鄰的連續(xù)多根位線同時施加與所述第二讀取電壓相等的電壓為運算放大器的同相輸入端輸入所述第二讀取電壓，經過運算放大器運算后為連接在運算放大器的輸出端的位線施加與所述第二讀取電壓相等的電壓，所述運算放大器的反相輸入端連接在輸出端。
3.根據權利要求1或2所述的存儲陣列單元信息讀取方法，其特征在于，所述選通存儲陣列的多根連續(xù)位線為多個選通控制信號控制多個MOS晶體管導通，其中，一個選通控制信號控制一個MOS晶體管的源極和漏極導通，使連接在一個MOS晶體管的源極的位線施加連接在漏極的所述低電壓、高電壓或偽電壓。
4.根據權利要求1或2所述的存儲陣列單元信息讀取方法，其特征在于，所述在所述被讀取存儲單元的一根位線施加第一讀取電壓為控制源極接地的MOS晶體管的源極和漏極導通為所述位線施加第一讀取電壓。
5.根據權利要求1或2所述的存儲陣列單元信息讀取方法，其特征在于，所述在所述被讀取存儲單元的一根位線施加第二讀取電壓為電源電壓經過包括2個PMOS晶體管的電流鏡的一支后被電壓鉗位電路鉗位為所述第二讀取電壓，并將所述第二讀取電壓施加在所述被讀取存儲單元的一根位線。
6.根據權利要求5所述的存儲陣列單元信息讀取方法，其特征在于，所述比較被讀取存儲單元上產生的電流與預設電流值確定所述被讀取存儲單元的存儲信息為讀取在被讀取存儲單元施加第二讀取電壓的位線的讀取電流，包括被讀取存儲單元上產生的電流在所述電流鏡的另一支產生鏡像電流；所述鏡像電流與所述預設電流值進行比較，經過包含反相器的判決電路判決得到所述被讀取存儲單元的存儲信息。
7.根據權利要求1或2所述的存儲陣列單元信息讀取方法，其特征在于，與所述被讀取存儲單元施加第二讀取電壓的位線相鄰的連續(xù)兩根位線施加與所述第二讀取電壓相等的電壓。
8.一種存儲陣列單元信息讀取系統(tǒng)，包括存儲單元陣列、低電平產生電路、電流讀取電路、位線選通裝置和字線選通裝置，其特征在于，還包括多個電壓跟隨電路，所述電壓跟隨電路與所述電流讀取電路提供相同的電壓，高于所述低電平產生電路產生的電壓；所述低電平產生電路、電流讀取電路與電壓跟隨電路同步工作；所述字線選通裝置選通被讀取存儲單元的字線；所述位線選通裝置根據位線選通控制信號同時選通所述存儲陣列的多根連續(xù)位線；所述低電平產生電路通過位線選通裝置與被讀取存儲陣列單元的一根位線連接；所述電流讀取電路通過位線選通裝置與被讀取存儲陣列單元的另一根位線連接；多個電壓跟隨電路的輸入端接電流讀取電路的電壓輸出端，每個電壓跟隨電路的輸出端通過位線選通裝置分別與被讀取存儲單元的連接電流讀取電路的位線相鄰的連續(xù)多根位線連接。
9.根據權利要求8所述的存儲陣列單元信息讀取系統(tǒng)，其特征在于，所述電壓跟隨電路包括一個運算放大器，所述運算放大器的同相輸入端連接電流讀取電路的電壓輸出端，運算放大器的輸出端通過位線選通裝置連接在位線上；所述運算放大器的輸出端與反相輸入端連接。
10.根據權利要求9所述的存儲陣列單元信息讀取系統(tǒng)，其特征在于，所述運算放大器包括控制端，所述控制端為高電平時，所述運算放大器的輸出端電壓與同相輸入端電壓相等；控制端為低電平時，所述運算放大器的輸出端浮空。
11.根據權利要求8-10所述的存儲陣列單元信息讀取系統(tǒng)，其特征在于，所述位線選通裝置包括多個MOS晶體管，一個所述位線選通控制信號連接一個所述MOS晶體管的柵極， 一根所述位線連接一個所述MOS晶體管的源極，低電平產生電路、電壓跟隨電路或電流讀取電路連接所述MOS晶體管的漏極。
全文摘要
本發(fā)明提供了一種存儲陣列單元信息讀取方法及系統(tǒng)，同時選通包括被讀取單元的位線在內的多根連續(xù)位線，在被讀取存儲單元的一根位線施加第一讀取電壓，另一根位線施加高于所述第一讀取電壓的第二讀取電壓，與被讀取存儲單元施加第二讀取電壓的位線相鄰的連續(xù)多根位線施加與所述第二讀取電壓相等的電壓，在與被讀取存儲單元較高電壓的位線相鄰的多個存儲單元兩端不存在電位差，避免了相鄰存儲單元帶來的電流泄漏問題，提高了存儲單元的存儲信息讀取精度。
文檔編號G11C7/22GK102426852SQ20111039181
公開日2012年4月25日 申請日期2011年11月30日 優(yōu)先權日2011年11月30日
發(fā)明者崔雅潔, 楊詩洋, 陳嵐, 陳巍巍, 龍爽 申請人:中國科學院微電子研究所