專利名稱：多驅動器交叉連接的內存測試裝置及其使用方法
技術領域：
本發(fā)明屬于半導體裝置的測試技術領域，特別涉及一種多驅動器交叉連接的內存測試裝置。
背景技術：
各式電子產品中都需要內存，其中DDR SDRAM是一種同步隨機存取內存，在每個計算機頻率周期能支持兩個數(shù)據(jù)運作，以提高數(shù)據(jù)的傳輸量。隨著技術的進步，DDR SDRAM內存已演進到DDR2與DDR3甚至更高，其數(shù)據(jù)傳輸速率(Data Rate)已由早期的DDR 333/400MH提高為DDR2 800MHz、DDR31333 MHz，未來也會有更高的數(shù)據(jù)傳輸速率。而隨著頻率的提升，用測試半導體內存的測試機臺也必須作對應的匹配。測試機，例如日本愛德萬公司(ADVANTEST CORPORATION)所產的Advantest T5503,提供有多個測試站，能產生測試型樣(test pattern),須配合適當設計的專用治具的結合才可以寫入與讀取至待測內存元件。通常，測試治具包含測試頭(test head)、共享電路模塊與插座模塊。測試頭20內具有驅動器和比較器等元件，作為信號驅動和比較的用。共享電路模塊內設有導線，例如，同軸纜線(coaxial cable)或印刷電路板的導線，其為連接電路模塊與插座模塊之用。插座模塊具有裝設有多個插座連接器的電路板，用以裝載待測內存元件，通稱為待測元件(device-under-test,DUT)。此外,共享電路模塊與插座模塊也可整合為一電路板。已知DRAM內存元件的接腳有輸入接腳(input pin)與輸入/輸出接腳(10 pin)的分。即使相同的接腳位置與外觀形狀，已知DRAM內存元件的輸入接腳(input pin)與輸入/輸出接腳(10 pin)仍有4與8位的差異。發(fā)明人在第126041 5號中國臺灣專利(同美國專利6，952，111 BI)中提出一測試裝置，根據(jù)其所教示內容，輸入接腳因不需要考慮信號輸出，測試治具的電路結構可較為簡單地設計為共享，即利用一驅動器驅動控制兩待測內存元件的信號輸入。然而，針對不同位的輸入/輸出接腳，目前的作法是測試治具必須準備兩套，每一驅動器以固定的專屬導線對應連接一待測內存元件的固定位的輸入/輸出接腳，根據(jù)接腳傳輸位的不同規(guī)格而切換測試治具，此將不但增加測試設備的建構成本，同時也因不同位測試時測試治具的切換造成測試效率的降低。此外，該專利雖揭示出一種測試裝置連接至輸入接腳的共享電路以及連接至輸入/輸出接腳的共享電路，其中針對輸入/輸出接腳的共享電路，就是利用一總線的導線耦接在不同測試區(qū)的輸入/輸出接腳之間，再分別耦接至驅動器與比較器。此外，在未測試的測試區(qū)內待測內存元件的輸入/輸出接腳為空腳。

發(fā)明內容
有鑒于此，本發(fā)明的目的在于提供一種多驅動器交叉連接的內存測試裝置，通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具；此夕卜，可將測試型樣信號同步寫入多個待測內存元件再分區(qū)讀取，測試過程中不需要移除待測內存元件且不需要減少元件裝載數(shù)量。本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)本發(fā)明提供一種多驅動器交叉連接的內存測試裝置，所述多驅動器交叉連接的內存測試裝置包含第一接腳導線總線及第二接腳導線總線，其連接至第一測試區(qū)；第三接腳導線總線及第四接腳導線總線，其連接至第二測試區(qū)；第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線，且第四接腳導線總線以Y形耦接于第一驅動導線總線與第一接腳導線總線之間的節(jié)占.第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線；
第二組輸入輸出驅動模塊總線，其經由第二驅動導線總線耦接至第三接腳導線總線，且第二接腳導線總線以Y形耦接于第二驅動導線總線與第三接腳導線總線之間的節(jié)點；以及第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。作為上述一種多驅動器交叉連接的內存測試裝置的優(yōu)選方案，其中所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的優(yōu)選方案，其中所述第四接腳導線總線與第一接腳導線總線為等長。作為上述一種多驅動器交叉連接的內存測試裝置的優(yōu)選方案，其中所述第二接腳導線總線與第三接腳導線總線為等長。本發(fā)明還提供一種多驅動器交叉連接的內存測試裝置的測試方法，所述測試方法包含以下步驟I)在寫入模式中，由第一組輸入輸出驅動模塊總線輸入測試型樣信號(PAT),經由第一驅動導線總線與第一接腳導線總線輸入至第一測試區(qū)內，同時也經由第一驅動導線總線與Y形耦接的第四接腳導線總線輸入至第二測試區(qū)內；并且在寫入模式中，也由第二組輸入輸出驅動模塊總線輸入另一測試型樣信號，經由第二驅動導線總線與第三接腳導線總線輸入至第二測試區(qū)內，同時也經由第二驅動導線總線與Y形耦接的第二接腳導線總線輸入至第一測試區(qū)內；2)在第一分區(qū)讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號由第一測試區(qū)經由第一接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線；并且在第一分區(qū)讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號經過耦接的第二接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；以及3)在第二分區(qū)讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號由第二測試區(qū)經由第三接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；并且在第二分區(qū)讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號經過耦接的第四接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優(yōu)選方案，其中所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優(yōu)選方案，其中所述第四接腳導線總線與第一接腳導線總線為等長。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優(yōu)選方案，其中所述第二接腳導線總線與第三接腳導線總線為等長。本發(fā)明具有以下優(yōu)點與功效I、可通過部分接腳導線總線分叉連接兩驅動器，以通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具；
2、可通過部分接腳導線總線分叉連接兩驅動器，將測試型樣信號同步寫入多個待測內存元件再分區(qū)讀取，以使測試過程中不需要移除待測內存元件且不需要減少元件裝載數(shù)量。


圖I :根據(jù)本發(fā)明的一具體實施例繪示于讀/寫4位測試模式(4bits Test Mode)輸入/輸出接腳時的多驅動器交叉連接的內存測試裝置的電路示意圖；圖2 :根據(jù)本發(fā)明的一具體實施例繪示于寫入8位輸入/輸出接腳時(即8位同步輸入模式)的多驅動器交叉連接的內存測試裝置的電路示意圖；圖3 :根據(jù)本發(fā)明的一具體實施例繪示于讀取第一測試區(qū)內8位輸入/輸出接腳時(即8位輸出模式的第一次分區(qū)操作)的多驅動器交叉連接的內存測試裝置的電路示意圖；圖4 :根據(jù)本發(fā)明的一具體實施例繪示于讀取第二測試區(qū)內8位輸入/輸出接腳時(即8位輸出模式的第二次分區(qū)操作)的多驅動器交叉連接的內存測試裝置的電路示意圖。主要元件符號說明第一接腳導線總線-111 ;第二接腳導線總線-112 ;第三接腳導線總線-113 ;第四接腳導線總線-114 ;節(jié)點_115、116 ;第一測試區(qū)-121 ;第二測試區(qū)-122 ;第一組輸入輸出驅動模塊總線-130 ;第一驅動導線總線-131 ;第一終端器總線-132 ;電壓終端件總線-132A ;電阻總線-132B ;接地-132C ;第一接地導線總線-133 ;輸入驅動器-134 ;輸出接受器-135 ;第二組輸入輸出驅動模塊總線-140 ;第二驅動導線總線-141 ;第二終端器總線-142 ;第二接地導線總線-143 ；輸入/輸出接腳-DQ O 3、DQ 4 7。
具體實施例方式以下將配合附圖示詳細說明本發(fā)明的實施例，然應注意的是，該附圖均為簡化的示意圖，僅以示意方法來說明本發(fā)明的基本架構或實施方法，故僅顯示與本發(fā)明有關的元件與組合關系，并非用于限制本發(fā)明。根據(jù)本發(fā)明的一具體實施例，一種多驅動器交叉連接的內存測試裝置舉例說明于圖I至圖4不同模式的示意圖。本發(fā)明多驅動器交叉連接的內存測試裝置應用于測試內存元件的輸入/輸出接腳，而裝設于一測試治具內。該內存測試裝置包含一第一接腳導線總線111、一第二接腳導線總線112、一第三接腳導線總線113與一第四接腳導線總線114、一第一組輸入輸出驅動模塊總線130、一第一終端器總線132、一第二組輸入輸出驅動模塊總線140以及一第二終端器總線142。第一接腳導線總線111與第二接腳導線總線112連接至一第一測試區(qū)121。第一測試區(qū)121的位置對應于一插座連接器，用以裝載并導接一第一待測內存元件。其中，第一待測內存元件具有輸入/輸出接腳DQ O 3與輸入/輸出接腳DQ 4 7，當作為4位應用時，輸入/輸出接腳DQ O 3共有四個供4位的信號輸入/輸出；當作為8位應用時，輸入/輸出接腳DQ O 3與輸入/輸出接腳DQ 4 7共有八個供8位的信號輸入/輸出。第一接腳導線總線111為耦接至第一待測內存元件的輸入/輸出接腳DQ O 3的導線表示，第二接腳導線總線112為耦接至第一待測內存元件的輸入/輸出接腳DQ 4 7的導線表
/Jn ο 第三接腳導線總線113與第四接腳導線總線114連接至一第二測試區(qū)122。第二測試區(qū)122的位置對應于一插座連接器，用以裝載并導接一第二待測內存元件。其中，與第一待測內存兀件相同，該第二待測內存兀件也具有輸入/輸出接腳DQ O 3與輸入/輸出接腳DQ 4 7。第三接腳導線總線113為耦接至第二待測內存元件的輸入/輸出接腳DQO 3的導線表示，第四接腳導線總線114為耦接至第二待測內存元件的輸入/輸出接腳DQ 4 7的導線表不。第一組輸入輸出驅動模塊總線130經由一第一驅動導線總線131耦接至第一接腳導線總線111，并且第四接腳導線總線114以Y形耦接于第一驅動導線總線131與第一接腳導線總線111之間的節(jié)點115。即在本實施例的測試過程中，第一組輸入輸出驅動模塊總線130耦接至第一測試區(qū)121內第一待測內存元件的輸入/輸出接腳DQ O 3與第二測試區(qū)122內第二待測內存元件的輸入/輸出接腳DQ 4 7。第一組輸入輸出驅動模塊總線130包含有一輸入驅動器134與一輸出接受器135,用以驅動一測試型樣信號(PAT)的輸入與輸出。此外，第一終端器總線132經由一第一接地導線總線133耦接至第一驅動導線總線131。第一終端器總線132具有一電壓終端件總線132A，其串接在一電阻總線132B與一接地132C之間。當在讀取模式下，能使第一終端器總線132耦接至第一測試區(qū)121內第一待測內存元件的輸入/輸出接腳DQ O 3與第二測試區(qū)122內第二待測內存元件的輸入/輸出接腳DQ 4 7。第二組輸入輸出驅動模塊總線140經由一第二驅動導線總線141耦接至第三接腳導線總線113，并且第二接腳導線總線112以Y形耦接于第二驅動導線總線141與第三接腳導線總線113之間的節(jié)點116。即在本實施例的測試過程中，第二組輸入輸出驅動模塊總線140耦接至第一測試區(qū)121內第一待測內存元件的輸入/輸出接腳DQ 4 7與第二測試區(qū)122內第二待測內存元件的輸入/輸出接腳DQ O 3。第二組輸入輸出驅動模塊總線140的結構可與第一組輸入輸出驅動模塊總線130相同。此外，第二終端器總線142經由一第二接地導線總線143耦接至第二驅動導線總線141。第二終端器總線142的結構可與第一終端器總線132相同，其包含一串接在電阻總線與接地之間的電壓終端件總線。當在讀取模式下，能使第二終端器總線142耦接至第一測試區(qū)121內第一待測內存元件的輸入/輸出接腳DQ 4 7與第二測試區(qū)122內第二待測內存元件的輸入/輸出接腳DQ O 3。在本實施例中，第一終端器總線132鄰靠第一組輸入輸出驅動模塊總線130，第二終端器總線142鄰靠第二組輸入輸出驅動模塊總線140，以有效縮短第一接地導線總線133與第二接地導線總線143的長度。如圖I所示，該內存測試裝置可適用于4個輸入/輸出位的測試模式(x4TestMode)內存測試。在4位的寫入模式中，由第一組輸入輸出驅動模塊總線130輸入的測試型樣信號(PAT)可經由第一驅動導線總線131與第一接腳導線總線111輸入至第一測試區(qū)121內的DQ O 3接腳；由第二組輸入輸出驅動模塊總線140輸出的測試型樣信號(PAT)可經由第二驅動導線總線141與第三接腳導線總線113輸入至第二測試區(qū)122內的DQ O 3接腳，即達到多個待測內存元件的4位測試模式(x4Test Mode)寫入，其中第一測試區(qū)121與第二測試區(qū)122內的DQ 4 7接腳為非致能腳位，故圖I中以反黑表示。同樣地，在4位的讀取模式中，寫入于待測內存元件內的測試型樣信號(PAT)也可由測試區(qū)121和測試區(qū)122內的DQ O 3接腳經過耦接導線傳輸至對應的輸入輸出驅動模塊總線130或140。故，第一驅動導線總線131與第一接腳導線總線111的連接以及第二驅動導線總線141與第三接腳導線總線113的連接都以雙箭頭表示信號的雙向傳輸。 如圖2所示，該內存測試裝置可適用于8個輸入/輸出位的內存測試。首先，第一測試區(qū)121內裝載有一第一待測內存元件，第二測試區(qū)122內裝載有一第二待測內存元件。在8位的寫入模式中，由第一組輸入輸出驅動模塊總線130輸入的測試型樣信號(PAT)可經由第一驅動導線總線131與第一接腳導線總線111輸入至第一測試區(qū)121內的DQ O 3接腳，同時也經由第一驅動導線總線131與Y形耦接的第四接腳導線總線114輸入至第二測試區(qū)122內的DQ 4 7接腳。此外，由第二組輸入輸出驅動模塊總線140輸入的測試型樣信號(PAT)可經由第二驅動導線總線141與第三接腳導線總線113輸入至第二測試區(qū)122內的DQ O 3接腳，同時也經由第二驅動導線總線141與Y形耦接的第二接腳導線總線112輸入至第一測試區(qū)121內的DQ 4 7接腳。借此，達到多個待測內存元件的8位交叉且同步的寫入。因此，第一接腳導線總線111、第二接腳導線總線112、第三接腳導線總線113與第四接腳導線總線114的輸入端都以單箭頭表示8位信號的寫入路徑。特別的是，輸入至第二接腳導線總線112與第四接腳導線總線114的測試型樣信號(PAT)不是來自對應連接的驅動器，而是分別來自交叉連接的第二組輸入輸出驅動模塊總線140與第一組輸入輸出驅動模塊總線130。此外，較佳地，第四接腳導線總線114可與第一接腳導線總線111為等長。借此，由第一組輸入輸出驅動模塊總線130輸出的測試型樣信號(PAT)可在無信號延遲的時間差異的狀態(tài)下同時傳輸至第一測試區(qū)121內的DQ O 3接腳與第二測試區(qū)122內的DQ 4 7接腳，以避免信號到兩測試區(qū)會有不同步現(xiàn)象。更佳地，第二接腳導線總線112也可與第三接腳導線總線113為等長，也可使由第二組輸入輸出驅動模塊總線140輸出的測試型樣信號(PAT)可在無信號延遲的時間差異的狀態(tài)下同時傳輸至第一測試區(qū)121內的DQ 4 7接腳與第二測試區(qū)內122的DQ O 3接腳，以避免信號到兩測試區(qū)會有不同步現(xiàn)象。如圖3所示為內存測試裝置在8個輸入/輸出位的內存測試中8位的分區(qū)讀取模式中，首先關閉第二測試區(qū)112的致能信號(CS)，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號(PAT)利用位于第一測試區(qū)121內的DQ O 3接腳、經過耦接的第一接腳導線總線111與第一驅動導線總線131、輸出至第一組輸入輸出驅動模塊總線130。而另一測試型樣信號(PAT)由位于第一測試區(qū)121內的DQ 4 7接腳、經過耦接的第二接腳導線總線112與第二驅動導線總線141、輸出至第二組輸入輸出驅動模塊總線140，以完成第一待測內存元件的8位讀取測試。之后，如圖4所示，開啟第二測試區(qū)122并關閉第一測試區(qū)121的致能信號(CS)，一測試型樣信號(PAT)由位于第二測試區(qū)122內的DQ O 3接腳，經過耦接的第三接腳導線總線113與第二驅動導線總線141輸出至第二組輸入輸出驅動模塊總線140。而另一測試型樣信號(PAT)由位于第二測試區(qū)122內的DQ4 7接腳，經過耦接的第四接腳導線總線114與第一驅動導線總線131輸出至第一組輸入輸出驅動模塊總線130，以完成第二待測內存元件的8位讀取測試。因此，本發(fā)明的多驅動器交叉連接的內存測試裝置能通用于不同輸入/輸出位(例如4位測試模式(4bits Test Mode)與8位)待測內存元件的測試，而不需要更換測試治具。并且，可將測試型樣信號同步寫入多個待測內存元件再分區(qū)讀取，測試過程中不需要 移除待測內存元件且不需要減少元件裝載數(shù)量。此外，本發(fā)明并不限定于4與8位測試模式的共享，當每一導線總線的導線數(shù)量由4個增加8個，則可以達到8與16位測試模式的共享等可依此類推。以上所述，僅為本發(fā)明的較佳實施例，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭示如上，然而并非用以限定本發(fā)明，任何本領域的普通技術人員，在不脫離本發(fā)明精神的范圍內，所作的任何修改、等效性變化與修飾等，均仍屬于本發(fā)明的保護范圍之內。
權利要求
1.一種多驅動器交叉連接的內存測試裝置，其特征在于，所述多驅動器交叉連接的內存測試裝置包含 第一接腳導線總線及第二接腳導線總線，其連接至第一測試區(qū)； 第三接腳導線總線及第四接腳導線總線，其連接至第二測試區(qū)； 第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線，且第四接腳導線總線以Y形耦接于第一驅動導線總線與第一接腳導線總線之間的節(jié)點； 第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線； 第二組輸入輸出驅動模塊總線，其經由第二驅動導線總線耦接至第三接腳導線總線，且第二接腳導線總線以Y形耦接于第二驅動導線總線與第三接腳導線總線之間的節(jié)點；以及 第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。
2.根據(jù)權利要求I所述多驅動器交叉連接的內存測試裝置，其特征在于，所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。
3.根據(jù)權利要求I或2所述多驅動器交叉連接的內存測試裝置，其特征在于，所述第四接腳導線總線與第一接腳導線總線為等長。
4.根據(jù)權利要求3所述多驅動器交叉連接的內存測試裝置，其特征在于，所述第二接腳導線總線與第三接腳導線總線為等長。
5.一種使用權利要求I所述多驅動器交叉連接的內存測試裝置的測試方法，其特征在于，所述測試方法包含以下步驟 1)在寫入模式中，由第一組輸入輸出驅動模塊總線輸入測試型樣信號(PAT),經由第一驅動導線總線與第一接腳導線總線輸入至第一測試區(qū)內，同時也經由第一驅動導線總線與Y形耦接的第四接腳導線總線輸入至第二測試區(qū)內；并且在寫入模式中，也由第二組輸入輸出驅動模塊總線輸入另一測試型樣信號，經由第二驅動導線總線與第三接腳導線總線輸入至第二測試區(qū)內，同時也經由第二驅動導線總線與Y形耦接的第二接腳導線總線輸入至第一測試區(qū)內； 2)在第一分區(qū)讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號由第一測試區(qū)經由第一接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線；并且在第一分區(qū)讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號經過耦接的第二接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；以及 3)在第二分區(qū)讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號由第二測試區(qū)經由第三接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；并且在第二分區(qū)讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號經過耦接的第四接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線。
6.根據(jù)權利要求5所述的測試方法，其特征在于，所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。
7.根據(jù)權利要求5或6所述的測試方法，其特征在于，所述第四接腳導線總線與第一接腳導線總線為等長。
8.根據(jù)權利要求7所述的測試方法，其特征在于，所述第二接腳導線總線與第三接腳導線總線為等長。
全文摘要
本發(fā)明涉及一種多驅動器交叉連接的內存測試裝置，所述多驅動器交叉連接的內存測試裝置包含第一接腳導線總線及第二接腳導線總線，其連接至第一測試區(qū)；第三接腳導線總線及第四接腳導線總線，其連接至第二測試區(qū)；第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線；第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線；第二組輸入輸出驅動模塊總線，其經由一第二驅動導線總線耦接至第三接腳導線總線；第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。本發(fā)明可通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具；此外，可將測試型樣信號同步寫入多個待測內存元件再分區(qū)讀取，測試過程中不需要移除待測內存元件且不需要減少元件裝載數(shù)量。
文檔編號G11C29/56GK102867545SQ20111018650
公開日2013年1月9日 申請日期2011年7月5日 優(yōu)先權日2011年7月5日
發(fā)明者葉志暉 申請人:力成科技股份有限公司