專利名稱：存儲器元件和快閃存儲器陣列讀取操作方法及其結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本說明書主要涉及快閃存儲器的技術(shù)。
背景技術(shù)：
傳統(tǒng)快閃存儲器元件具有包括許多以區(qū)塊方式排列的存儲器單元的存儲器陣列。 每一存儲器單元具有包括控制柵極和浮動柵極的場效晶體管。浮動柵極儲存電荷以及通過氧化物在基體中將源極和漏極的區(qū)域分開。通過電子注入浮動柵極，每一存儲器單元可以是電性帶電。在抹除操作下，電荷可通過穿隧(tunneling)至源極區(qū)或抹除柵極而從浮動柵極移除。存儲器閃存單元所儲存資料的判斷可根據(jù)在浮動柵極電荷的有無來決定。基于集積密度(packing density)和成本的考量，縮減存儲器元件的尺寸是一種趨勢。在一般快閃存儲器結(jié)構(gòu)中，因為沖突因子(conflicting factors)而需要縮短字線長度，是一種存儲器元件設(shè)計上的挑戰(zhàn)。對于分離柵極快閃存儲器(split gate flash memory)元件而言，縮短了字線長度，會導致較高的通道電流泄漏以及位錯誤的增加。假如為了改善通道電流泄漏的狀況而增加通道長度，則會造成在抹除操作時讀取電流的下降以及在操作循環(huán)后影響持續(xù)范圍(endurance window)。此外，電流泄漏會造成讀取的錯誤。 因此在這里需要一個具有改善電流泄漏以及縮短字線長度的快閃存儲器結(jié)構(gòu)。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明一實施例提供一種存儲器元件讀取操作方法，適用于包括多個快閃存儲器單元的一存儲器單元，上述存儲器單元具有一控制柵極，包括施加一第一電壓偏壓至選取的上述存儲器單元的上述控制柵極；施加一第二電壓偏壓至電性連接至選取的上述存儲器單元的一第一字線；使不選取的上述存儲器單元的上述控制柵極接地；以及施加一第三電壓偏壓至電性連接至不選取的上述存儲器單元的一第二字線，以不導通不選取的上述存儲器單元的一字線通道，其中所選取的上述存儲器單元以及不選取的上述存儲器單元配置在上述存儲器元件且電性連接至不同的字線；上述第一電壓偏壓以及上述第二電壓偏壓具有一相同極性；以及上述第三電壓偏壓以及上述第二電壓偏壓具有一相對極性。本發(fā)明一實施例提供一種快閃存儲器陣列讀取操作方法，包括施加一中間電壓至選取的一存儲器單元的一控制柵極，其中上述中間電壓在選取的上述存儲器單元的兩臨界電壓之間；施加一電壓偏壓至電性連接至選取的上述存儲器單元的一第一字線；使不選取的一存儲器單元的一控制柵極接地；施加一反轉(zhuǎn)電壓至電性連接至不選取的上述存儲器單元的一第二字線，以不導通不選取的上述存儲器單元的一字線通道；其中所選取的上述存儲器單元以及不選取的上述存儲器單元配置在一快閃存儲器陣列中；以及上述反轉(zhuǎn)電壓和上述中間電壓具有一相對極性。本發(fā)明一實施例提供一種快閃存儲器結(jié)構(gòu)，包括一共用源極，位于一半導體基體；一第一漏極以及一第二漏極，位于上述半導體基體；其中上述第一漏極配置在上述共用源極的一側(cè)，且和上述共用源極相隔，定義上述共用源極和上述第一漏極間為一第一通道；以及上述第二漏極配置在上述共用源極另一側(cè)，且和上述共用源極相隔，定義上述共用源極和上述第二漏極間為一第二通道；一第一柵極堆疊，位于上述半導體基體，并部分覆蓋上述第一通道，其中上述第一柵極堆疊包括一第一浮動柵極以及在上述第一浮動柵極上方的一第一控制柵極；一第二柵極堆疊，位于上述半導體基體，并部分覆蓋上述第二通道，其中上述第二柵極堆疊包括一第二浮動柵極以及在上述第二浮動柵極上方的一第二控制柵極；一第一字線，部分覆蓋上述第一通道，并水平配置在上述第一柵極堆疊和上述第一漏極之間；一第二字線，部分覆蓋上述第二通道，并水平配置在上述第二柵極堆疊和上述第二漏極之間；一位線，耦接至上述第一漏極以及上述第二漏極；一充電幫浦，形成于上述半導體基體，用以產(chǎn)生一負電壓且提供上述負電壓至上述第一字線以及上述第二字線之一者，以不導通一對應通道。本發(fā)明在所揭示快閃存儲器結(jié)構(gòu)操作方法中，讀取操作用以施加電性偏壓至不選取的字線。在所揭示的實施例中，在讀取操作時，使不選取的字線偏壓至負電壓，使得對應的通道不導通。更明確地來說，施加負電壓至不選取的存儲器單元的字線使得字線通道不導通。一方面，上述負電壓應該要夠低才足以有效使對應的通道不導通。另一方面，上述負電壓不應該太低否則會造成在存儲單元中效能衰減和其它問題的產(chǎn)生。在不同的實施例中，在讀取操作時，施加負偏壓至不選取的字線提供了許多好處。在一實施例中，通過施加負偏壓至不選取的字線，以解決在分離柵極快閃存儲器的讀取干擾的問題。在另一實施例中，通過施加負偏壓至不選取的字線，可縮短通道長度，因而改善或抑制了電流泄漏的問題。


圖1為顯示使用一快閃存儲器結(jié)構(gòu)100的實施例的剖面圖。圖2為顯示根據(jù)許多本說明書揭示的方向來建構(gòu)的快閃存儲器陣列200的概要圖。圖3為顯示在另一實施例中快閃存儲器結(jié)構(gòu)300的剖面圖。圖4為顯示根據(jù)許多本說明書揭示的方向來建構(gòu)的快閃存儲器陣列400的概要圖。圖5為顯示根據(jù)一實施例所述具有專屬抹除柵極的快閃存儲器陣列中不同技術(shù)特征的一表格500。圖6為顯示根據(jù)一實施例所述不具有專屬抹除柵極的快閃存儲器陣列中不同技術(shù)特征的一表格600。圖7為顯示根據(jù)一實施例所述的快閃存儲器陣列中的同技術(shù)特征的一表格700。圖8為顯示根據(jù)一實施例所述的耦接至快閃存儲器單元或合并在快閃存儲器陣列中的電路800的概要圖。上述附圖中的附圖標記說明如下100,300 快閃存儲器結(jié)構(gòu)；102、138 半導體電介質(zhì)；
104、106、202、402 快閃存儲器單元；108 共用源極；110、112 漏極;114 抹除柵極；116 介電物質(zhì)；118、122 浮動柵極；120、IM 控制柵極；126、128、204、WL 字線;132、206 位線；134、136 垂直導體；200,400 快閃存儲器陣列；208 控制柵極線；210 共用源極線；212 抹除柵極線；214 充電幫浦；500、600、700 表格；800 字線驅(qū)動器；Avdd, Agnd 電源線；η 1、n2 η型晶體管；Node-U Node-2 節(jié)點；pi、p2 ρ型晶體管。
具體實施例方式本發(fā)明所揭示的內(nèi)容提供了許多不同的實施例或范例，應用在不同實施例中的不同技術(shù)特征，將在讀完本說明書后可了解。具體的實施例的內(nèi)容和作法將在下面描述，以簡化本發(fā)明的揭示。當然，這些實施例并非用以限制本發(fā)明。此外，在不同實施例中，本發(fā)明可能會重復使用相同的索引標號和/或文字。使用這些索引標號和/或文字的目的是為了簡化和闡明本發(fā)明，但并非用以表示在不同實施例和/或所揭示的結(jié)構(gòu)必須具有相同的特征。圖1為顯示根據(jù)本發(fā)明一實施例所述的使用一快閃存儲器結(jié)構(gòu)100的剖面圖?？扉W存儲器結(jié)構(gòu)100包括一半導體基體102。在所揭示實施例中，半導體基體102中包括硅。 在其它實施例中，半導體基體102可以包括擇一或增加其它半導體原料像是鍺、砷化鎵以及鉆石。半導體基體102還包括使用不同摻雜的技術(shù)特征，像是通過離子注入或擴散形成的η型阱及/或ρ型阱。半導體基體102也包括不同絕緣技術(shù)特征，像是淺溝絕緣(Shallow Trench Isolation, STI)，淺溝絕緣是通過此領(lǐng)域中公知的工藝方式來形成，上述的工藝方式包括像是通過蝕刻來形成不同的溝槽，且再通過介電物質(zhì)沉積填滿溝槽。在一揭示的實施例中，快閃存儲器結(jié)構(gòu)100包括兩個快閃存儲器單元104及106， 上述兩快閃存儲器單元104及106定義為在半導體基體102中相鄰的區(qū)域。再繼續(xù)上述揭示的實施例，兩個快閃存儲器單元104及106包括分離柵極結(jié)構(gòu)，且以平行結(jié)構(gòu)方式來排列(像是非或邏輯門快閃元件的排列)?？扉W存儲器單元104及106分別包括具有浮動柵極的場效晶體管。在一實施例中，場效晶體管為η型場效晶體管(nFET)。另外，場效晶體管也可為P型場效晶體管(PFET)。如實施例所述，具有η型場效晶體管的快閃存儲器結(jié)構(gòu)100 將詳細描述在本說明書中?？扉W存儲器結(jié)構(gòu)100包括一共用源極108，作為快閃存儲器單元104及106兩者的源極。共用源極108在半導體基體102中形成，并配置在快閃存儲器單元104及106兩者的聯(lián)合區(qū)域中。共用源極108通過離子注入或其它適合的工藝方式來形成，且其中包括一 η型摻雜物?？扉W存儲器結(jié)構(gòu)100包括漏極110和漏極112，漏極110和漏極112在半導體基體 102中形成并且分別被包含在快閃存儲器單元104及106中。漏極110和漏極112通過離子注入或其它適合的工藝方式來形成，且其中包括一 η型摻雜物。在一實施例中，共用源極 108、漏極110和112以一般離子注入方法來形成?？扉W存儲器結(jié)構(gòu)100包括在共用源極108上形成的專用抹除柵極114。可通過使用快閃存儲器單元104及106來分享抹除柵極114。抹除柵極114包括了通過適當沉積技術(shù)所產(chǎn)生的導電物質(zhì)。在一實施例中，抹除柵極114也包括了通過化學汽相沉積(Chemical Vapor Deposition, CVD)工藝所產(chǎn)生的復晶硅(polysilicon)摻雜物?？赏ㄟ^汽相沉積工藝的原位摻雜或汽相沉積工藝后以離子注入的方式，來導入復晶硅摻雜物。在一實施例中，厚介電物質(zhì)技術(shù)特征116在共用源極108和抹除柵極114間形成。 厚介電物質(zhì)技術(shù)特征116配置在共用源極108上且分隔了共用源極108和抹除柵極114，使得在抹除操作時可施加一高電壓至抹除柵極114。在一實施例中，厚介電物質(zhì)技術(shù)特征116 包括硅氧化物。在另一實施例中，厚介電物質(zhì)技術(shù)特征116具有通過以熱氧化作用或化學汽相沉積工藝所產(chǎn)生的硅氧化物?？扉W存儲器結(jié)構(gòu)100包括具有浮動柵極118和控制柵極120所形成的第一柵極堆疊，且浮動柵極118和控制柵極120配置在快閃存儲器單元104中。在快閃存儲器中，浮動柵極118的技術(shù)特征為設(shè)計用以儲存電荷。浮動柵極118通過柵極電介質(zhì)，像是硅氧化物， 從半導體基體102分離出來。在一實施例中，浮動柵極118包括導電物質(zhì)，像是復晶硅摻雜物。在另一實施例中，浮動柵極118包括介電物質(zhì)(像是硅氮化物(SiN))，以用來捕捉電荷。再繼續(xù)上述實施例，浮動柵極118在氧化物-氮化物-氧化物(oxide-nitride-oxide， 0N0)堆疊中形成，在氧化物-氮化物-氧化物堆疊中，氮化物層的浮動柵極118通過一氧化物層從下方的半導體基體102分離出來，以及通過另一氧化物層從上方的控制柵極120分離出來。在一實施例中，氮化物層通過化學汽相沉積工藝來形成?？刂茤艠O120配置在浮動柵極118上方，且包括一導電物質(zhì)，像是復晶硅摻雜物。 控制柵極120通過介電物質(zhì)層，像是氮化物，從浮動柵極118分離出來。在一實施例中，控制柵極120就構(gòu)造方面類似一般場效晶體管的柵極電極。在操作快閃存儲器單元104時， 施加一電性電壓偏壓至控制柵極120?？扉W存儲器單元104內(nèi)的場效晶體管，根據(jù)浮動柵極118的電荷狀態(tài)，可以通過電性電壓偏壓導通。流過共用源極108至漏極110之間的電性電流可以用來決定儲存在單元中的資料。舉例來說，當不帶電的浮動柵極118呈現(xiàn)1狀態(tài)，帶電的浮動柵極118則呈現(xiàn)0狀態(tài)?？扉W存儲器單元104內(nèi)的第一柵極堆疊具有浮動柵極118和控制柵極120，將在圖1中描述。
在一實施例中，柵極堆疊用以像是硅-氧化物-氮化物-氧化物-硅的堆疊方式， 分別在快閃存儲器中不同部分來形成，以硅晶體的方式呈現(xiàn)在半導體基體102中，以氧化物的方式呈現(xiàn)在在半導體基體102和浮動柵極118之間的柵極電介質(zhì)層中，以氮化物的方式呈現(xiàn)在浮動柵極118，以氧化物的形式呈現(xiàn)在浮動柵極118和控制柵極120之間的柵極電介質(zhì)層，以及以復晶硅的方式呈現(xiàn)在控制柵極120。相同地，快閃存儲器結(jié)構(gòu)100包括具有浮動柵極122和控制柵極124的第二柵極堆疊，且浮動柵極122和控制柵極IM配置在快閃存儲器單元106中。在快閃存儲器單元 106的第二柵極堆疊在構(gòu)造、類型、結(jié)構(gòu)方面大致和在快閃存儲器單元104的第一柵極堆疊相似。因此，第一場效晶體管在快閃存儲器單元104中形成。第一場效晶體管包括共用源極108、漏極110，浮動柵極118和控制柵極120。第一場效晶體管還包括了在半導體基體102中從共用源極108至漏極110的通道。相同地，在快閃存儲器單元106中形成的第二場效晶體管包括共用源極108、漏極112，浮動柵極122和控制柵極124。第二場效晶體管還包括了在半導體基體102中從共用源極108至漏極112的通道?？扉W存儲器結(jié)構(gòu)100中也包括使用在快閃存儲器單元104的字線126以及使用在快閃存儲器單元106的字線128。以字線1 為例。字線1 配置在半導體基體102上，且通過介電物質(zhì)層像是硅氧化物從半導體基體102分離出來。字線1 水平配置相鄰于具有浮動柵極118和控制柵極120的第一柵極堆疊。字線1 在共用源極108和漏極110之間部分通道的上方。上述部分通道可視為字線通道。字線1 在構(gòu)造、類型上大致類似字線 126，但字線1 使用在快閃存儲器單元106中。字線1 和字線128中都包括復晶硅摻雜物。在字線1 和字線128中也可包括其它適合的導電物質(zhì)?？扉W存儲器結(jié)構(gòu)100也包括位線132，位線132耦接至快閃存儲器單元104的漏極110和快閃存儲器單元106的漏極112。在不同的電性尋徑中，位線132形成一多層內(nèi)連(Multi-Layer Interconnect, MLI)架構(gòu)。舉例來說，位線132為在第一金屬層(metal one)形成的金屬線。位線132經(jīng)由垂直導體技術(shù)特征134電性耦接至漏極110，且經(jīng)由另一垂直導體技術(shù)特征136電性耦接至漏極112。在一實施例中，垂直導體技術(shù)特征134和 136分別為在漏極110和112上的接點技術(shù)特征。舉例來說，垂直導體技術(shù)特征134和136 中包括通過化學汽相沉積(CVD)技術(shù)所形成的鎢，可參考像是鎢栓塞?？扉W存儲器結(jié)構(gòu)100也包括不同介電物質(zhì)138，配置不同介電物質(zhì)138來隔離不同導體的技術(shù)特征。不同介電物質(zhì)138中包括柵極介電物質(zhì)層和夾層電介質(zhì)(ILD)?？赏ㄟ^不同工藝步驟來形成不同介電物質(zhì)138。在所揭示快閃存儲器結(jié)構(gòu)100操作方法中，讀取操作用以施加電性偏壓至不選取的字線。在所揭示的實施例中，在讀取操作時，使不選取的字線偏壓至負電壓，使得對應的通道不導通。更明確地來說，施加負電壓至不選取的存儲器單元的字線使得字線通道不導
ο一方面，上述負電壓應該要夠低才足以有效使對應的通道不導通。另一方面，上述負電壓不應該太低否則會造成在存儲單元中效能衰減和其它問題的產(chǎn)生。在一實施例中， 施加在不選取的字線的負電壓的范圍介于-0.5伏特和-2. 5伏特之間。在不同的實施例中， 在讀取操作時，施加負偏壓至不選取的字線提供了許多好處。在一實施例中，通過施加負偏壓至不選取的字線，以解決在分離柵極快閃存儲器的讀取干擾的問題。在另一實施例中，通過施加負偏壓至不選取的字線，可縮短通道長度，因而改善或抑制了電流泄漏的問題。如一實施例所述，在讀取模式時，選取快閃存儲器單元104，而不選取快閃存儲器單元106。在這實施例中，位線132偏壓0.8伏特的電壓值。共用源極108為接地。抹除柵極114也同樣為接地。在選取的快閃存儲單元104中，控制柵極120偏壓2. 5伏特，且字線1 偏壓2.5伏特。在不選取的快閃存儲單元106中，控制柵極IM為接地。尤其，字線 128的負偏壓范圍介于-0. 5伏特和-2. 5伏特之間。在另一實施例中，施加于不選取的位線的負電壓會低于-0. 1伏特。但在另一實施例中，施加于不選取的位線的負電壓的范圍介于-0.5伏特和-5伏特之間。在一實施例中，快閃存儲器結(jié)構(gòu)100包括設(shè)計和配置其它技術(shù)特征，以施加負電壓至不選取位線。在一實施例中，快閃存儲器結(jié)構(gòu)100包括一或多個充電幫浦(未標示) 用以產(chǎn)生負電壓，且施加所產(chǎn)生的負電壓至不選取字線。在讀取操作時，所揭示設(shè)計用以偏壓不選取的快閃存儲器單元中字線的方法，像是不導通字線下方的通道，以抑制通道的電流泄漏。假如快閃存儲器單元為P型晶體管，且其源極和漏極摻雜也為P型，然而通道摻雜卻為η型，那施加于不選取的快閃存儲器單元的字線的電性偏壓的極性，將會因此而反轉(zhuǎn)。最特別地，對于具有P型源極/漏極和η型通道的不選取的快閃存儲器單元的字線，施加于不選取字線的電性偏壓為正電壓時，不導通所對應的通道。在一實施例中，施加于不選取的快閃存儲器單元的字線的正偏壓電壓值，范圍介于0. 5伏特和2. 5伏特之間。在另一實施例中，施加于不選取的字線的正電壓超過0. 1 伏特。但在另一實施例中，施加于不選取位線的正電壓的范圍介于0.5伏特和5伏特之間。在一般讀取操作下，不選取的快閃存儲器單元的字線為接地，將使得無法有效地不導通所對應的通道，尤其在快閃存儲器單元的通道較短且/或字線臨界電壓太低時。通道電流泄漏的產(chǎn)生縮減通道長度尺寸所面臨的困難。圖2為顯示快閃存儲器陣列200的概要圖，快閃存儲器陣列200為根據(jù)許多本說明書揭示的方向來建構(gòu)?？扉W存儲器陣列200包括配置在一陣列中的多個快閃存儲器單元 202。在揭示的實施例中，每一快閃存儲器單元202包括具有η型摻雜的源極/漏極的η型晶體管，以及P型摻雜的通道。通過參考圖2，快閃存儲器200的結(jié)構(gòu)和操作將一同在下面描述。快閃存儲器陣列200包括以四乘三行列配置的12個快閃存儲器單元202。12個快閃存儲器單元202分成六組單元對。每一單元對包括共享同一共用源極的兩個快閃存儲器單元。在一實施例中，每一單元對大致類似圖1所述的快閃存儲器結(jié)構(gòu)100。快閃存儲器陣列200包括字線(WL) 204，每一字線204耦接至在相同列中所對應快閃存儲器單元202 的通道?？扉W存儲器陣列200也包括位線(BL) 206，每一位線206耦接至在相同行中所對應快閃存儲器單元202的漏極。快閃存儲器陣列200包括控制柵極線(CG) 208，每一控制柵極線208耦接至在相同列中所對應快閃存儲器單元202的控制柵極?？扉W存儲器陣列200包括共用源極線(CS)210，每一共用源極線210耦接至在相同列的共用源極以偏壓源極。快閃存儲器陣列200還包括抹除柵極線212，每一抹除柵極線212耦接至在相同列中對應快閃存儲器單元202的抹除柵極。每一抹除柵極也通過快閃存儲器單元對來共享。在所揭示的方法中，當快閃存儲器陣列200為讀取模式時，施加一電性偏壓至一不選取的字線。在所揭示的實施例中，在讀取操作時，不選取的字線偏壓一負電壓以不導通所對應的通道。在一實施例中，施加于不選取字線的負電壓范圍介于-0. 5伏特和-2. 5伏特之間。在一實施例中，快閃存儲器陣列200還包括一或多個單芯片充電幫浦214以產(chǎn)生負電壓且施加負電壓至不選取的字線。假如快閃存儲器單元為ρ型晶體管，且其源極和漏極摻雜為P型，而通道摻雜為η 型，那施加于不選取的快閃存儲器單元的字線的電性偏壓的極性，將會因此而反轉(zhuǎn)。最特別地，對于具有P型源極/漏極和η型通道的不選取的快閃存儲器單元的字線，施加于不選取字線的電性偏壓為正電壓時，不導通所對應的通道。在一實施例中，不選取的快閃存儲器單元的字線正偏壓電壓值，范圍介于0. 5伏特和2. 5伏特之間。圖3為顯示在另一實施例中快閃存儲器結(jié)構(gòu)300的代表圖。快閃存儲器結(jié)構(gòu)300 類似快閃存儲器結(jié)構(gòu)100，但是快閃存儲器結(jié)構(gòu)300中沒有專用的抹除柵極。同樣地，在讀取操作的快閃存儲器結(jié)構(gòu)300依照類似在讀取操作的快閃存儲器結(jié)構(gòu)100來設(shè)計。在讀取操作時，一電性偏壓施加于一不選取的字線，使得字線通道不導通， 因而抑制通道電流泄漏。在一揭示實施例中，在讀取操作時，一不選取的字線偏壓一負電壓，以不導通相對應的通道。在一實施例中，快閃存儲器架構(gòu)300還包括一或多個充電幫浦 (未標示)用以產(chǎn)生負電壓，且施加產(chǎn)生的負電壓至不選取的字線。同樣地，假如快閃存儲器單元為ρ型晶體管，且其源極和漏極摻雜為P型，而通道摻雜為η型，那施加于不選取的快閃存儲器單元中字線的電性偏壓的極性，將會因此而反轉(zhuǎn)。最特別地，對于具有P型源極/漏極和η型通道的不選取的快閃存儲器單元的字線，施加于不選取字線的電性偏壓為正電壓時，不導通所對應的通道。圖4為顯示快閃存儲器陣列400的概要圖，快閃存儲器陣列400是根據(jù)許多本說明書揭示的方向來建構(gòu)?？扉W存儲器陣列400包括配置在一陣列中的多個快閃存儲器單元 402。在所揭示的實施例中，每一快閃存儲器單元402包括具有η型摻雜的源極/漏極和ρ 型摻雜的通道。快閃存儲器400的結(jié)構(gòu)和操作將一同在下面描述。快閃存儲器陣列400包括以四乘三行列配置的12個快閃存儲器單元402。12個快閃存儲器單元402分成六組單元對。每一單元對包括共享同一共用源極的兩個快閃存儲器單元402。在一實施例中，每一單元對大致類似在圖3所述的快閃存儲器結(jié)構(gòu)300中兩存儲器單元?？扉W存儲器陣列400包括字線(WL) 204，每一字線204耦接至在相同列中所對應快閃存儲器單元402的通道?？扉W存儲器陣列400也包括位線(BL) 206，每一位線206耦接至在相同行中所對應快閃存儲器單元402的漏極?？扉W存儲器陣列400包括控制柵極線 (CG) 208，每一控制柵極線208耦接至在相同列中所對應快閃存儲器單元402的控制柵極。 快閃存儲器陣列400包括共用源極線(CS)210，每一共用源極線210耦接至相同列的共用源極以產(chǎn)生源極偏壓。在快閃存儲器陣列400所揭示的操作中，讀取操作的設(shè)計做法就類似在快閃存儲器陣列200的讀取操作。在揭示的實施例中，在讀取操作時，不選取的字線偏壓一負電壓以不導通相對應的通道。在一實施例中，快閃存儲器陣列400還包括一或多個充電幫浦214 用以產(chǎn)生負電壓，且施加所產(chǎn)生的負電壓至不選取的字線。在讀取操作所揭示的方法包括對在不選取的快閃存儲器單元的字線偏壓，以不導通字線下方的通道，因而抑制了通道電流泄漏。假如快閃存儲器單元為P型晶體管，且其源極和漏極摻雜為P型，而通道摻雜為η型，那施加于不選取的快閃存儲器單元中字線的電性偏壓的極性，將會因此而反轉(zhuǎn)。最特別地，對于具有P型源極/漏極和η型通道的不選取的快閃存儲器單元的字線，施加于不選取字線的電性偏壓為正電壓時，不導通所對應的通道。在不超出本說明書所揭示的精神和范圍，可應用其它實施例和修正。在一實施例中，在讀取操作時，施加電性偏壓至一不選取的字線，也可應用在寫入操作時。在另一實施例中，介電層形成在圖1的快閃存儲器100結(jié)構(gòu)或圖3的快閃存儲器300結(jié)構(gòu)的控制柵極。 在一實施例中，介電層包括硅氧化物和硅氮化物。圖5為顯示根據(jù)一實施例所述具有專屬抹除柵極的快閃存儲器陣列中不同技術(shù)特征的一表格500，在具有專屬抹除柵極的快閃存儲器陣列，在讀取、寫入、抹除操作時， 施加電性電壓至具有不同技術(shù)特征的選取和不選取的快閃存儲器單元上。圖2的快閃存儲器陣列200為一快閃存儲陣列的實施例。表格500包括在選取(selected)和不選取(unselected)單元上三種操作模式字寫入(WORD PGM)、抹除(PAGE ERS)、以及讀取 (READ)。分別施加電性電壓在包括位線(BL)、字線(WL)、控制柵極(CG)、共用柵極(CG)、共用源極(CS)、抹除柵極(EG)，以及基體(BULK)，以產(chǎn)生不同的技術(shù)特征。在表格500的電性電壓的單位為電壓(V)。選取的存儲器單元在寫入操作時，耦接位線以具有常數(shù)電性電流 (Idp)或偏壓0.4伏特的電壓。圖6為顯示根據(jù)一實施例所述不具有專屬抹除柵極的快閃存儲器陣列中不同技術(shù)特征的一表格600，在不具有專屬抹除柵極的快閃存儲器陣列，在讀取、寫入、抹除操作時，在讀取、寫入、抹除操作時，，施加電性電壓至具有不同技術(shù)特征的選取和不選取的快閃存儲器單元上。圖4中快閃存儲器陣列400為關(guān)于上述快閃存儲陣列的一實施例。表格 600包括在選取(selected)和不選取(unselected)單元上三個操作模式字寫入(WORD PGM)、抹除(PAGE ERS)、以及讀取(READ)。分別施加電性電壓在包括位線(BL)、字線OVL)、 控制柵極(CG)、共用柵極(CG)、共用源極(CS)、抹除柵極(EG)，以及基體(BULK)，以產(chǎn)生不同的技術(shù)特征。在表格600的電性電壓的單位為電壓(V)。選取的存儲器單元在寫入操作時，耦接位線以具有常數(shù)電性電流(Idp)。圖7為顯示根據(jù)一實施例所述快閃存儲器陣列中不同技術(shù)特征的一表格700，在讀取操作時，在快閃存儲器陣列上施加電性電壓至具有不同技術(shù)特征的選取和不選取的快閃存儲器單元。圖2中快閃存儲器陣列200為關(guān)于上述快閃存儲陣列的一實施例。圖4中快閃存儲器陣列400為關(guān)于上述快閃存儲陣列的另一實施例。選取的存儲器單元和不選取的存儲器單元電性連接至不同字線。在快閃存儲器中分別施加電性電壓在包括位線(BL)、 字線(WL)、控制閘(CG)、共用柵極(CG)、共用源極(CS)、抹除柵極(EG)，以及基體(BULK)， 以產(chǎn)生不同技術(shù)特征。對于選取的快閃存儲器單元，位線偏壓至第一電壓偏壓，表示為位線(BL)電壓偏壓。在一實施例中，位線電壓偏壓為0.8伏特。在這實施例和以下不同其它實施例中，快閃存儲器單元包括具有分離柵極結(jié)構(gòu)的η型場效晶體管。對于選取的存儲器單元，字線偏壓至第二電壓偏壓，表示為字線(WL)電壓偏壓。在一實施例中，字線電壓偏壓為2. 5伏特。選取的快閃存儲器單元的控制柵極偏壓至一中間電壓(或中間電壓偏壓)?？扉W存儲器單元包括兩個臨界電壓，分別對應至相應浮動柵極的兩狀態(tài)。中間電壓在快閃存儲器單元的兩臨界電壓之間。因此，當中間電壓施加于選取的快閃存儲器單元的控制柵極時，根據(jù)所對應的浮動柵極的電荷狀態(tài)，以導通或不導通相對應的場效晶體管。因此經(jīng)由在源極和漏極間的通道上的電性電流，決定在選取的快閃存儲器單元中存取的資料。中間電壓偏壓和第二電偏壓具有相同極性(都是正或負)。在一實施例中，中間電壓為2.5伏特。在另一實施例中，中間電壓和字線電壓偏壓大致相同。在快閃存儲器單的共用源極為接地，半導體基體也為接地。在一實施例中，對于不選取的快閃存儲器單元，位線為接地。在不選取快閃存儲器單元的字線偏壓至一反轉(zhuǎn)電壓偏壓(或反轉(zhuǎn)電壓)。為了有效不導通相應的通道，反轉(zhuǎn)電壓需在一既定范圍內(nèi)。最特別地，為了不導通相應字線通道，反轉(zhuǎn)電壓需在一既定范圍內(nèi)。反轉(zhuǎn)電壓偏壓和第二電壓偏壓具有相對的極性。當?shù)诙妷浩珘簽檎崔D(zhuǎn)電壓偏壓為負。當?shù)诙妷浩珘簽樨?，反轉(zhuǎn)電壓偏壓為正。具體來說，假如相應的快閃存儲器單元包括一 η型場效晶體管，反轉(zhuǎn)電壓為負電壓。可通過一單芯片充電幫浦提供負電壓。在一實施例中，反轉(zhuǎn)電壓偏壓低于-0. 1伏特。在另一實施例中，反轉(zhuǎn)電壓偏壓的范圍介于-0. 5伏特和-2. 5 伏特之間。但在另一實施例中，反轉(zhuǎn)電壓偏壓的范圍介于-0. 5伏特和-5伏特之間。假如不選取的快閃存儲器單元包括一 ρ型場效晶體管，反轉(zhuǎn)電壓就為正電壓。在一實施例中，反轉(zhuǎn)電壓偏壓高于0. 1伏特。在另一實施例中，反轉(zhuǎn)電壓偏壓范圍介于0. 5伏特和2. 5伏特之間。但在另一實施例中，反轉(zhuǎn)電壓偏壓范圍介于0. 5伏特和5伏特之間。在一實施例中，對于不選取的快閃存儲器單元，控制柵極為接地。在另一實施例中，共用源極和基體為接地。圖8為根據(jù)一實施例所揭示的電路800的概要圖，電路800耦接至快閃存儲器單元，像是圖1和圖3，或合并在快閃存儲器陣列中，像是圖2和圖4。電路800為電性連接至字線的一字線驅(qū)動器(或一字線編碼器)，且上述字線更電性連接至多個快閃存儲器單元， 如圖1或圖3所述。設(shè)計字線驅(qū)動器800在操作時，可施加一電壓在字線上，如提供電壓值至圖6表格中第二行「字線」。在讀取寫入循環(huán)時，根據(jù)所揭示的實施例，通過字線驅(qū)動器 800提供電壓至字線，假如在選取的快閃存儲器單元，電壓為正，或假如在不選取的快閃存儲器單元，電壓則為負。字線驅(qū)動器800包括一與非邏輯門，上述與非邏輯門耦接至預編碼器且設(shè)計一或多個輸入，如三或四個輸入。與非邏輯門電性連接至第一節(jié)點，在圖8中標號為“Node-1”。字線驅(qū)動器800包括第一 ρ型晶體管(標號為pi)，像是ρ型金氧半導體(PMOS) 場效晶體管(FET)。字線驅(qū)動器800也包括第一 η型晶體管(標號為nl)，像是η型金氧半導體(NMOQ場效晶體管。上述第一 ρ型晶體管和第一 η型晶體管可正確地用以提供輸入至字線。在晶體管pi和nl的結(jié)構(gòu)中，晶體管pi和nl的漏極電性連接且耦接至字線(標號為WL)。晶體管Pl的源極電性連接至電源線Vcc (標號為Avdd)。晶體管nl的源極電性連接至一電源線(標號為Agnd)。晶體管pi的柵極電性連接至第一節(jié)點(Node-Ι)。晶體管nl的柵極電性連接至第二節(jié)點(Node-2)。此外，晶體管pi的基體電性連接至其源極，且以電源線Avdd來偏壓。晶體管nl的基體電性連接至其源極，且以電源線Agnd來偏壓。字線驅(qū)動器800還包括第二 ρ型晶體管(標號為p2)，如PM0S，以及第二 η型晶體管(標號為π2)，如NM0S。晶體管ρ2用以將其源極電性連接至第一節(jié)點(Node-Ι)，漏極電性連接至第二節(jié)點(Node-2)，以及柵極電性連接至電源線或接地(Vss)。晶體管π2用以將其源極電性連接至電源線Agnd，漏極電性連接至第二節(jié)點(Node-2)，以及柵極電性連接至字線(WL)。在不同實施例中操作字線驅(qū)動器800。當選取一或多字線時，電源線Agnd從具有一負電壓(如-0.5伏特或更低)的負電壓源(如設(shè)計一充電幫浦能提供負電壓)得到電源。與非邏輯門接收從預編碼的輸出產(chǎn)生的輸入為ALL-1，因此和與非邏輯門輸出電性連接的第一節(jié)點(Nodel)將為0伏特(Ov)。第一節(jié)點(Nodel)的O伏特電壓導通晶體管pi且致能字線至電源線Avdd的電壓(在一實施例中，寫入時為1. 3伏特，讀取時為2. 5伏特)。 電源線Avdd的電壓經(jīng)過了字線和晶體管n2的柵極，且電源線Avdd的電壓導通了晶體管 η2，以及拉升第二節(jié)點(Node-幻至電源線Agnd的電壓，因而不導通晶體管nl。當一或多字線為不選取，電源線Agnd從具有一負電壓(如-0. 5伏特或更低)的負電壓源得到電源。一些與非邏輯門接收從預編碼的輸出產(chǎn)生輸入為0伏特(zero)，因此第一節(jié)點(Nodel)的電壓將為電源線Avdd的電壓。電源線Avdd在第一節(jié)點(Nodel)的電壓不導通晶體管pl，且經(jīng)由晶體管P2傳送至第二節(jié)點(Node》。因此，拉升字線至電源線 Agnd且不導通晶體管n2。當所有字線為不選取時，電源線Agnd為O伏特。全部與非邏輯門接收從預編碼器的輸出所產(chǎn)生的輸入將為O伏特，因此電性連接至與非邏輯門輸出的第一節(jié)點(Nodel)，其電壓為電源線Avdd的電壓。電源線Avdd在第一節(jié)點(Nodel)的電壓，不導通晶體管pl，且經(jīng)由晶體管P2傳送至第二節(jié)點(Nodd)。因此，拉升字線至OV且不導通晶體管n2。在所揭示的實施例中，描述了包括多個快閃存儲器單元的存儲器元件，在讀取操作時的方法。上述方法包括，施加一第一電壓偏壓至在一快閃存儲器陣列中選取的快閃存儲器單元的控制柵極，以及施加一第二電壓偏壓至選取的快閃存儲器單元的字線。不選取的快閃存儲器陣列中一快閃存儲器單元的控制柵極為接地，且施加第三電壓偏壓(或反轉(zhuǎn)電壓偏壓或反轉(zhuǎn)電壓)至不選取的快閃存儲器單元的字線，以不導通不選取的快閃存儲器單元的字線通道。選取的快閃存儲器單元和不選取的快閃存儲器單元配置在存儲器元件， 且電性連接至不同字線。第一電壓偏壓和第二電壓偏壓具有相同極性。第三電壓偏壓和第二電壓偏壓具有相反的極性。在一實施例中所述的方法，第一電壓偏壓為在選取的隨機存儲器單元中兩臨界電壓間的中間電壓。在另一實施例中，第一電壓偏壓和第二電壓偏壓的電壓值大致相同。但在另一實施例中所述的方法，包括使不選取快閃存儲器單元的源極為接地。不選取的快閃存儲器單元的源極為和相鄰快閃存儲器單元共享的共用源極。但在另一實施例中，上述方法還包括使快閃存儲器單元中專屬抹除柵極為接地。在另一實施例中，上述方法還包括，使在選取的存儲器單元以及不選取的存儲器單元中形成的半導體基體為接地。在另一實施例中，當不選取的存儲器單元包括具有浮動柵極結(jié)構(gòu)的η型場效晶體管時，反轉(zhuǎn)電壓偏壓的范圍介于-0. 5伏特和-2. 5伏特之間。在另一實施例中，當不選取的存儲器單元包括具有浮動柵極結(jié)構(gòu)的η型場效晶體管時，反轉(zhuǎn)電壓偏壓低于-0. 1伏特。在另一實施例中，單芯片充電幫浦提供反轉(zhuǎn)電壓偏壓。在另一實施例中，當不選取的存儲器單元包括具有浮動柵極結(jié)構(gòu)的P型場效晶體管時，反轉(zhuǎn)電壓偏壓的范圍介于0. 5伏特和2. 5伏特之間。在一揭示的實施例中，也提供另一種方法以呈現(xiàn)快閃存儲器陣列的讀取操作。上述讀取操作包括，施加一中間電壓至選取的存儲器單元的控制柵極，且中間電壓在選取的存儲器單元兩臨界電壓之間。一電壓偏壓施加于一選取的存儲器單元的字線。不選取的存儲器單元的控制柵極為接地，且反轉(zhuǎn)電壓施加至不選取的存儲器單元的字線以不導通不選取的存儲器單元的字線通道。反轉(zhuǎn)電壓和中間電壓具有相反的極性。選取的存儲器單元和不選取的存儲器單元配置在快閃存儲器陣列中。在一讀取操作的實施例中，中間電壓和電壓偏壓大致相同。在另一實施例中，讀取操作包括使不選取的存儲器單元的字線為接地。在另一實施例中，讀取操作包括使不選取的存儲器單元的專用抹除柵極為接地。在另一實施例中，當不選取的存儲器單元包括具有浮動柵極結(jié)構(gòu)的η型場效晶體管時，反轉(zhuǎn)電壓偏壓的范圍介于-0. 5伏特和-5伏特之間。在另一實施例中，當不選取的存儲器單元包括具有浮動柵極結(jié)構(gòu)的P型場效晶體管時，反轉(zhuǎn)電壓偏壓的范圍介于0. 5伏特和5伏特之間。在所揭示的實施例中，也描述了快閃存儲器結(jié)構(gòu)?？扉W存儲器結(jié)構(gòu)包括在半導體基體上的一共用源極；以及在半導體基體上的第一漏極和第二漏極。第一漏極配置在共用源極的一側(cè)，且和共用源極相隔，在此定義共用源極和第一漏極之間為第一通道。第二漏極配置在共用源極另一側(cè)，且和共用源極相隔，在此定義共用源極和第二漏極間為第二通道。 快閃存儲器結(jié)構(gòu)還包括在半導體基體上和部分第一通道上方的第一柵極堆疊。第一柵極堆疊包括第一浮動柵極以及在第一浮動柵極上方的第一控制柵極。快閃存儲器結(jié)構(gòu)還包括在半導體基體上以及部分第二通道上方的第二柵極堆疊。第二柵極堆疊包括第二浮動柵極以及在第二浮動柵極上方的第二控制柵極。快閃存儲器結(jié)構(gòu)還包括在部分第一通道上方且水平配置在第一柵極堆疊和第一漏極間的第一字線；在部分第二通道上方且水平配置在第二柵極堆疊和第二漏極間的第二字線；耦接至第一漏極和第二漏極的位線；以及在半導體基體上形成的充電幫浦，充電幫浦用以產(chǎn)生一負電壓且提供產(chǎn)生的負電壓至第一字線和第二字線之一者，以不導通相應的通道。在一實施例中，快閃存儲器結(jié)構(gòu)還包括具有耦接至第一字線和第二字線之一者的輸出的字線驅(qū)動器。字線驅(qū)動器包括第一P型晶體管(ρ )，第一P型晶體管(Pi)具有電性連接至第一節(jié)點的第一柵極、電性連接至第一電源線(Avdd)的第一源極，以及電性連接至輸出線的第一漏極；第一 η型晶體管(nl)，第一 η型晶體管(nl)具有電性連接至第二節(jié)點的第二柵極、電性連接至第二電源線(Agnd)的第二源極，以及電性連接至輸出線的第二漏極；第二 P型晶體管(P2)，第二 ρ型晶體管(ρ》具有電性連接至第三電源線(Vss)的第三柵極、電性連接至第一節(jié)點的第三源極，以及電性連接至第二節(jié)點的第三漏極；第二 η型晶體管(π2)，第二 η型晶體管(M)具有電性連接至輸出線的第四柵極、電性連接至第二電源線(Agnd)的第四源極，以及電性連接至第二節(jié)點的第四漏極；以及電性連接至第一節(jié)點且設(shè)計具有至少一預解碼器輸入的與非邏輯門。在另一實施例中，第一電源線Avdd電性連接至一正電壓源，第二電源線Agnd電性連接至一負電壓源；以及第三電源線Vss為接地。在另一實施例中，第二電源線Agnd通過設(shè)計的充電幫浦提供一負電壓以獲得電源。在一實施例中，快閃存儲器結(jié)構(gòu)還包括一專用抹除柵極，此專用抹除柵極在半導體基體上且配置在第一柵極堆疊和第二柵極堆疊間。在另一實施例中，共用源極，第一漏極，以及第二漏極包括一 η型摻雜。上述的內(nèi)容已大略描述了每一實施例的技術(shù)特征。對于任何在本領(lǐng)域熟悉的普通技術(shù)人員，為了解決相同的問題且/或達到更好的效能，根據(jù)本說明書所揭示的實施例，可以很快地應用其來設(shè)計或修正其它工藝或結(jié)構(gòu)。對于任何在本領(lǐng)域熟悉的普通技術(shù)人員， 也可在不脫離本發(fā)明所揭示的實施例的精神和范圍內(nèi)，對本發(fā)明作適當?shù)母鼊雍吞鎿Q。
權(quán)利要求
1.一種存儲器元件讀取操作方法，適用于包括多個快閃存儲器單元的一存儲器單元， 上述存儲器單元具有一控制柵極，包括施加一第一電壓偏壓至選取的上述存儲器單元的上述控制柵極； 施加一第二電壓偏壓至電性連接至選取的上述存儲器單元的一第一字線； 使不選取的上述存儲器單元的上述控制柵極接地；以及施加一第三電壓偏壓至電性連接至不選取的上述存儲器單元的一第二字線，以不導通不選取的上述存儲器單元的一字線通道，其中所選取的上述存儲器單元以及不選取的上述存儲器單元配置在上述存儲器元件且電性連接至不同的字線；上述第一電壓偏壓以及上述第二電壓偏壓具有一相同極性；以及上述第三電壓偏壓以及上述第二電壓偏壓具有一相對極性。
2.如權(quán)利要求1所述的存儲器元件讀取操作方法，其中上述第一電壓偏壓為在選取的上述存儲器單元的兩臨界電壓間的一中間電壓；以及其中上述第一電壓偏壓以及上述第二電壓偏壓的電壓值大致相同。
3.如權(quán)利要求1所述的存儲器元件讀取操作方法，還包括 使不選取的上述存儲器單元的一源極接地；使不選取的上述存儲器單元的一專用抹除柵極接地；或使上述選取的存儲器單元以及上述不選取的存儲器單元中一半導體基體接地。
4.如權(quán)利要求1所述的存儲器元件讀取操作方法，其中不選取的上述存儲器單元的上述源極為一相鄰存儲器單元所共用的一共用源極。
5.如權(quán)利要求1所述的存儲器元件讀取操作方法，其中當不選取的上述存儲器單元包括具有一浮動柵極結(jié)構(gòu)的一 η型場效晶體管時，上述第三電壓偏壓的范圍介于-0. 5伏特和-2. 5伏特之間，或上述第三電壓偏壓低于-0. 1伏特；其中當不選取的上述存儲器單元包括具有一第二浮動柵極結(jié)構(gòu)的一 P型場效晶體管，上述第三電壓偏壓的范圍介于0. 5伏特和2. 5伏特之間；以及其中上述第三電壓偏壓由一單芯片充電幫浦提供。
6.一種快閃存儲器陣列讀取操作方法，包括施加一中間電壓至選取的一存儲器單元的一控制柵極，其中上述中間電壓在選取的上述存儲器單元的兩臨界電壓之間；施加一電壓偏壓至電性連接至選取的上述存儲器單元的一第一字線； 使不選取的一存儲器單元的一控制柵極接地；施加一反轉(zhuǎn)電壓至電性連接至不選取的上述存儲器單元的一第二字線，以不導通不選取的上述存儲器單元的一字線通道；其中所選取的上述存儲器單元以及不選取的上述存儲器單元配置在一快閃存儲器陣列中；以及上述反轉(zhuǎn)電壓和上述中間電壓具有一相對極性。
7.如權(quán)利要求6所述的快閃存儲器陣列讀取操作方法，其中上述中間電壓以及上述電壓偏壓大致上相同。
8.如權(quán)利要求6所述的快閃存儲器陣列讀取操作方法，還包括使不選取的上述存儲器單元的一位線為接地；或使不選取的上述存儲器單元的一專用抹除柵極接地。
9.如權(quán)利要求6所述的快閃存儲器陣列讀取操作方法，其中當不選取的上述存儲器單元包括具有一第一浮動柵極結(jié)構(gòu)的一 η型場效晶體管時，上述反轉(zhuǎn)電壓偏壓的范圍介于-0. 5伏特和-5伏特之間；以及，其中當不選取的上述存儲器單元包括具有一第一浮動柵極結(jié)構(gòu)的一 P型場效晶體管時，上述反轉(zhuǎn)電壓偏壓的范圍介于0. 5伏特和5伏特之間。
10.一種快閃存儲器結(jié)構(gòu)，包括 一共用源極，位于一半導體基體；一第一漏極以及一第二漏極，位于上述半導體基體；其中上述第一漏極配置在上述共用源極的一側(cè)，且和上述共用源極相隔，定義上述共用源極和上述第一漏極間為一第一通道；以及上述第二漏極配置在上述共用源極另一側(cè)，且和上述共用源極相隔，定義上述共用源極和上述第二漏極間為一第二通道；一第一柵極堆疊，位于上述半導體基體，并部分覆蓋上述第一通道，其中上述第一柵極堆疊包括一第一浮動柵極以及在上述第一浮動柵極上方的一第一控制柵極；一第二柵極堆疊，位于上述半導體基體，并部分覆蓋上述第二通道，其中上述第二柵極堆疊包括一第二浮動柵極以及在上述第二浮動柵極上方的一第二控制柵極；一第一字線，部分覆蓋上述第一通道，并水平配置在上述第一柵極堆疊和上述第一漏極之間；一第二字線，部分覆蓋上述第二通道，并水平配置在上述第二柵極堆疊和上述第二漏極之間；一位線，耦接至上述第一漏極以及上述第二漏極；一充電幫浦，形成于上述半導體基體，用以產(chǎn)生一負電壓且提供上述負電壓至上述第一字線以及上述第二字線之一者，以不導通一對應通道。
11.如權(quán)利要求10所述的快閃存儲器結(jié)構(gòu)，還包括一字線驅(qū)動器，具有耦接至上述第一字線以及上述第二字線之一者的一輸出線，其中上述字線驅(qū)動器包括一第一 P型晶體管(Pi)，具有電性連接至一第一節(jié)點的一第一柵極，電性連接至一第一電源線(Avdd)的一第一源極，以及電性連接至上述輸出線的一第一漏極；一第一 Π型晶體管(nl)，具有電性連接至一第二節(jié)點的一第二柵極，電性連接至一第二電源線(Agnd)的一第二源極，以及電性連接至上述輸出線的一第二漏極；一第二P型晶體管(P2)，具有電性連接至一第三電源線(Vss)的一第三柵極，電性連接至上述第一節(jié)點的一第三源極，以及電性連接至上述第二節(jié)點的一第三漏極；一第二 η型晶體管(M)，具有電性連接至上述輸出線的一第四柵極，電性連接至上述第二電源線Agnd的一第四源極，以及電性連接至上述第二節(jié)點的一第四漏極；以及一與非邏輯門，電性連接至上述第一節(jié)點且具有至少一預解碼器輸入； 其中上述第一電源線Avdd電性連接至一正電壓源； 上述第二電源線Agnd電性連接至一負電壓源；以及上述第三電源線Vss接地。
全文摘要
本發(fā)明涉及存儲器元件和快閃存儲器陣列讀取操作方法及其結(jié)構(gòu)，該存儲器元件讀取操作方法，適用于包括多個快閃存儲器單元的存儲器單元，包括施加第一電壓偏壓至選取的存儲器單元的控制柵極；施加第二電壓偏壓至電性連接至選取的上述存儲器單元的第一字線；使不選取的存儲器單元的控制柵極接地；施加第三電壓偏壓至電性連接至不選取的存儲器單元的第二字線以不導通不選取的存儲器單元的字線通道，其中所選取的存儲器單元和不選取的存儲器單元配置在存儲器元件且電性連接至不同字線；第一電壓偏壓和第二電壓偏壓具有一相同極性；以及第三電壓偏壓和第二電壓偏壓具有相對極性。本發(fā)明解決了快閃存儲器的讀取干擾問題，并可改善或抑制電流泄漏問題。
文檔編號G11C16/06GK102446552SQ201110085950
公開日2012年5月9日 申請日期2011年4月2日 優(yōu)先權(quán)日2010年10月8日
發(fā)明者池育德, 謝佳達 申請人:臺灣積體電路制造股份有限公司